JPH0774274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0774274A JPH0774274A JP21849193A JP21849193A JPH0774274A JP H0774274 A JPH0774274 A JP H0774274A JP 21849193 A JP21849193 A JP 21849193A JP 21849193 A JP21849193 A JP 21849193A JP H0774274 A JPH0774274 A JP H0774274A
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Abstract
(57)【要約】 （修正有）
【目的】素子分離領域およびＭＯＳトランジスタ用のゲ
ート絶縁膜を順次形成する際、素子分離領域のエッジ部
におけるゲート絶縁膜の薄膜化を防ぎ、ゲート絶縁膜の
耐圧の向上、ゲート絶縁膜を用いて形成される素子の特
性の安定化を図る。 【構成】半導体基板２１上に第１の絶縁膜２２およびマ
スク用の堆積膜２３を順次形成する工程と、堆積膜と第
１の絶縁膜と半導体基板とを異方性エッチングにより順
次加工し、半導体基板に溝２５を形成する工程と、溝中
に半導体基板の上面まで第２の絶縁膜２７を埋め込む工
程と、堆積膜をマスクとして半導体基板表面の熱酸化を
行い、第２の絶縁膜上と堆積膜の下の一部に再酸化膜２
８を形成する工程と、堆積膜および第１の絶縁膜を除去
し、半導体基板の素子形成予定領域上にゲート絶縁膜３
０を形成する工程と、ゲート絶縁膜上にゲート電極３１
を形成する工程とを具備することを特徴とする。
ート絶縁膜を順次形成する際、素子分離領域のエッジ部
におけるゲート絶縁膜の薄膜化を防ぎ、ゲート絶縁膜の
耐圧の向上、ゲート絶縁膜を用いて形成される素子の特
性の安定化を図る。 【構成】半導体基板２１上に第１の絶縁膜２２およびマ
スク用の堆積膜２３を順次形成する工程と、堆積膜と第
１の絶縁膜と半導体基板とを異方性エッチングにより順
次加工し、半導体基板に溝２５を形成する工程と、溝中
に半導体基板の上面まで第２の絶縁膜２７を埋め込む工
程と、堆積膜をマスクとして半導体基板表面の熱酸化を
行い、第２の絶縁膜上と堆積膜の下の一部に再酸化膜２
８を形成する工程と、堆積膜および第１の絶縁膜を除去
し、半導体基板の素子形成予定領域上にゲート絶縁膜３
０を形成する工程と、ゲート絶縁膜上にゲート電極３１
を形成する工程とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に素子間を電気的に分離するための領域素子分離
領域の形成方法に係り、例えば積層ゲート電極構造の不
揮発性メモリセルのアレイを有する不揮発性メモリの製
造に適用される。
法、特に素子間を電気的に分離するための領域素子分離
領域の形成方法に係り、例えば積層ゲート電極構造の不
揮発性メモリセルのアレイを有する不揮発性メモリの製
造に適用される。
【０００２】
【従来の技術】従来の半導体装置の構造およびその製造
方法の一例について、図３（ａ）〜（ｄ）を参照しなが
ら説明する。まず、図３（ａ）に示すように、半導体基
板１１の表面上に絶縁膜１２を形成し、さらに、窒化膜
１３を堆積する。この後、フォトリソグラフィ工程によ
り所定のレジストパターン１４を形成し、このレジスト
パターン１４をマスクとして窒化膜１３をエッチングす
る。
方法の一例について、図３（ａ）〜（ｄ）を参照しなが
ら説明する。まず、図３（ａ）に示すように、半導体基
板１１の表面上に絶縁膜１２を形成し、さらに、窒化膜
１３を堆積する。この後、フォトリソグラフィ工程によ
り所定のレジストパターン１４を形成し、このレジスト
パターン１４をマスクとして窒化膜１３をエッチングす
る。
【０００３】次に、前記レジストパターン１４を除去し
た後、図３（ｂ）に示すように、熱酸化を行うことによ
り素子分離用酸化膜１５を形成した後、前記窒化膜１３
と絶縁膜１２を除去することにより、図３（ｃ）に示す
ように、素子分離領域および素子形成予定領域が得られ
る。
た後、図３（ｂ）に示すように、熱酸化を行うことによ
り素子分離用酸化膜１５を形成した後、前記窒化膜１３
と絶縁膜１２を除去することにより、図３（ｃ）に示す
ように、素子分離領域および素子形成予定領域が得られ
る。
【０００４】この後、図３（ｄ）に示すように、素子形
成予定領域の基板表面上にＭＯＳトランジスタ用のゲー
ト酸化膜１６を形成する。ところで、素子分離用酸化膜
１５は、その耐圧を確保するために７００〜８００ｎｍ
の膜厚を必要とし、この酸化膜１５の形成時に長時間の
酸化を行う必要がある。
成予定領域の基板表面上にＭＯＳトランジスタ用のゲー
ト酸化膜１６を形成する。ところで、素子分離用酸化膜
１５は、その耐圧を確保するために７００〜８００ｎｍ
の膜厚を必要とし、この酸化膜１５の形成時に長時間の
酸化を行う必要がある。
【０００５】しかし、この時、図３（ｂ）に示したよう
に、窒化膜１３下への横方向の酸化も起り、素子分離領
域が広がり、微細化が困難となる。また、この時、窒化
膜１３のエッジ部が盛り上がり、素子分離用酸化膜１５
の形状は、図３（ｂ）に示したように、そのエッジ部が
急峻になっている。
に、窒化膜１３下への横方向の酸化も起り、素子分離領
域が広がり、微細化が困難となる。また、この時、窒化
膜１３のエッジ部が盛り上がり、素子分離用酸化膜１５
の形状は、図３（ｂ）に示したように、そのエッジ部が
急峻になっている。
【０００６】これにより、図３（ｄ）に示したように、
素子形成予定領域の基板表面上にＭＯＳトランジスタ用
のゲート酸化膜１６を形成する際、酸化膜１５のエッジ
部では酸化剤の供給が少なくなり、酸化膜１５のエッジ
部においてゲート酸化膜１６が薄膜化してしまう。
素子形成予定領域の基板表面上にＭＯＳトランジスタ用
のゲート酸化膜１６を形成する際、酸化膜１５のエッジ
部では酸化剤の供給が少なくなり、酸化膜１５のエッジ
部においてゲート酸化膜１６が薄膜化してしまう。
【０００７】このようにゲート酸化膜１６が薄膜化する
と、ゲート酸化膜１６の耐圧が劣化するという問題や、
後で上記ゲート酸化膜１６上に積層ゲート電極構造を有
するＥＥＰＲＯＭ（電気的消去・再書込み可能なメモ
リ）セルを形成した場合に、このメモリセルの書き込み
／消去特性が劣化するという問題が生じる。
と、ゲート酸化膜１６の耐圧が劣化するという問題や、
後で上記ゲート酸化膜１６上に積層ゲート電極構造を有
するＥＥＰＲＯＭ（電気的消去・再書込み可能なメモ
リ）セルを形成した場合に、このメモリセルの書き込み
／消去特性が劣化するという問題が生じる。
【０００８】
【発明が解決しようとする課題】上記したように従来の
半導体装置の製造方法は、素子分離領域を形成する際、
素子分離領域のエッジ部におけるゲート酸化膜の薄膜化
が生じ、ゲート酸化膜の耐圧の劣化や、ゲート酸化膜上
に積層ゲート電極構造を有するＥＥＰＲＯＭセルを形成
した場合にセルの書き込み／消去特性が劣化すという問
題があった。
半導体装置の製造方法は、素子分離領域を形成する際、
素子分離領域のエッジ部におけるゲート酸化膜の薄膜化
が生じ、ゲート酸化膜の耐圧の劣化や、ゲート酸化膜上
に積層ゲート電極構造を有するＥＥＰＲＯＭセルを形成
した場合にセルの書き込み／消去特性が劣化すという問
題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、素子分離領域およびＭＯＳトランジスタ用の
ゲート絶縁膜を順次形成する際、素子分離領域のエッジ
部におけるゲート絶縁膜の薄膜化を防ぎ、ゲート絶縁膜
の耐圧の向上、ゲート絶縁膜上にゲート電極が形成され
る素子の特性の安定化を図り得る半導体装置の製造方法
を提供することを目的とする。
たもので、素子分離領域およびＭＯＳトランジスタ用の
ゲート絶縁膜を順次形成する際、素子分離領域のエッジ
部におけるゲート絶縁膜の薄膜化を防ぎ、ゲート絶縁膜
の耐圧の向上、ゲート絶縁膜上にゲート電極が形成され
る素子の特性の安定化を図り得る半導体装置の製造方法
を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に第１の絶縁膜およびマスク用
の堆積膜を順次形成する工程と、前記堆積膜と第１の絶
縁膜と半導体基板とを異方性エッチングにより順次加工
し、半導体基板に溝を形成する工程と、前記溝中に前記
半導体基板の上面まで第２の絶縁膜を埋め込む工程と、
前記堆積膜をマスクとして半導体基板表面の熱酸化を行
い、前記第２の絶縁膜上と前記堆積膜の下の一部に再酸
化膜を形成する工程と、前記堆積膜および第１の絶縁膜
を除去し、前記半導体基板表面の熱酸化を行い、素子形
成予定領域上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上にゲート電極を形成する工程とを具備する
ことを特徴とする。
造方法は、半導体基板上に第１の絶縁膜およびマスク用
の堆積膜を順次形成する工程と、前記堆積膜と第１の絶
縁膜と半導体基板とを異方性エッチングにより順次加工
し、半導体基板に溝を形成する工程と、前記溝中に前記
半導体基板の上面まで第２の絶縁膜を埋め込む工程と、
前記堆積膜をマスクとして半導体基板表面の熱酸化を行
い、前記第２の絶縁膜上と前記堆積膜の下の一部に再酸
化膜を形成する工程と、前記堆積膜および第１の絶縁膜
を除去し、前記半導体基板表面の熱酸化を行い、素子形
成予定領域上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上にゲート電極を形成する工程とを具備する
ことを特徴とする。
【００１１】
【作用】半導体基板の所定の領域に形成した溝中に絶縁
膜を埋め込んだ後に熱酸化を行うことにより素子分離領
域を形成するので、素子分離領域の膜厚を確保しつつ熱
酸化の量を減らすことが可能になる。これにより、素子
分離用酸化膜のエッジ部の形状が緩やかになり、後工程
で素子形成予定領域の基板表面上に形成されるＭＯＳト
ランジスタ用のゲート絶縁膜の薄膜化を抑制することが
可能になり、ゲート絶縁膜の耐圧を向上させ、ゲート絶
縁膜上にゲート電極が形成される素子の特性を安定化す
ることが可能になる。
膜を埋め込んだ後に熱酸化を行うことにより素子分離領
域を形成するので、素子分離領域の膜厚を確保しつつ熱
酸化の量を減らすことが可能になる。これにより、素子
分離用酸化膜のエッジ部の形状が緩やかになり、後工程
で素子形成予定領域の基板表面上に形成されるＭＯＳト
ランジスタ用のゲート絶縁膜の薄膜化を抑制することが
可能になり、ゲート絶縁膜の耐圧を向上させ、ゲート絶
縁膜上にゲート電極が形成される素子の特性を安定化す
ることが可能になる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）〜（ｄ）および図２（ａ）〜
（ｄ）は、本発明をＥＥＰＲＯＭの製造方法に適用した
場合の素子分離領域の形成工程における基板構造を示す
断面図である。
に説明する。図１（ａ）〜（ｄ）および図２（ａ）〜
（ｄ）は、本発明をＥＥＰＲＯＭの製造方法に適用した
場合の素子分離領域の形成工程における基板構造を示す
断面図である。
【００１３】まず、図１（ａ）に示すように、シリコン
基板２１上に熱酸化膜２２を例えば３０ｎｍ形成し、さ
らに、減圧ＣＶＤ（化学気相成長）法によりマスク用の
堆積膜、例えば窒化膜２３を１５０ｎｍ程度堆積する。
基板２１上に熱酸化膜２２を例えば３０ｎｍ形成し、さ
らに、減圧ＣＶＤ（化学気相成長）法によりマスク用の
堆積膜、例えば窒化膜２３を１５０ｎｍ程度堆積する。
【００１４】次に、図１（ｂ）に示すように、前記窒化
膜２３上にフォトリソグラフィ工程により所定のレジス
トパターン２４を形成する。次に、図１（ｃ）に示すよ
うに、前記レジストパターン２４をマスクに前記窒化膜
２３、熱酸化膜２２、シリコン基板２１を異方性エッチ
ングにより順次エッチングし、シリコン基板２１に深さ
０．５μｍ程度の溝２５を形成する。
膜２３上にフォトリソグラフィ工程により所定のレジス
トパターン２４を形成する。次に、図１（ｃ）に示すよ
うに、前記レジストパターン２４をマスクに前記窒化膜
２３、熱酸化膜２２、シリコン基板２１を異方性エッチ
ングにより順次エッチングし、シリコン基板２１に深さ
０．５μｍ程度の溝２５を形成する。
【００１５】次に、前記レジストパターン２４を除去し
た後、図１（ｄ）に示すように、前記窒化膜２３をマス
クにフィールドイオン注入を行い、溝２５の底面直下に
反転防止層２６を形成する。
た後、図１（ｄ）に示すように、前記窒化膜２３をマス
クにフィールドイオン注入を行い、溝２５の底面直下に
反転防止層２６を形成する。
【００１６】次に、図２（ａ）に示すように、減圧ＣＶ
Ｄ法により絶縁膜を基板上全面に例えば５００ｎｍ程度
形成し、続いて、異方性エッチングにより上記絶縁膜の
エッチングをシリコン基板２１の上面まで行う。これに
より、溝２５内は絶縁膜２７が埋め込まれた状態にな
る。
Ｄ法により絶縁膜を基板上全面に例えば５００ｎｍ程度
形成し、続いて、異方性エッチングにより上記絶縁膜の
エッチングをシリコン基板２１の上面まで行う。これに
より、溝２５内は絶縁膜２７が埋め込まれた状態にな
る。
【００１７】次に、図２（ｂ）に示すように、熱酸化に
より前記絶縁膜２７上面を再酸化し、２００ｎｍ程度の
再酸化膜２８を形成する。この際、窒化膜２３下にも酸
化が進むが、酸化膜２７の膜厚が２００ｎｍ程度である
ので、窒化膜２３下の酸化量は少なく、酸化膜２７のエ
ッジ部の形状も緩やかになる。
より前記絶縁膜２７上面を再酸化し、２００ｎｍ程度の
再酸化膜２８を形成する。この際、窒化膜２３下にも酸
化が進むが、酸化膜２７の膜厚が２００ｎｍ程度である
ので、窒化膜２３下の酸化量は少なく、酸化膜２７のエ
ッジ部の形状も緩やかになる。
【００１８】次に、窒化膜２３と熱酸化膜２２を除去し
た後、図２（ｃ）に示すように、必要に応じて素子形成
予定領域にチャネルイオン注入を行う。つまり、後の工
程で形成されるトランジスタのチャネル領域２９に閾値
制御のためのイオン注入層を形成する。
た後、図２（ｃ）に示すように、必要に応じて素子形成
予定領域にチャネルイオン注入を行う。つまり、後の工
程で形成されるトランジスタのチャネル領域２９に閾値
制御のためのイオン注入層を形成する。
【００１９】その後、図２（ｄ）に示すように、積層ゲ
ート電極構造のＥＥＰＲＯＭセルを通常の工程により形
成する。即ち、図２（ｄ）において、３０は素子形成予
定領域の基板表面上に形成された第１ゲート酸化膜、３
１は第１ゲート酸化膜３０上に形成されたポリシリコン
からなる第１ゲート電極（ＥＥＰＲＯＭセルの浮遊ゲー
ト電極）、３２は第１ゲート電極３１上に形成された第
２ゲート絶縁膜である。３３は第２ゲート絶縁膜３２上
に形成されたポリシリコンからなる第２ゲート電極（Ｅ
ＥＰＲＯＭセルの制御ゲート電極）であり、ＥＥＰＲＯ
Ｍセルアレイの同一行のセルに共通に接続されるワード
線の一部を形成している。
ート電極構造のＥＥＰＲＯＭセルを通常の工程により形
成する。即ち、図２（ｄ）において、３０は素子形成予
定領域の基板表面上に形成された第１ゲート酸化膜、３
１は第１ゲート酸化膜３０上に形成されたポリシリコン
からなる第１ゲート電極（ＥＥＰＲＯＭセルの浮遊ゲー
ト電極）、３２は第１ゲート電極３１上に形成された第
２ゲート絶縁膜である。３３は第２ゲート絶縁膜３２上
に形成されたポリシリコンからなる第２ゲート電極（Ｅ
ＥＰＲＯＭセルの制御ゲート電極）であり、ＥＥＰＲＯ
Ｍセルアレイの同一行のセルに共通に接続されるワード
線の一部を形成している。
【００２０】なお、上記ワード線３３は、その抵抗分を
小さくするために、ポリシリコン上に高融点金属または
そのシリサイド層が形成される場合もある。同様に、前
記浮遊ゲート電極３１も、ポリシリコン上に高融点金属
またはそのシリサイド層が形成される場合もある。
小さくするために、ポリシリコン上に高融点金属または
そのシリサイド層が形成される場合もある。同様に、前
記浮遊ゲート電極３１も、ポリシリコン上に高融点金属
またはそのシリサイド層が形成される場合もある。
【００２１】即ち、上記実施例のＥＥＰＲＯＭセルの形
成方法は、シリコン基板２１上に第１の絶縁膜（熱酸化
膜）２２と窒化膜２３を形成し、レジストパターン２４
をマスクとして窒化膜２３、熱酸化膜２２、シリコン基
板２１を順次エッチングすることにより、シリコン基板
２１の所定の領域に溝２５を形成するた。そして、レジ
ストパターン２４を除去した後、全面に第２の絶縁膜２
７を堆積し、異方性エッチングにより第２の絶縁膜２７
の上面が半導体基板の上面になるまでエッチングするこ
とにより、溝中に絶縁膜２７を埋め込む。次に、窒化膜
２３をマスクとして熱酸化を行い、第２の絶縁膜２７表
面に再酸化膜２８を形成することにより素子分離領域を
形成することを特徴とする。
成方法は、シリコン基板２１上に第１の絶縁膜（熱酸化
膜）２２と窒化膜２３を形成し、レジストパターン２４
をマスクとして窒化膜２３、熱酸化膜２２、シリコン基
板２１を順次エッチングすることにより、シリコン基板
２１の所定の領域に溝２５を形成するた。そして、レジ
ストパターン２４を除去した後、全面に第２の絶縁膜２
７を堆積し、異方性エッチングにより第２の絶縁膜２７
の上面が半導体基板の上面になるまでエッチングするこ
とにより、溝中に絶縁膜２７を埋め込む。次に、窒化膜
２３をマスクとして熱酸化を行い、第２の絶縁膜２７表
面に再酸化膜２８を形成することにより素子分離領域を
形成することを特徴とする。
【００２２】このような方法によれば、素子分離用酸化
膜（２７、２８）の膜厚を確保しつつ熱酸化の量を減ら
すことが可能になるので、図２（ｂ）に示したように、
素子分離用酸化膜（２７、２８）のエッジ部の形状が緩
やかになり、後工程で素子形成予定領域の基板表面上に
形成されるＭＯＳトランジスタ用のゲート酸化膜３０の
薄膜化を抑制することができる。従って、ゲート酸化膜
３０の耐圧を向上させることが可能になり、ＥＥＰＲＯ
Ｍセルの書き込み／消去特性として安定した特性が得ら
れる。
膜（２７、２８）の膜厚を確保しつつ熱酸化の量を減ら
すことが可能になるので、図２（ｂ）に示したように、
素子分離用酸化膜（２７、２８）のエッジ部の形状が緩
やかになり、後工程で素子形成予定領域の基板表面上に
形成されるＭＯＳトランジスタ用のゲート酸化膜３０の
薄膜化を抑制することができる。従って、ゲート酸化膜
３０の耐圧を向上させることが可能になり、ＥＥＰＲＯ
Ｍセルの書き込み／消去特性として安定した特性が得ら
れる。
【００２３】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、素子分離領域および素子形成予定領域
の基板表面上にＭＯＳトランジスタ用のゲート絶縁膜を
順次形成する際、素子分離領域のエッジ部におけるゲー
ト絶縁膜の薄膜化を防ぎ、ゲート絶縁膜の耐圧の向上、
ゲート絶縁膜を用いて形成される素子の特性の安定化を
図ることができる。
造方法によれば、素子分離領域および素子形成予定領域
の基板表面上にＭＯＳトランジスタ用のゲート絶縁膜を
順次形成する際、素子分離領域のエッジ部におけるゲー
ト絶縁膜の薄膜化を防ぎ、ゲート絶縁膜の耐圧の向上、
ゲート絶縁膜を用いて形成される素子の特性の安定化を
図ることができる。
【図１】本発明をＥＥＰＲＯＭの製造方法に適用した場
合の素子分離領域の形成工程の一部における基板構造を
示す断面図。
合の素子分離領域の形成工程の一部における基板構造を
示す断面図。
【図２】図１の工程に続く工程における基板構造を示す
断面図。
断面図。
【図３】従来の素子分離領域の形成工程における基板構
造を示す断面図。
造を示す断面図。
【符号の説明】 ２１…シリコン基板、２２…熱酸化膜、２３…窒化膜、
２４…レジストパターン、２５…半導体基板に掘られた
溝、２６…素子分離領域反転防止層、２７…埋め込み絶
縁膜、２８…再酸化膜、２９…チャネル領域、３０…第
１ゲート酸化膜、３１…第１ゲート電極（浮遊ゲート電
極）、３２…第２ゲート絶縁膜、３３…第２ゲート電極
（制御ゲート電極）。
２４…レジストパターン、２５…半導体基板に掘られた
溝、２６…素子分離領域反転防止層、２７…埋め込み絶
縁膜、２８…再酸化膜、２９…チャネル領域、３０…第
１ゲート酸化膜、３１…第１ゲート電極（浮遊ゲート電
極）、３２…第２ゲート絶縁膜、３３…第２ゲート電極
（制御ゲート電極）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76
Claims (2)
- 【請求項１】 半導体基板上に第１の絶縁膜およびマス
ク用の堆積膜を順次形成する工程と、 前記堆積膜と第１の絶縁膜と半導体基板とを異方性エッ
チングにより順次加工し、半導体基板に溝を形成する工
程と、 前記溝中に前記半導体基板の上面まで第２の絶縁膜を埋
め込む工程と、 前記堆積膜をマスクとして半導体基板表面の熱酸化を行
い、前記第２の絶縁膜上と前記堆積膜の下の一部に再酸
化膜を形成する工程と、 前記堆積膜および第１の絶縁膜を除去し、前記半導体基
板表面の熱酸化を行い、素子形成予定領域上にゲート絶
縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程とを具
備したことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記ゲート電極は積層ポリシリコンゲート構造を有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21849193A JPH0774274A (ja) | 1993-09-02 | 1993-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21849193A JPH0774274A (ja) | 1993-09-02 | 1993-09-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774274A true JPH0774274A (ja) | 1995-03-17 |
Family
ID=16720767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21849193A Pending JPH0774274A (ja) | 1993-09-02 | 1993-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774274A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000073736A (ko) * | 1999-05-13 | 2000-12-05 | 황인길 | 반도체 소자에서 트렌치에 의한 소자분리방법 |
| US6187648B1 (en) | 1998-03-24 | 2001-02-13 | Sharp Kabushiki Kaisha | Method of forming a device isolation region |
| KR100324339B1 (ko) * | 2000-02-29 | 2002-03-13 | 박종섭 | 반도체 소자의 제조 방법 |
| KR100549346B1 (ko) * | 1999-04-20 | 2006-02-02 | 주식회사 하이닉스반도체 | 플래쉬 이이피롬의 제조 방법 |
-
1993
- 1993-09-02 JP JP21849193A patent/JPH0774274A/ja active Pending
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