JPH0773205B2 - レベル変換回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はレベル変換回路に係り、特に差動入力電圧をCM
OS駆動電圧レベルに変換するECL−CMOS変換等に好適な
レベル変換回路に関する。

〔発明の背景〕

従来のレベル変換回路の例として差動入力−CMOSレベル
変換回路の一例を第１図に示す。第１図においてQ₁〜Q₃
はNPNバイポーラトランジスタ、M₁〜M₄はMOSトランジス
タ、D₁〜D₂はダイオード、R₁,R₂,R₃は抵抗である。V₁,V
₂は入力電圧で、ECL−CMOSレベル変換回路では、例えば
V₁は入力電圧、V₂は基準電圧となる。

第１図の従来例では、バイポーラトランジスタQ₁,Q₂か
らなる差動入力段の出力電圧を、バイポーラトランジス
タQ₃ダイオードD₁,D₂から成るレベルシフト段で、MOSト
ランジスタM₁,M₂から成るCMOSインバータ増幅段の入力
レベルに合わせ、該増幅段及びMOSトランジスタM₃,M₄か
ら成る同様の増幅段で２段増幅する。本回路においては
MOSトランジスタM₁,M₂によるインバータ段において、入
力振幅が十分でないためいずれかのMOSトランジスタがg
_mの小さい非飽和領域で使用され、出力インピーダンス
が大きく、次段のMOSトランジスタのゲート容量等の寄
生容量との時定数が大きくなり、十分な動作速度が得ら
れない欠点を持つ。

第２図はISSCC′82 DIGEST OF TECHNICAL PAPERS
P249に記載される従来における同様のレベル変換回路の
一例を示す図で、M₁₀〜M₂₂はMOSトランジスタである。
本実施例はMOSトランジスタM₁₀〜M₁₄で成る差動増幅
段、MOSトランジスタM₁₅〜M₁₈で成るレベルシフト段、M
OSトランジスタM₁₉〜M₂₂から成るカレントミラー形電圧
増幅段から成り、特に前記レベルシフト段はMOSトラン
ジスタM₁₇,M₁₈のドレインとゲートが交差接続されてい
るため多少の電圧増幅機能を持つ。本実施例では差動入
力段において、駆動トランジスタM₁₀,M₁₁及び負荷トラ
ンジスタM₁₂,M₁₃が共に飽和領域で使用され大きな増幅
率を有する。従つて駆動トランジスタM₁₀,M₁₁の入力容
量にミラー効果が大きく作用し、入力信号V₁,V₂の出力
インピーダンスとの時定数で、その動作速度に悪影響を
及ぼす。

〔発明の目的〕

本発明は上記の如き従来技術の欠点と除去し、信号源の
出力インピーダンスあるいは信号レベルにかかわらず高
速動作が可能なレベル変換回路を提供することにある。

〔発明の概要〕

上記目的を達成する本発明の特徴とするところは、差動
入力電圧を出力電圧に変換するレベル変換回路に於い
て、差動入力電圧を差動電流に変換する電圧−電流変換
手段、差動電流を検出する電流検出手段、電流検出手段
の出力によつて差動電流を増幅する電流増幅手段、増幅
された差動電流を出力電圧に変換する電流−電圧変換手
段を具備することにある。

〔発明の実施例〕

以下本発明を実施例に基づいて詳細に説明する。第３図
（ａ）は本発明の第１の実施例を示す回路図である。

第３図（ａ）においてM₃₀〜M₄₅はMOSトランジスタであ
る。MOSトランジスタM₃₀,M₃₁は差動入力電圧（V₁−V₂）
を差動電流I₀±ΔI₀に変換する電圧−電流変換手段１を
形成する。MOSトランジスタM₃₅は該手段に定電流I₀のバ
イアスを与える定電流源である。MOSトランジスタM₃₂,M
₃₃は、それぞれソースＳが電源V_CC、ゲートＧがドレイ
ンＤに接続され、同電位となるいわゆるダイオード接続
で形成された前記差動電流を検出する電流検出手段２を
構成する。MOSトランジスタM₃₆,M₃₇は該電流検出手段２
に定電流バイアスI_b0を与えるもので、該電流検出手段
２の出力電圧V₂₁,V₂₂を少なくともV_CC−V_t（但しV_tはMO
Sトランジスタのしきい電圧、以下すべてのMOSトランジ
スタのしきい電圧は同一とし、特にNMOS,PMOSも区別せ
ずその絶対値がV_tであるとする）にバイアスするための
ものである。

第３図（ｂ）は第３図（ａ）に於ける電流検出手段２を
構成するMOSトランジスタM₃₂,M₃₃に定電流バイアスI_b0
を与えたことによる効果を示す図である。曲線はMOSト
ランジスタM₃₂,M₃₃のV_g−I_d特性ゲート電圧とドレイン
電流の関係である。定電流バイアスI_b0を与えない場
合、電圧−電流変換手段１の出力電流I_dが０とI₀との間
で変化すると、MOSトランジスタM₃₂,M₃₃はV_aの振幅をも
つ。一方定電流バイアスI_b0を与えている場合は、MOSト
ランジスタM₃₂,M₃₃に流れる電流I_dは、I_b0とI_b0＋I₀と
の間で変化するため、MOSトランジスタM₃₂,M₃₃の出力電
圧V₂₁,V₂₂の振幅はV_a′となる、電流検出手段２を構成
するMOSトランジスタの出力電圧振幅を小さくすること
ができる。

本実施例によれば電流検出手段２の出力電圧、電流増幅
手段３内の各部電圧及びその出力電圧の各振幅は十分小
さい。従つて寄生容量への充放電電流は小さく遅延時間
に及ぼす影響を十分小さくすることができる。

電流検出手段２の出力電圧V₂₁,V₂₂の振幅は略I₀/g
_m1（但しg_m1はMOSトランジスタM₃₂,M₃₃の相互コンダク
タンスである）となり、通常の電圧増幅回路に比べ極め
て小さい振幅となる。

MOSトランジスタM₃₈,M₃₉はMOSトランジスタM₃₂,M₃₃との
組合せでカレントミラー回路を形成している。同様に、
MOSトランジスタM₄₀,M₄₁,M₄₄,M₄₅もカレントミラー回路
を構成している。MOSトランジスタM₄₄,M₄₅を流れる出力
電流I₁の振幅ΔI₁はMOSトランジスタM₃₈,M₃₉の相互コン
ダクタンスをg_m2、MOSトランジスタM₄₀,M₄₁の相互コン
ダクタンスをg_m3、MOSトランジスタM₄₄,M₄₅の相互コン
ダクタンスをg_m4とすると、 ΔI₁＝I₀（g_m2/g_m1）（g_m4/g_m3） …（１） となる。g_m2＞g_m1,g_m4＞g_m3とするとで電流増幅を行な
い電流増幅手段３を形成する。MOSトランジスタM₄₂,M₄₃
は該電流増幅手段３の出力に接続され電流−電圧変換手
段４を構成するミラー回路である。MOSトランジスタM₄₂
はゲート及びドレインを共通接続したいわゆるダイオー
ド接続する。該接続点をMOSトランジスタM₄₃のゲートＧ
へ接続しているため、MOSトランジスタM₄₂に流れる電流
値によつてMOSトランジスタM₄₃のg_mが決まる。MOSトラ
ンジスタM₄₂に電流が多く流れるとMOSトランジスタM₄₂
の電圧降下が大きくなるため、MOSトランジスタM₄₃のゲ
ートＧ・ソースＳ間電圧が大きくなり、MOSトランジス
タM₄₃のg_mは大きくなる。一方MOSトランジスタM₄₂,M₄₃
に流れる電流は、差動動作をしており、このときMOSト
ランジスタM₄₃に流れる電流は小さくなる。すなわちg_m
が大きく、かつ流れる電流が小さい相乗効果によりMOS
トランジスタM₄₃での電圧降下は小さくなる。逆に、MOS
トランジスタM₄₂に流れる電流が小さい場合は、MOSトラ
ンジスタM₄₃のg_mは小さく、かつ流れる電流は大きくな
るため、MOSトランジスタM₄₃の電圧降下は大きくなる。
すなわち、MOSトランジスタM₄₂,M₄₃のミラー回路は、差
動電流を電圧に変換する電流−電圧変換手段４を形成す
る。

更に該手段４に流れる電流は電流増幅手段３で十分増幅
されており、この結果該手段４の出力電圧V₀はCMOSを駆
動するに要する十分な振幅を持つ。

第４図（ａ）は本発明の第２の実施例を示す回路図であ
る。第４図（ａ）において第３図（ａ）と同一符号は同
一物あるいは相当物を示している。第４図（ａ）におい
てM₄₆,M₄₇,M₄₈及びM₄₉は、電流検出手段２を構成するMO
SトランジスタM₃₂,M₃₃の出力電圧V₂₁,V₂₂を略MOSトラン
ジスタM₄₆,M₄₇のゲート・ソース間の電圧V_Lだけシフト
するレベルシフト回路を構成するMOSトランジスタであ
り、M₅₀,M₅₁は該レベルシフト回路31の出力電圧V₃₁₁,V
₃₁₂を電流に変換する電圧電流変換回路32を構成するMOS
トランジスタである。前記レベルシフト回路31と電圧電
流変換回路32で電流増幅手段３を構成する。MOSトラン
ジスタM₅₂,M₅₃のミラー回路は、該電流増幅手段３の出
力を電圧に変換する電流−電圧変換手段４を構成する。

第４図（ｂ）はMOSトランジスタM₃₂,M₃₃,M₄₆,M₄₇,M₄₈,M
₄₉,M₅₀,M₅₁による電流検出及び電流増幅を説明する図で
ある。

曲線Ａは電流検出手段２を構成するMOSトランジスタ
M₃₂,M₃₃のV_g−I_d特性、曲線Ｂは電圧−電流変換回路32
を構成するMOSトランジスタM₅₀,M₅₁のV_g−I_d特性であ
る。MOSトランジスタM₄₆,M₄₇,M₄₈,M₄₉によつて構成され
るレベルシフト回路31がない場合、MOSトランジスタ
M₃₂,M₃₃,M₅₀,M₅₁はカレントミラー回路である。ここでM
OSトランジスタM₃₂,M₃₃の電流振幅ΔＩを電圧振幅ΔＶ
として検出し、該検出電圧ΔＶがMOSトランジスタM₅₀,M
₅₁のゲートに印加されるため、MOSトランジスタM₅₀,M₅₁
は該電圧振幅ΔＶを電流振幅ΔＩ′に電流増幅する。こ
の場合の電流増幅率は、MOSトランジスタM₃₂,M₃₃とMOS
トランジスタM₅₀,M₅₁の相互コンダクタンスg_mの比で決
まる。大きな電流増幅率を得るためには、該相互コンダ
クタンスg_mの比を大きくする必要があり、MOSトランジ
スタM₃₂,M₃₃,M₅₀,M₅₁の寸法比を調整しなければならな
い。本実施例においてはMOSトランジスタM₄₆,M₄₇,M₄₈,M
₄₉によつて構成されるレベルシフト回路31を介すことに
より、電流検出手段２の出力電圧を電圧V_Lだけシフトし
てMOSトランジスタM₅₀,M₅₁のゲートに印加する。この結
果MOSトランジスタM₅₀,M₅₁の相互コンダクタンスg_mが大
きなところで動作させることが出来、大きな電流振幅Δ
Ｉ″を得ることが可能となる。

第５図（ａ）は参考例を示す回路図である。第５図
（ａ）において、第３図（ａ）及び第４図（ａ）と同一
符号は同一物あるいは相当物を示す。第５図（ａ）にお
いて、Q₅₀,Q₅₁は電圧−電流変換手段１を構成するNPNバ
イポーラトランジスタ、M₅₄はかかる差動入力段に与え
る定電流バイアス源となるMOSトランジスタである。
R₅₀,R₅₁は電流検出手段２を構成する抵抗、M₄₆,M₄₇,
M₄₈,M₄₉は該電流検出手段の出力電圧を略MOSトランジス
タのしきい電圧V_tだけシフトするレベルシフト回路31を
構成するMOSトランジスタであり、M₅₅,M₅₆は該レベルシ
フト回路31の出力電圧を電流に変換するための電圧−電
流変換回路32を構成するMOSトランジスタである。前記
レベルシフト回路31と電圧−電流変換回路32で電流増幅
手段３を構成する。R₅₂,R₅₃は電流増幅手段３を負荷抵
抗、M₅₇,M₅₈,M₅₉,M₆₀は出力バツフア回路41を構成するM
OSトランジスタで、前記抵抗R₅₂,R₅₃と該出力バツフア
回路41で電流−電圧変換手段４を構成する。

本参考例においては、電圧−電流変換手段１はバイポー
ラトランジスタであり、かかるバイポーラトランジスタ
を飽和させた場合、ベース蓄積効果によりオフに切換わ
る時間が長くなり、遅延時間は大幅に増加する。従つて
電流検出手段２である抵抗R₅₀,R₅₁は十分小さい抵抗値
に選ぶ必要がある。この結果電流検出手段２の出力電圧
V₁₂₁,V₁₂₂は一方の電源V_CCに近い領域でV_d±ΔV_dの振幅
を持つ。前記レベルシフト回路31はこの電圧V₁₂₁,V₁₂₂
を電源増幅手段３の出力用MOSトランジスタM₅₅,M₅₆のし
きい値電圧以上にシフトするもので、該MOSトランジス
タM₅₅,M₅₆の入力電圧（ゲート電圧）は略（V_t＋V_d±ΔV
_d）となる。この電圧はMOSトランジスタM₅₅,M₅₆のゲー
トに印加され電流増幅がなされる。

この電流増幅作用を第５図（ｂ）を用いて詳しく説明す
る。第５図（ｂ）は電流検出手段２である抵抗R₅₀,R₅₁
の電圧−電流特性（イ）と電圧−電流幅手段変換回路、
32を構成するMOSトランジスタM₅₅,M₅₆の電圧−電流特性
（ロ）を示したものである。電流検出手段２の出力電圧
と電圧−電流変換回路32の入力電圧との間はレベルシフ
ト回路31により略V_tだけ電圧レベルがシフトされてお
り、横軸原点をこの分だけずらせて図示してある。電流
検出手段２である抵抗R₅₀,R₅₁の入力電流I₀±ΔI₀は該
抵抗R₅₀,R₅₁で検出電圧V_d±ΔV_dが検出され、この電圧
がレベルシフトされた後MOSトランジスタM₅₅,M₅₆に印加
され、図示の如く電流I₁＋ΔI₁′,I₁−ΔI₁″に変換さ
れる。MOSトランジスタの相互コンダクタンスg_mがドレ
イン電流の平行根に比例して増加することから抵抗R₅₀,
R₅₁による電流検出電圧ΔV_d＝ΔI₀・R₅₀から変換された は、ΔI₀/I₀＜ΔI₁/I₁となる。即ち電流の変化分が増幅
される。

かかる電流増幅手段３の出力電流は抵抗R₅₂,R₅₃で電圧
に変換され、更にMOSトランジスタM₅₇,M₅₈,M₅₉,M₆₀で成
るカレントミラー形出力バツフア回路41で電圧増幅され
る。出力バツフア回路41の入力電圧であるMOSトランジ
スタM₅₉,M₆₀のゲート電圧は、電流増幅手段３の出力電
流と抵抗R₅₂,R₅₃の抵抗値の選択により、MOSトランジス
タM₅₉,M₆₀のしきい電圧V_tをはさんで変化させ得ること
ができる。

即ち抵抗R₅₂,R₅₃の抵抗値をR_52rとすると出力バツフア
回路41のMOSトランジスタM₅₉,M₆₀の入力ゲート電圧V_g60
は、 V_g60＝（I₁＋ΔI₁′）R_52r≡V_g60′ または V_g60＝（I₁−ΔI₁″）R_52r≡V_g60″ となり、電流I₁,抵抗R_52rを適当に設定することにより V_g60″＜V_t＜V_g60′ とすることができる。従つて例えばMOSトランジスタM₅₉
のゲート電圧がV_g60″のときには該MOSトランジスタは
オフとなり、これにつれてカレントミラー回路を構成す
るMOSトランジスタM₅₇,M₅₈の相互コンダクタンスg_m及び
チヤネルコンダクタンスg_dは零、即ちオフ状態となる。
一方、MOSトランジスタM₆₀のゲート電圧はこの時V_g60′
であり、MOSトランジスタM₆₀はオンとなる。この結果出
力電圧V₀は略零になる。逆にMOSトランジスタM₅₉のゲー
ト電圧がV_g60′のとき、カレントミラー回路を構成する
MOSトランジスタM₅₇,M₅₈のチヤネルコンダクタンスg_dは
有限の値即ちオン状態となる。しかるにMOSトランジス
タM₆₀のゲート電圧はMOSトランジスタM₅₉と差動動作
故、V_g60″であるオフ状態となり従つて出力電圧V₀は略
V_CCになる。即ちMOSトランジスタM₅₉,M₆₀をスイツチン
グ動作させることが可能であり、これにより出力電圧V₀
の振幅を電源電圧にまで拡げることができる。

これによりMOSトランジスタM₅₉,M₆₀をスイツチング動作
させることが可能である。

本参考例によれば、電流検出手段２の検出電圧値の選定
の自由度が大きくなり、電流増幅手段３は電流の変化成
分を特に強調して増幅できる。更に入力電圧が微小で電
圧電流変換手段１が必ずしもスイツチング動作しない場
合においても、最終の電流−電圧変換手段４内でスイツ
チング動作に変換することができ、出力電圧はデイジタ
ル信号として十分な振幅即ちほぼ電源電圧と同程度の振
幅が得られる。

第６図は他の参考例を示す図で、第４図と同一符号は同
一物あるいは相当物を示す。

第６図において、電流増幅手段３のうち電圧レベルシフ
ト回路31は、MOSダイオードM₆₁,M₆₂で構成されている。
すなわちゲートＧとドレインＤとが共通接続されたMOS
トランジスタM₆₁,M₆₂を電流検出手段２を構成する抵抗R
₅₀,R₅₁の出力端と電圧−電流変換回路32を構成する電流
増幅手段出力MOSトランジスタM₅₅,M₅₆のゲートとの間に
接続し、MOSトランジスタM₄₈,M₄₉による定電流バイアス
とにより、第５図（ａ）の参考例と同様の電流増幅作用
を行なわせることが出来る。この際、上記ダイオード接
続のMOSトランジスタM₆₁,M₆₂と電圧−電流変換回路32を
構成する出力トランジスタM₅₅,M₅₆とを同一導電形MOSト
ランジスタを用いることにより、しきい電圧V_tのプロセ
スばらつきを抑制することが出来る。また、上記ダイオ
ード接続のMOSトランジスタM₆₁,M₆₂のソースＳ側を上記
抵抗R₅₀,R₅₁の出力端に接続することにより、電流検出
手段２の負荷容量を第４図の実施例の場合に比し軽減さ
せることが出来る。電流増幅手段３のMOSトランジスタM
₅₅,M₅₆の負荷には抵抗R₅₄とダイオード接続されたMOSト
ランジスタM₆₃及び抵抗R₅₅とダイオード接続されたMOS
トランジスタM₆₄が各々直列に接続されレベルシフト回
路42を構成する。これによりMOSトランジスタM₅₅,M₅₆と
抵抗R₅₄,R₅₅の接続端の電位をMOSトランジスタM₆₃,M₆₄
の略しきい電圧だけシフトすることができ、出力バツフ
ア回路41の入力MOSトランジスタM₅₉,M₆₀のゲート入力電
圧を大きくすることが可能となる。この結果、出力バツ
フア回路41の各MOSトランジスタM₅₉,M₆₀の相互コンダク
タンスg_mが大きな領域で動作させることになり、出力イ
ンピーダンスを小さくすることが出来る。第６図におい
て、ダイオード接続されたMOSトランジスタM₅₉,M₆₀はバ
イポーラダイオードに置き換えることが出来る。

第７図はECL・IC100とECLレベルインターフエスを持
ち、内部CMOS動作のLSI101とによるシステムの概念図
で、102は該ECL入力、内部CMOS動作の入力インターフエ
スとなるECL−CMOSレベル変換回路である。ECL−CMOSレ
ベル変換回路102の所要入出力特性を第８図に示す。第
８図において横軸は入力電圧V_i縦軸は出力電圧V₀を示
し、電源電圧は−5.2Vの場合を例示している。ECL入力
電圧V_iは略−1.3±0.4Vであり、ECL−CMOSレベル変換回
路102はこの入力電圧V_iに対し、略電源電圧スパン（V_CC
からV_EE）の振幅を持つ出力電圧V₀に変換する必要があ
る。

第９図は本発明の第３の実施例を示す回路図であり、本
発明をかかるECL−CMOSレベル変換回路に適用した１実
施例を示すものである。第９図において、第３図
（ａ），第４図（ａ）と同一符号は同一物あるいは相当
物を示す。V_Rは略−1.3Vの基準電圧、V_iは入力電圧であ
る。

このような回路においては、入力電圧振幅が比較的大き
く、電圧増幅率は要求されずに、高速性が第１条件とし
て求められる。本実施例はこのような要求に合致したも
ので、MOSトランジスタM₃₀,M₃₁は電圧−電流変換手段
１、MOSトランジスタM₃₂,M₃₃は電流検出手段２、MOSト
ランジスタM₃₈,M₃₉は電流増幅手段３、MOSトランジスタ
M₅₂,M₅₃が電流−電圧変換手段４となる。

本実施例においては、上記各手段が略単一素子で構成さ
れ、入出力間を最短経路で結び、かつ電流検出手段２の
検出電圧振幅が小さいため、MOSトランジスタM₃₂,M₃₃の
ドレインの接合容量、MOSトランジスタM₃₆,M₃₇のドレイ
ン接合容量、MOSトランジスタM₃₈,M₃₉のゲート容量等の
寄生容量、手段間の遅延時間、入力ミラー容量等による
遅延が極めて小さくなる。

以上の説明で明らかなごとく、本発明の各実施例によれ
ば入力差動段は電圧−電流変換手段１と電流検出手段２
で構成されており、電圧増幅を目的としない。従つて電
圧増幅率は極めて小さく入力容量に対するミラー効果は
無視することができる。この結果、入力信号源の出力イ
ンピーダンスと入力容量に影響される入力回路の遅延時
間を大幅に小さくすることが可能にある。

更に出力回路は負荷容量を駆動することによる遅延時間
を小さくするため低出力インピーダンスであることが必
要で、かつ出力電圧の振幅も十分大きくなければならな
い。このための内部増幅作用を電流増幅手段３で行つて
おり、特に入力側に近い高インピーダンス回路において
は各部の電圧振幅は小さい。このため回路内部に寄生す
る容量と抵抗成分により生ずる遅延時間を小さくするこ
とが出来る。

〔発明の効果〕

本発明により高速にかつ十分な大きさのレベル交換が可
能なレベル変換回路を得ることができる。

【図面の簡単な説明】

第１図及び第２図は従来技術の一例を示す回路図、第３
図から第６図は本発明の実施例を示す回路図、第７図は
本発明の実施対象システムの概念図、第８図はレベル変
換特性を示す図、第９図は本発明の実施例及び参考例を
示す図である。 １……電圧−電流変換手段、２……電流検出手段、３…
…電流増幅手段、４……電流−電圧変換手段。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮川 宣明 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立研究所内 (56)参考文献 特開 昭50−73549（ＪＰ，Ａ) 特開 昭54−108557（ＪＰ，Ａ) 特開 昭55−166342（ＪＰ，Ａ) 特開 昭58−85604（ＪＰ，Ａ)

Claims (5)

【特許請求の範囲】
1. 【請求項１】差動入力電圧を受けて第１、第２接続点に
   与えるべき第１の差動電流に変換する電圧電流変換手段
   と、 それぞれダイオード接続されたMOSトランジスタからな
   り、上記第１、第２接続点と第１電源端子との間にそれ
   ぞれ接続され、上記第１の差動電流を検出して第１の差
   動電圧を発生する第１、第２電流検出手段と、 上記第１、第２接続点に接続され第１、第２電流検出手
   段に定電流バイアスを与えるバイアス手段と、 ソースが上記第１の電源に接続され、ゲートが上記第１
   接続点に接続された第1MOSトランジスタと、ソースが上
   記第１の電源に接続され、ゲートが上記第２接続点に接
   続された第2MOSトランジスタとを含み、上記第１の差動
   電圧を受けて第２の差動電流に変換し、増幅する電流増
   幅手段と、 上記第２の差動電流を受けて出力電圧に変換する電流電
   圧変換手段とを具備することを特徴とするレベル変換回
   路。
2. 【請求項２】特許請求の範囲第１項において、 上記電圧電流変換手段は、MOSトランジスタまたはバイ
   ポーラトランジスタから構成されていることを特徴とす
   るレベル変換回路。
3. 【請求項３】特許請求の範囲第１項において、 上記電流電圧変換回路は、ミラー回路から構成されるこ
   とを特徴とするレベル変換回路。
4. 【請求項４】特許請求の範囲第１項において、 出力電圧は、CMOS駆動電位信号であることを特徴とする
   レベル変換回路。
5. 【請求項５】特許請求の範囲第４項において、 差動入力電圧は、ECL電位レベル信号であることを特徴
   とするレベル変換回路。