JPH0770629B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH0770629B2 JPH0770629B2 JP2068081A JP6808190A JPH0770629B2 JP H0770629 B2 JPH0770629 B2 JP H0770629B2 JP 2068081 A JP2068081 A JP 2068081A JP 6808190 A JP6808190 A JP 6808190A JP H0770629 B2 JPH0770629 B2 JP H0770629B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は不揮発性半導体記憶装置の製造方法に関するも
ので、特にFLOTOX型EEPROMでプログラム時にFowler−No
rdheim電流を流すための薄い酸化膜（以下「トンネル酸
化膜」という。）周りの製造プロセスに使用されるもの
である。
ので、特にFLOTOX型EEPROMでプログラム時にFowler−No
rdheim電流を流すための薄い酸化膜（以下「トンネル酸
化膜」という。）周りの製造プロセスに使用されるもの
である。
（従来の技術） 近年、FLOTOX型EEPROMの微細化につれて、そのトンネル
酸化膜はフィールド端にかかるようにして形成するのが
有利となっている。第10図はトンネル酸化膜、１がフィ
ールド端にかかっているようすを示すものである。ここ
で、１はトンネル酸化膜、２はフィールド酸化膜、３は
フローティングゲート（floating−gate）、４はソース
領域、５はドレイン領域である。
酸化膜はフィールド端にかかるようにして形成するのが
有利となっている。第10図はトンネル酸化膜、１がフィ
ールド端にかかっているようすを示すものである。ここ
で、１はトンネル酸化膜、２はフィールド酸化膜、３は
フローティングゲート（floating−gate）、４はソース
領域、５はドレイン領域である。
また、トンネル酸化膜がフィールド端にかかる場合のト
ンネル酸化膜形成プロセスを、前記第10図のＡ−Ａ′線
に沿う断面図である第11図乃至第14図を参照しながら説
明する。
ンネル酸化膜形成プロセスを、前記第10図のＡ−Ａ′線
に沿う断面図である第11図乃至第14図を参照しながら説
明する。
まず、ｐ型Si（シリコン）ウェーハ６の所定の領域に例
えばＢ（ボロン）をイオン注入し、チャネルストップ７
となる不純物領域を形成する。また、チャネルストップ
７上を含む所定の領域にフィールド酸化膜２を形成し、
素子領域とフィールド領域とに分割する。また、トンネ
ル酸化膜を形成する領域（以下「トンネル窓」とい
う。）を含むようにして、例えばAs（ヒ素）のイオン注
入を行い、素子領域にｎ型層８を形成する（第11図参
照）。次に、400Å程度の比較的厚い酸化膜９を素子領
域上に形成する。また、レジスト10を塗布後、トンネル
窓上部のレジスト10が除去されるように、露光を行い、
かつ、パターニングを行う（第12図参照）。なお、トン
ネル窓は、素子の微細化に有利となるようフィールド端
にかかるようにして形成される。この後、レジスト10が
ついたままで、NH4Fによりトンネル窓の酸化膜９をエッ
チングする（第13図参照）。次に、レジスト10を除去し
た後、100Å程度のトンネル酸化膜１を形成する。ま
た、トンネル酸化膜１上には、フローティングゲート３
となる4000Å程度のポリシリコン（poly−Si）11を例え
ばCVD法により形成する（第14図参照）。
えばＢ（ボロン）をイオン注入し、チャネルストップ７
となる不純物領域を形成する。また、チャネルストップ
７上を含む所定の領域にフィールド酸化膜２を形成し、
素子領域とフィールド領域とに分割する。また、トンネ
ル酸化膜を形成する領域（以下「トンネル窓」とい
う。）を含むようにして、例えばAs（ヒ素）のイオン注
入を行い、素子領域にｎ型層８を形成する（第11図参
照）。次に、400Å程度の比較的厚い酸化膜９を素子領
域上に形成する。また、レジスト10を塗布後、トンネル
窓上部のレジスト10が除去されるように、露光を行い、
かつ、パターニングを行う（第12図参照）。なお、トン
ネル窓は、素子の微細化に有利となるようフィールド端
にかかるようにして形成される。この後、レジスト10が
ついたままで、NH4Fによりトンネル窓の酸化膜９をエッ
チングする（第13図参照）。次に、レジスト10を除去し
た後、100Å程度のトンネル酸化膜１を形成する。ま
た、トンネル酸化膜１上には、フローティングゲート３
となる4000Å程度のポリシリコン（poly−Si）11を例え
ばCVD法により形成する（第14図参照）。
このような製造方法では、トンネル窓がフィールド端に
かかるように形成されているため、トンネル酸化膜１を
形成するためのNH4Fによるエッチングを行うと、フィー
ルド酸化膜２の端が同時にエッチングされてしまう。こ
のため、フィールド領域が後退し、チャネルストップ７
が基板表面に出てきてしまう（第13図参照）。このた
め、その上にトンネル酸化膜１を形成し、EEPROMを形成
すると、プログラムを行う（フローティングゲートから
電子を引き抜く）ためにｎ型層８に高電圧を印加する
際、ｎ型層８内でバンド間トンネル（band−to−band t
unneling）により形成されたホール（hole）がチャネル
ストップ７を通って洩れてしまう。つまり、トンネル酸
化膜１に高電界がかかり難く、Fowler−Nordheim電流が
流れ難くなる欠点がある。
かかるように形成されているため、トンネル酸化膜１を
形成するためのNH4Fによるエッチングを行うと、フィー
ルド酸化膜２の端が同時にエッチングされてしまう。こ
のため、フィールド領域が後退し、チャネルストップ７
が基板表面に出てきてしまう（第13図参照）。このた
め、その上にトンネル酸化膜１を形成し、EEPROMを形成
すると、プログラムを行う（フローティングゲートから
電子を引き抜く）ためにｎ型層８に高電圧を印加する
際、ｎ型層８内でバンド間トンネル（band−to−band t
unneling）により形成されたホール（hole）がチャネル
ストップ７を通って洩れてしまう。つまり、トンネル酸
化膜１に高電界がかかり難く、Fowler−Nordheim電流が
流れ難くなる欠点がある。
（発明が解決しようとする課題） このように、従来の製造方法では、トンネル酸化膜を形
成する際のエッチングにより、チャネルストップが基板
表面に出てきてしまう。このため、プログラムを行うと
き、バンド間トンネルにより形成されたホールがチャネ
ルストップを通って洩れてしまい、Fowler−Nordheim電
流が流れ難くなるという欠点があった。
成する際のエッチングにより、チャネルストップが基板
表面に出てきてしまう。このため、プログラムを行うと
き、バンド間トンネルにより形成されたホールがチャネ
ルストップを通って洩れてしまい、Fowler−Nordheim電
流が流れ難くなるという欠点があった。
そこで、本発明は、トンネル窓がフィールド端にかかる
ようなFLOTOX型EEPROMであっても、プログラム時にホー
ルの洩れがなく、トンネル酸化膜に高電圧がかかり易い
構造であり、かつ、トンネル酸化膜の膜質も非常に優れ
ているような不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
ようなFLOTOX型EEPROMであっても、プログラム時にホー
ルの洩れがなく、トンネル酸化膜に高電圧がかかり易い
構造であり、かつ、トンネル酸化膜の膜質も非常に優れ
ているような不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の不揮発性半導体記
憶装置の製造方法は、まず、第１導電型の半導体基板に
素子領域とフィールド領域を形成する。また、前記素子
領域の一部に第２導電型の第１の領域を形成する。次
に、全面に第１の絶縁膜を形成した後、前記第１の領域
上の少なくとも一部に開口部を有するレジストを前記第
１の絶縁膜上に形成する。また、前記レジストをマスク
として第２導電型の不純物をイオン注入し、第２の領域
を形成する。次に、前記レジストを付着したまま前記開
口部下の第１の絶縁膜を除去する。次に、前記レジスト
を除去し、前記開口部に前記第１の絶縁膜よりも薄い第
２の絶縁膜を形成し、前記第１及び第２の絶縁膜上に導
電膜を形成している。
憶装置の製造方法は、まず、第１導電型の半導体基板に
素子領域とフィールド領域を形成する。また、前記素子
領域の一部に第２導電型の第１の領域を形成する。次
に、全面に第１の絶縁膜を形成した後、前記第１の領域
上の少なくとも一部に開口部を有するレジストを前記第
１の絶縁膜上に形成する。また、前記レジストをマスク
として第２導電型の不純物をイオン注入し、第２の領域
を形成する。次に、前記レジストを付着したまま前記開
口部下の第１の絶縁膜を除去する。次に、前記レジスト
を除去し、前記開口部に前記第１の絶縁膜よりも薄い第
２の絶縁膜を形成し、前記第１及び第２の絶縁膜上に導
電膜を形成している。
また、第１導電型の半導体基板に素子領域とフィールド
領域を形成した後、前記素子領域の一部に第２導電型の
第１の領域を形成する。次に、全面に第１及び第２の絶
縁膜を順次形成する。また、前記第１の領域上の少なく
とも一部に開口部を有するレジストを前記第２の絶縁膜
上に形成した後、前記開口部下の第２の絶縁膜を除去す
る。次に、前記レジストをマスクとして第２導電型の不
純物をイオン注入し、第２の領域を形成する。また、前
記レジストを除去した後、前記イオン注入により受けた
ダメージの回復のため熱的にアニールを行う。さらに、
前記第１の領域上の少なくとも一部に開口部を有する第
２の絶縁膜をマスクとして、前記開口部下の第１の絶縁
膜を除去し、前記開口部に前記第１の絶縁膜よりも薄い
第３の絶縁膜を形成する。この後、前記第１乃至第３の
絶縁膜上に導電性膜を形成している。
領域を形成した後、前記素子領域の一部に第２導電型の
第１の領域を形成する。次に、全面に第１及び第２の絶
縁膜を順次形成する。また、前記第１の領域上の少なく
とも一部に開口部を有するレジストを前記第２の絶縁膜
上に形成した後、前記開口部下の第２の絶縁膜を除去す
る。次に、前記レジストをマスクとして第２導電型の不
純物をイオン注入し、第２の領域を形成する。また、前
記レジストを除去した後、前記イオン注入により受けた
ダメージの回復のため熱的にアニールを行う。さらに、
前記第１の領域上の少なくとも一部に開口部を有する第
２の絶縁膜をマスクとして、前記開口部下の第１の絶縁
膜を除去し、前記開口部に前記第１の絶縁膜よりも薄い
第３の絶縁膜を形成する。この後、前記第１乃至第３の
絶縁膜上に導電性膜を形成している。
さらに、前記レジスタは、その開口部が前記フィールド
領域の端にかかるようにして形成されるというものであ
る。
領域の端にかかるようにして形成されるというものであ
る。
（作用） このような製造方法によれば、イオン注入によりダメー
ジを受けた第１の絶縁膜が除去され、新たに第２の絶縁
膜が形成されている。このため、特性の安定した第２の
絶縁膜を得ることができる。また、第１の領域に加えて
第２の領域が形成されているため、レジストの開口部が
前記フィールド領域の端にかかるようなものであって
も、チャネルストップが基板表面に出ててくることもな
い。
ジを受けた第１の絶縁膜が除去され、新たに第２の絶縁
膜が形成されている。このため、特性の安定した第２の
絶縁膜を得ることができる。また、第１の領域に加えて
第２の領域が形成されているため、レジストの開口部が
前記フィールド領域の端にかかるようなものであって
も、チャネルストップが基板表面に出ててくることもな
い。
また、第１の絶縁膜上に第２の絶縁膜が形成されてい
る。即ち、レジストを除去し、前記第２の絶縁膜に耐熱
性のものを使用すればアニールが可能なプロセスとな
る。このため、イオン注入で受けた基板のダメージをこ
のアニールにより回復させることができる。よって、第
３の絶縁膜の膜質を非常に安定したものとすることが可
能である。また、第１の領域に加えて第２の領域が形成
されているため、レジストの開口部が前記フィールド領
域の端にかかるようなものであっても、第３の絶縁膜に
高電圧がかかり易い構造を実現できる。
る。即ち、レジストを除去し、前記第２の絶縁膜に耐熱
性のものを使用すればアニールが可能なプロセスとな
る。このため、イオン注入で受けた基板のダメージをこ
のアニールにより回復させることができる。よって、第
３の絶縁膜の膜質を非常に安定したものとすることが可
能である。また、第１の領域に加えて第２の領域が形成
されているため、レジストの開口部が前記フィールド領
域の端にかかるようなものであっても、第３の絶縁膜に
高電圧がかかり易い構造を実現できる。
（実施例） 以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この発明において、全図にわたり
共通の部分には共通の参照符号を用いることにする。
細に説明する。なお、この発明において、全図にわたり
共通の部分には共通の参照符号を用いることにする。
第１図乃至第４図は、本発明の第１の実施例に係わる不
揮発性半導体記憶装置の製造方法を示すものである。
揮発性半導体記憶装置の製造方法を示すものである。
まず、従来と同様のプロセスにより、ｐ型Siウェーハ11
上にフォールド酸化膜12及びチャネルストップ13を形成
する。また、トンネル窓を含むようにして、素子領域に
ｎ型層（第１の領域）14を形成する。さらに、熱酸化に
より、素子領域上で膜厚が400Å程度となるような比較
的厚い酸化膜（第１の絶縁膜）15を形成した後、レジス
ト16を塗布し、トンネル窓上部のレジスト16が除去され
るように露光及びパターニングを行う。なお、トンネル
窓は、素子の微細化に有利となるように、フィールド酸
化膜12の端にかかるようにして形成される（第１図参
照）。次に、ｎ型層14と同じ導電型の不純物、例えばＰ
（リン）をｎ型層14と同程度又はそれ以上の濃度でイオ
ン注入し、Ｎ層（第２の領域）17を形成する。この時、
酸化膜15にはダメージが形成される（第２図参照）。こ
の後、レジスト16が付着したままの状態で、NH4Fにより
トンネル窓の酸化膜15をエッチングする。この時、フィ
ールド酸化膜12の端が同時にエッチングされ、フィール
ド領域は後退するが、Ｎ層17が形成されているためチャ
ネルストップ13が基板表面に出てくることはない（第３
図参照）。次に、レジスト16が除去した後、100Å程度
のトンネル酸化膜（第２の絶縁膜）18を形成する。ま
た、トンネル酸化膜18上には4000Å程度のポリシリコン
（Poly−Si）19を例えばCVD法により形成する（第４図
参照）。
上にフォールド酸化膜12及びチャネルストップ13を形成
する。また、トンネル窓を含むようにして、素子領域に
ｎ型層（第１の領域）14を形成する。さらに、熱酸化に
より、素子領域上で膜厚が400Å程度となるような比較
的厚い酸化膜（第１の絶縁膜）15を形成した後、レジス
ト16を塗布し、トンネル窓上部のレジスト16が除去され
るように露光及びパターニングを行う。なお、トンネル
窓は、素子の微細化に有利となるように、フィールド酸
化膜12の端にかかるようにして形成される（第１図参
照）。次に、ｎ型層14と同じ導電型の不純物、例えばＰ
（リン）をｎ型層14と同程度又はそれ以上の濃度でイオ
ン注入し、Ｎ層（第２の領域）17を形成する。この時、
酸化膜15にはダメージが形成される（第２図参照）。こ
の後、レジスト16が付着したままの状態で、NH4Fにより
トンネル窓の酸化膜15をエッチングする。この時、フィ
ールド酸化膜12の端が同時にエッチングされ、フィール
ド領域は後退するが、Ｎ層17が形成されているためチャ
ネルストップ13が基板表面に出てくることはない（第３
図参照）。次に、レジスト16が除去した後、100Å程度
のトンネル酸化膜（第２の絶縁膜）18を形成する。ま
た、トンネル酸化膜18上には4000Å程度のポリシリコン
（Poly−Si）19を例えばCVD法により形成する（第４図
参照）。
このような製造方法によれば、Ｎ層17を形成するための
イオン注入でダメージを受けた酸化膜15が形成され、新
たにトンネル酸化膜18が形成されている。このため、特
性の安定したトンネル酸化膜18を得ることが可能であ
る。また、Ｎ層17が形成されているためにチャネルスト
ップ13が基板表面に出ててくることもなく、以下に示す
ような効果も得ることができる。
イオン注入でダメージを受けた酸化膜15が形成され、新
たにトンネル酸化膜18が形成されている。このため、特
性の安定したトンネル酸化膜18を得ることが可能であ
る。また、Ｎ層17が形成されているためにチャネルスト
ップ13が基板表面に出ててくることもなく、以下に示す
ような効果も得ることができる。
第５図（ａ）は、上述の製造方法により形成した不揮発
性半導体記憶装置と、従来の製造方法により形成した不
揮発性半導体記憶装置との電流−電圧特性を比較して示
すものである。なお、同図（ａ）において、実線は本発
明に係わるものであり、破線は従来に係わるものであ
る。また、同図（ｂ）は、電流−電圧特性を測定する際
の基本的構成であり、トンネル酸化膜（膜厚100Å）30
上のフローティングゲート31を接地し、ｎ型層32に印加
する電圧をパラメータとしたものである。
性半導体記憶装置と、従来の製造方法により形成した不
揮発性半導体記憶装置との電流−電圧特性を比較して示
すものである。なお、同図（ａ）において、実線は本発
明に係わるものであり、破線は従来に係わるものであ
る。また、同図（ｂ）は、電流−電圧特性を測定する際
の基本的構成であり、トンネル酸化膜（膜厚100Å）30
上のフローティングゲート31を接地し、ｎ型層32に印加
する電圧をパラメータとしたものである。
即ち、同図（ａ）からは、同じ電圧Ｖをｎ型層32に印加
しても、従来に係わるものは、トンネル酸化膜に効率的
に電圧が印加されていないことがわかる。これは、バン
ド間トンネル（band−to−band tuneling）により発生
したホールが、チャネルトップへ洩れてしまうためであ
る。これに対し、本発明に係わるものは、より低電圧で
大きなトンネル電流が得られ、効率よくトンネル酸化膜
に電圧が印加されていることがわかる。これは、本発明
では、いわゆるＮ層が形成されているため、ホールのチ
ャネルストップへの洩れが抑えられているためであると
考えられる。つまり、本発明に係わる不揮発性半導体記
憶装置では、プログラムが効率よく行われることを示し
ている。
しても、従来に係わるものは、トンネル酸化膜に効率的
に電圧が印加されていないことがわかる。これは、バン
ド間トンネル（band−to−band tuneling）により発生
したホールが、チャネルトップへ洩れてしまうためであ
る。これに対し、本発明に係わるものは、より低電圧で
大きなトンネル電流が得られ、効率よくトンネル酸化膜
に電圧が印加されていることがわかる。これは、本発明
では、いわゆるＮ層が形成されているため、ホールのチ
ャネルストップへの洩れが抑えられているためであると
考えられる。つまり、本発明に係わる不揮発性半導体記
憶装置では、プログラムが効率よく行われることを示し
ている。
第６図乃至第９図は、本発明の第２の実施例に係わる不
揮発性半導体記憶装置の製造方法を示すものである。
揮発性半導体記憶装置の製造方法を示すものである。
まず、従来と同様のプロセスにより、ｐ型Siウェーハ11
上にフィールド酸化膜12及びチャネルストップ13を形成
する。また、トンネル窓を含むようにして、素子領域に
ｎ型層（第１の領域）14を形成する。次に、熱酸化によ
り、素子領域で膜厚が400Å程度となるような比較的厚
い酸化膜（第１の絶縁膜）15を形成した後、この酸化膜
15上に耐熱性膜、例えばSi3N4膜（第２の絶縁膜）20を
化学蒸着法により80Å程度形成する。また、レジスト16
を塗布した後、トンネル窓上部のレジスト16が除去され
るように露光及びパターニングを行う。なお、トンネル
窓は、素子の微細化に有利となるように、フィールド酸
化膜12の端にかかるようにして形成される（第６図参
照）。次に、このレジスト16をマスクとしてSi3N4膜20
を化学エッチングにより除去する。また、ｎ型層14と同
じ導電型の不純物、例えばＰ（リン）をｎ型層14と同程
度又はそれ以上の濃度でイオン注入し、Ｎ層（第２の領
域）17を形成する。この時、ウェーハ11、酸化膜15等に
はダメージが形成される（第７図参照）。次に、レジス
ト16を除去した後、イオン注入によりウェーハ11、酸化
膜15等が受けたダメージを回復させるために、窒素雰囲
気中で950℃、30分程度のアニールを行う。この後、Si3
N4膜20をマスクとしてNH4F溶液でトンネル窓の酸化膜15
をエッチングする。この時、フィールド酸化膜12の端が
同時にエッチングされ、フィールド領域は後退するが、
Ｎ層17が形成されているためチャネルストップ13が基板
表面に出てくることはない（第８図参照）。次に、100
Å程度のトンネル酸化膜（第３の絶縁膜）18を形成す
る。またトンネル酸化膜18上には4000Å程度のポリシリ
コン（Poly−Si）19を例えばCVD法により形成する（第
９図参照）。
上にフィールド酸化膜12及びチャネルストップ13を形成
する。また、トンネル窓を含むようにして、素子領域に
ｎ型層（第１の領域）14を形成する。次に、熱酸化によ
り、素子領域で膜厚が400Å程度となるような比較的厚
い酸化膜（第１の絶縁膜）15を形成した後、この酸化膜
15上に耐熱性膜、例えばSi3N4膜（第２の絶縁膜）20を
化学蒸着法により80Å程度形成する。また、レジスト16
を塗布した後、トンネル窓上部のレジスト16が除去され
るように露光及びパターニングを行う。なお、トンネル
窓は、素子の微細化に有利となるように、フィールド酸
化膜12の端にかかるようにして形成される（第６図参
照）。次に、このレジスト16をマスクとしてSi3N4膜20
を化学エッチングにより除去する。また、ｎ型層14と同
じ導電型の不純物、例えばＰ（リン）をｎ型層14と同程
度又はそれ以上の濃度でイオン注入し、Ｎ層（第２の領
域）17を形成する。この時、ウェーハ11、酸化膜15等に
はダメージが形成される（第７図参照）。次に、レジス
ト16を除去した後、イオン注入によりウェーハ11、酸化
膜15等が受けたダメージを回復させるために、窒素雰囲
気中で950℃、30分程度のアニールを行う。この後、Si3
N4膜20をマスクとしてNH4F溶液でトンネル窓の酸化膜15
をエッチングする。この時、フィールド酸化膜12の端が
同時にエッチングされ、フィールド領域は後退するが、
Ｎ層17が形成されているためチャネルストップ13が基板
表面に出てくることはない（第８図参照）。次に、100
Å程度のトンネル酸化膜（第３の絶縁膜）18を形成す
る。またトンネル酸化膜18上には4000Å程度のポリシリ
コン（Poly−Si）19を例えばCVD法により形成する（第
９図参照）。
このような製造方法によれば、酸化膜15上にSi3N4膜を
形成している。このため、アニールを行い、Ｎ層17形成
時のイオン注入によりウェーハ11等が受けたダメージを
回復させることができる。また、この後に新たにトンネ
ル酸化膜18を形成しているため、トンネル酸化膜の膜質
が非常に安定しており、前記第１の実施例と比較して、
信頼性のより優れた不揮発性半導体記憶装置が提供でき
る。
形成している。このため、アニールを行い、Ｎ層17形成
時のイオン注入によりウェーハ11等が受けたダメージを
回復させることができる。また、この後に新たにトンネ
ル酸化膜18を形成しているため、トンネル酸化膜の膜質
が非常に安定しており、前記第１の実施例と比較して、
信頼性のより優れた不揮発性半導体記憶装置が提供でき
る。
なお、前記第１及び第２の実施例では、最初からトンネ
ル酸化膜18がフィールド端にかかることを前提としてい
るが、素子領域内でトンネル窓を開けることを前提と
し、マスクの合せズレによりトンネう窓がフィールド端
にかかる可能性を考慮して、本発明を適用することもで
き、かつ、適用した場合にはこれら実施例と同様の効果
で不良品の製造を防止することができる。
ル酸化膜18がフィールド端にかかることを前提としてい
るが、素子領域内でトンネル窓を開けることを前提と
し、マスクの合せズレによりトンネう窓がフィールド端
にかかる可能性を考慮して、本発明を適用することもで
き、かつ、適用した場合にはこれら実施例と同様の効果
で不良品の製造を防止することができる。
［発明の効果］ 以上、説明したように、本発明の不揮発性半導体記憶装
置の製造方法によれば、次のような効果を奏する。
置の製造方法によれば、次のような効果を奏する。
イオン注入によりダメージを受けた酸化膜が除去され、
新たにトンネル酸化膜が形成されている。このため、特
性の安定したトンネル酸化膜を得ることができる。ま
た、ｎ型層に加えてＮ層が形成されているため、トンネ
ル窓がフィールド端にかかるようなものであっても、チ
ャネルストップが基板表面に出ててくることもなく、不
良品の低減を図ることができる。
新たにトンネル酸化膜が形成されている。このため、特
性の安定したトンネル酸化膜を得ることができる。ま
た、ｎ型層に加えてＮ層が形成されているため、トンネ
ル窓がフィールド端にかかるようなものであっても、チ
ャネルストップが基板表面に出ててくることもなく、不
良品の低減を図ることができる。
また、イオン注入で受けた基板のダメージをアニールに
より回復させた後にトンネル酸化膜を形成しているた
め、トンネル酸化膜の膜質が非常に安定したものとな
る。また、ｎ型層に加えてＮ層も形成されている。よっ
て、トンネル窓がフィールド端にかかるようなものであ
っても、プログラムを行う際にホールの洩れがなく、ト
ンネル酸化膜に高電圧がかかり易い構造となる。
より回復させた後にトンネル酸化膜を形成しているた
め、トンネル酸化膜の膜質が非常に安定したものとな
る。また、ｎ型層に加えてＮ層も形成されている。よっ
て、トンネル窓がフィールド端にかかるようなものであ
っても、プログラムを行う際にホールの洩れがなく、ト
ンネル酸化膜に高電圧がかかり易い構造となる。
第１図乃至第４図はそれぞれ本発明の第１の実施例に係
わる不揮発性半導体記憶装置の製造方法を示す断面図、
第５図は本発明の製造方法に係わる不揮発性半導体記憶
装置と従来の製造方法に係わる不揮発性半導体記憶装置
との特性を比較して示す図、第６図乃至第９図はそれぞ
れ本発明の第２の実施例に係わる不揮発性半導体記憶装
置の製造方法を示す断面図、第10図はFLOTOX型EEPROMで
あってトンネル酸化膜がフィールド端にかかるものを示
す平面図、第11図乃至第14図はそれぞれ従来の不揮発性
半導体記憶装置の製造方法を示す断面図である。 11……ｐ型Siウェーハ、12……フィールド酸化膜、13…
…チャネルストップ、14……ｎ型層、15……酸化膜、16
……レジスト、17……Ｎ層、18……トンネル酸化膜、19
……ポリシリコン、20……Si3N4膜。
わる不揮発性半導体記憶装置の製造方法を示す断面図、
第５図は本発明の製造方法に係わる不揮発性半導体記憶
装置と従来の製造方法に係わる不揮発性半導体記憶装置
との特性を比較して示す図、第６図乃至第９図はそれぞ
れ本発明の第２の実施例に係わる不揮発性半導体記憶装
置の製造方法を示す断面図、第10図はFLOTOX型EEPROMで
あってトンネル酸化膜がフィールド端にかかるものを示
す平面図、第11図乃至第14図はそれぞれ従来の不揮発性
半導体記憶装置の製造方法を示す断面図である。 11……ｐ型Siウェーハ、12……フィールド酸化膜、13…
…チャネルストップ、14……ｎ型層、15……酸化膜、16
……レジスト、17……Ｎ層、18……トンネル酸化膜、19
……ポリシリコン、20……Si3N4膜。
Claims (2)
- 【請求項１】第１導電型の半導体基板に素子領域を分離
するためにチャネルストップ及び前記チャネルストップ
上のフィールド絶縁膜を形成する工程と、前記素子領域
の一部に第２導電型の第１の領域を形成する工程と、半
導体基板の全面に第１の絶縁膜を形成する工程と、前記
第１の領域及び前記第１の領域に隣接する前記フィール
ド絶縁膜の端部の少なくとも一部を含む第１の開口部を
有するレジストを第１の絶縁膜上に形成する工程と、前
記レジストをマスクとして第２導電型の不純物をイオン
注入し、第２の領域を形成する工程と、前記レジストを
付着したまま前記第１の開口部下の第１の絶縁膜及びフ
ィールド絶縁膜を除去して、第２の開口部を形成する工
程と、前記レジストを除去し、前記第２の開口部に前記
第１の絶縁膜よりも薄い第２の絶縁膜を形成する工程
と、前記第１及び第２の絶縁膜上に導電性膜を形成する
工程とを具備することを特徴とする不揮発性半導体記憶
装置の製造方法。 - 【請求項２】第１導電型の半導体基板に素子領域を分離
するためにチャネルストップ及び前記チャネルストップ
上のフィールド絶縁膜を形成する工程と、前記素子領域
の一部に第２導電型の第１の領域を形成する工程と、半
導体基板の全面に第１の絶縁膜を形成する工程と、第１
の絶縁膜上に第２の絶縁膜を形成する工程と、前記第１
の領域及び前記第１の領域に隣接する前記フィールド絶
縁膜の端部の少なくとも一部を含む第１の開口部を有す
るレジストを第２の絶縁膜上に形成する工程と、前記第
１の開口部下の第２の絶縁膜を除去して、第２の開口部
を形成する工程と、前記レジストをマスクとして第２導
電型の不純物をイオン注入し、第２の領域を形成する工
程と、前記レジストを除去する工程と、前記イオン注入
により受けたダメージの回復のため熱的にアニールを行
う工程と、前記第２の開口部を有する第２の絶縁膜をマ
スクとして、前記第２の開口部下の第１の絶縁膜及びフ
ィールド絶縁膜を除去して、第３の開口部を形成する工
程と、前記第３の開口部に前記第１の絶縁膜よりも薄い
第３の絶縁膜を形成する工程と、前記第１乃至第３の絶
縁膜上に導電性膜を形成する工程とを具備することを特
徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068081A JPH0770629B2 (ja) | 1990-03-20 | 1990-03-20 | 不揮発性半導体記憶装置の製造方法 |
| KR1019910004025A KR940004421B1 (ko) | 1990-03-20 | 1991-03-14 | 불휘발성 반도체기억장치의 제조방법 |
| US07/672,631 US5208173A (en) | 1990-03-20 | 1991-03-20 | Method of manufacturing non-volatile semiconductor memory device |
| DE69123992T DE69123992T2 (de) | 1990-03-20 | 1991-03-20 | Verfahren zur Herstellung von nichtflüchtigen Halbleiterspeichervorrichtungen |
| EP91104329A EP0450401B1 (en) | 1990-03-20 | 1991-03-20 | Method of manufacturing non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2068081A JPH0770629B2 (ja) | 1990-03-20 | 1990-03-20 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03270174A JPH03270174A (ja) | 1991-12-02 |
| JPH0770629B2 true JPH0770629B2 (ja) | 1995-07-31 |
Family
ID=13363445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2068081A Expired - Fee Related JPH0770629B2 (ja) | 1990-03-20 | 1990-03-20 | 不揮発性半導体記憶装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5208173A (ja) |
| EP (1) | EP0450401B1 (ja) |
| JP (1) | JPH0770629B2 (ja) |
| KR (1) | KR940004421B1 (ja) |
| DE (1) | DE69123992T2 (ja) |
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| US5362685A (en) * | 1992-10-29 | 1994-11-08 | Advanced Micro Devices, Inc. | Method for achieving a high quality thin oxide in integrated circuit devices |
| US5429966A (en) * | 1993-07-22 | 1995-07-04 | National Science Council | Method of fabricating a textured tunnel oxide for EEPROM applications |
| US5498577A (en) * | 1994-07-26 | 1996-03-12 | Advanced Micro Devices, Inc. | Method for fabricating thin oxides for a semiconductor technology |
| KR100277878B1 (ko) * | 1996-11-08 | 2001-02-01 | 김영환 | 트랜지스터의 구조 및 제조방법 |
| US7270193B2 (en) | 2000-02-14 | 2007-09-18 | Kabushiki Kaisha Toshiba | Method and system for distributing programs using tamper resistant processor |
| KR100512464B1 (ko) * | 2002-12-30 | 2005-09-07 | 동부아남반도체 주식회사 | 이이피롬 소자 제조방법 |
| JP5139712B2 (ja) * | 2007-04-19 | 2013-02-06 | ローム株式会社 | Ｆｌｏｔｏｘ型ｅｅｐｒｏｍおよびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL170348C (nl) * | 1970-07-10 | 1982-10-18 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een tegen dotering en tegen thermische oxydatie maskerend masker wordt aangebracht, de door de vensters in het masker vrijgelaten delen van het oppervlak worden onderworpen aan een etsbehandeling voor het vormen van verdiepingen en het halfgeleiderlichaam met het masker wordt onderworpen aan een thermische oxydatiebehandeling voor het vormen van een oxydepatroon dat de verdiepingen althans ten dele opvult. |
| US4271487A (en) * | 1979-11-13 | 1981-06-02 | Ncr Corporation | Static volatile/non-volatile ram cell |
| JPS5749250A (en) * | 1980-09-09 | 1982-03-23 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS605589B2 (ja) * | 1982-08-26 | 1985-02-12 | 石原産業株式会社 | ピラゾ−ル誘導体の製造方法 |
| EP0164605B1 (en) * | 1984-05-17 | 1990-02-28 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor eeprom device |
| JPS6155965A (ja) * | 1984-08-28 | 1986-03-20 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| NL8501992A (nl) * | 1985-07-11 | 1987-02-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JPS6325980A (ja) * | 1986-07-17 | 1988-02-03 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPS63116422A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | イオン注入法 |
| JPS6410644A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH01125987A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | 半導体可変容量素子 |
| JPH01194436A (ja) * | 1988-01-29 | 1989-08-04 | Nec Yamaguchi Ltd | 半導体装置 |
| US4851361A (en) * | 1988-02-04 | 1989-07-25 | Atmel Corporation | Fabrication process for EEPROMS with high voltage transistors |
| JPH0223651A (ja) * | 1988-07-12 | 1990-01-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5006480A (en) * | 1988-08-08 | 1991-04-09 | Hughes Aircraft Company | Metal gate capacitor fabricated with a silicon gate MOS process |
| NL8802219A (nl) * | 1988-09-09 | 1990-04-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd. |
| US5102827A (en) * | 1989-05-31 | 1992-04-07 | At&T Bell Laboratories | Contact metallization of semiconductor integrated-circuit devices |
-
1990
- 1990-03-20 JP JP2068081A patent/JPH0770629B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-14 KR KR1019910004025A patent/KR940004421B1/ko not_active IP Right Cessation
- 1991-03-20 US US07/672,631 patent/US5208173A/en not_active Expired - Lifetime
- 1991-03-20 DE DE69123992T patent/DE69123992T2/de not_active Expired - Fee Related
- 1991-03-20 EP EP91104329A patent/EP0450401B1/en not_active Expired - Lifetime
Also Published As
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|---|---|
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| KR940004421B1 (ko) | 1994-05-25 |
| DE69123992T2 (de) | 1997-05-28 |
| US5208173A (en) | 1993-05-04 |
| EP0450401A2 (en) | 1991-10-09 |
| EP0450401B1 (en) | 1997-01-08 |
| KR910017668A (ko) | 1991-11-05 |
| JPH03270174A (ja) | 1991-12-02 |
| EP0450401A3 (en) | 1991-10-23 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |