JPH0766422A - Array substrate for liquid crystal display device - Google Patents
Array substrate for liquid crystal display deviceInfo
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- JPH0766422A JPH0766422A JP21604593A JP21604593A JPH0766422A JP H0766422 A JPH0766422 A JP H0766422A JP 21604593 A JP21604593 A JP 21604593A JP 21604593 A JP21604593 A JP 21604593A JP H0766422 A JPH0766422 A JP H0766422A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、薄膜トランジスタを備
えた液晶表示装置用アレイ基板に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a liquid crystal display device having a thin film transistor.
【0002】[0002]
【従来の技術】近年、非晶質アモルファスシリコン(a
−Si)を用いて形成された薄膜トランジスタ(Thin F
ilm Transistor:TFT)を備えた液晶表示装置があ
る。この液晶表示装置は、低温で形成できる非晶質シリ
コン膜を用いて薄膜トランジスタアレイを構成すること
により、大面積、高精細、高画質かつ低コストなフラッ
トパネルディスプレイが実現できるため、注目されてい
る。2. Description of the Related Art Recently, amorphous amorphous silicon (a
-Si) thin film transistor (Thin F
There is a liquid crystal display device provided with an ilm Transistor (TFT). This liquid crystal display device is attracting attention because it can realize a large-area, high-definition, high-quality and low-cost flat panel display by forming a thin film transistor array using an amorphous silicon film that can be formed at low temperature. .
【0003】まず、従来の液晶表示装置用アレイ基板の
逆スタガー型薄膜トランジスタを図2を参照して、製造
工程に従って説明する。First, a conventional inverted stagger type thin film transistor of an array substrate for a liquid crystal display device will be described with reference to FIGS.
【0004】図2に示すように、絶縁性基板としてガラ
ス基板1を用い、このガラス基板1上にアルミニウム
(Al)の第1層のゲート電極および配線2を形成し、
この第1層のゲート電極および配線2上にこの第1層の
ゲート電極および配線2を覆うように、モリブデン(M
o)・タンタル(Ta)合金膜の第2層のゲート電極お
よび配線3を形成する。そして、これら第1層のゲート
電極および配線2および第2層のゲート電極および配線
3にて、ゲート電極および配線4を構成する。As shown in FIG. 2, a glass substrate 1 is used as an insulating substrate, and a gate electrode and wiring 2 of a first layer of aluminum (Al) are formed on the glass substrate 1,
Molybdenum (M) is formed on the gate electrode and the wiring 2 of the first layer so as to cover the gate electrode and the wiring 2 of the first layer.
o) The gate electrode and the wiring 3 of the second layer of the tantalum (Ta) alloy film are formed. The gate electrode and wiring 2 of the first layer and the gate electrode and wiring 3 of the second layer constitute a gate electrode and wiring 4.
【0005】また、このゲート電極および配線4上に
は、シリコン酸化膜(SiOx)5およびシリコン窒化
膜(SiNx)6の複合膜からなるゲート絶縁膜7を堆
積し、続いて、このゲート絶縁膜7上に非晶質シリコン
膜からなる半導体膜8を積層する。A gate insulating film 7 made of a composite film of a silicon oxide film (SiOx) 5 and a silicon nitride film (SiNx) 6 is deposited on the gate electrode and the wiring 4, and then the gate insulating film 7 is deposited. A semiconductor film 8 made of an amorphous silicon film is stacked on the semiconductor film 7.
【0006】さらに、半導体膜8上に、シリコン窒化膜
からなるエッチングストッパ層9を形成し、このエッチ
ングストッパ層9上にn+ 非晶質シリコン膜のオーミッ
クコンタクト層10を堆積する。そして、オーミックコン
タクト層10およびゲート絶縁膜7をパターニングする。Further, an etching stopper layer 9 made of a silicon nitride film is formed on the semiconductor film 8, and an ohmic contact layer 10 of an n + amorphous silicon film is deposited on the etching stopper layer 9. Then, the ohmic contact layer 10 and the gate insulating film 7 are patterned.
【0007】また、シリコン窒化膜6が表面に形成され
ていないシリコン酸化膜5上に、ITO(Indium Tin O
xide)膜の画素電極11を形成する。In addition, ITO (Indium Tin Oxide) is formed on the silicon oxide film 5 on which the silicon nitride film 6 is not formed.
xide) film pixel electrode 11 is formed.
【0008】そして、一方のオーミックコンタクト層10
上に一端が画素電極11に接続されたモリブデン膜および
アルミニウム膜の2層膜のソース電極12を形成し、他方
のオーミックコンタクト層10上にモリブデン膜およびア
ルミニウム膜の2層膜のドレイン電極13を形成する。な
お、これらソース電極12およびドレイン電極13の形成に
際しては、オーミックコンタクト層10上にモリブデン膜
およびアルミニウム膜の2層膜を堆積し、同じレジスト
パターンでモリブデン膜およびアルミニウム膜の2層膜
とオーミックコンタクト層10をエッチングし、一方側の
オーミックコンタクト層10と他方側のオーミックコンタ
クト層10とを電気的に分離してソース領域およびドレイ
ン領域を形成して、それぞれをソース電極12およびドレ
イン電極13とする。Then, one ohmic contact layer 10
A source electrode 12 of a two-layer film of a molybdenum film and an aluminum film, one end of which is connected to the pixel electrode 11, is formed, and a drain electrode 13 of a two-layer film of the molybdenum film and the aluminum film is formed on the other ohmic contact layer 10. Form. When forming the source electrode 12 and the drain electrode 13, a two-layer film of a molybdenum film and an aluminum film is deposited on the ohmic contact layer 10, and the two-layer film of the molybdenum film and the aluminum film and ohmic contact are formed with the same resist pattern. The layer 10 is etched, and the ohmic contact layer 10 on one side and the ohmic contact layer 10 on the other side are electrically separated to form a source region and a drain region, which are used as a source electrode 12 and a drain electrode 13, respectively. .
【0009】さらに、シリコン窒化膜の保護膜14を堆積
させて、薄膜トランジスタ15を形成し、薄膜トランジス
タアレイとなる。Further, a protective film 14 of a silicon nitride film is deposited to form a thin film transistor 15 to form a thin film transistor array.
【0010】[0010]
【発明が解決しようとする課題】そして、第1層のゲー
ト電極および配線2にアルミニウムを用い、この第1層
のゲート電極および配線2上に高融点金属を積層する
と、第1層のゲート電極および配線2のアルミニウムに
膨れが生ずるため、上述のように、第2層のゲート電極
および配線3にモリブデンを用いているが、少なくとも
硝酸および燐酸を含む混酸系のエッチング液により、第
1層のゲート電極および配線2と第2層のゲート電極お
よび配線3を同時にエッチングすると、第1層のゲート
電極および配線2と第2のゲート電極および配線3との
金属間で拡散作用が生ずる。When aluminum is used for the gate electrode and the wiring 2 of the first layer, and a refractory metal is laminated on the gate electrode and the wiring 2 of the first layer, the gate electrode of the first layer is formed. Since aluminum of the wiring 2 is swollen, molybdenum is used for the gate electrode of the second layer and the wiring 3 as described above. However, a mixed acid-based etching solution containing at least nitric acid and phosphoric acid is used to form the first layer. When the gate electrode / wiring 2 and the gate electrode / wiring 3 of the second layer are simultaneously etched, a diffusion action occurs between the metal of the gate electrode / wiring 2 of the first layer and the metal of the second gate electrode / wiring 3.
【0011】このため、エッチング時に合金化が進んだ
部分と進んでいない部分とでは、エッチングレートに差
が生じ、ゲート電極および配線4ではパターンエッジ部
が部分的に虫喰い状態にエッチングされ、層間ショート
などの不良を引き起こすという問題を有している。For this reason, there is a difference in etching rate between a portion where alloying has progressed during etching and a portion where alloying has not progressed, and the pattern edge portion of the gate electrode and the wiring 4 is partially etched in a bug-eat state, and It has a problem of causing defects such as short circuits.
【0012】本発明は、ゲート電極および配線が虫喰い
状にならない液晶表示装置用アレイ基板を提供すること
を目的とする。An object of the present invention is to provide an array substrate for a liquid crystal display device in which the gate electrode and the wiring do not have a worm-like shape.
【0013】[0013]
【課題を解決するための手段】本発明は、絶縁性基板上
に形成されたゲート電極および配線と、このゲート電極
上にゲート絶縁膜を介して形成された半導体膜と、この
半導体膜に接して形成されたソース電極およびドレイン
電極とを有する薄膜トランジスタを備えた液晶表示装置
用アレイ基板において、前記ゲート電極および配線の少
なくとも一部は、アルミニウムおよびアルミニウム合金
のいずれかにてエッチング形成された第1層と、この第
1層上にこの第1層を覆うようにこの第1層とは別個に
エッチング形成されたモリブデンからなる第2層と、こ
の第2層上に形成され耐薬品性に優れた高融点金属膜か
らなる第3層とを具備したものである。According to the present invention, a gate electrode and a wiring formed on an insulating substrate, a semiconductor film formed on the gate electrode via a gate insulating film, and contacting the semiconductor film are provided. In an array substrate for a liquid crystal display device including a thin film transistor having a source electrode and a drain electrode formed as described above, at least a part of the gate electrode and the wiring is formed by etching using aluminum or an aluminum alloy. A layer, a second layer of molybdenum formed on the first layer separately from the first layer so as to cover the first layer, and a second layer formed on the second layer and having excellent chemical resistance. And a third layer formed of a high melting point metal film.
【0014】[0014]
【作用】本発明は、第2層のモリブデンの応力緩和作用
により、ゲート絶縁膜を形成する際の熱による第1層の
アルミニウムまたはアルミニウム合金の膨れを防止で
き、アルミニウムまたはアルミニウム合金の第1層とモ
リブデンの第2層とを別個にエッチングするため、ゲー
ト電極および配線のパターンエッジ部が虫喰いになるこ
とを防止でき、第1層のアルミニウムが第3層の耐薬品
性に優れた高融点金属膜に覆われているため、低抵抗か
つ耐薬品性の優れたゲート電極および配線を得られる。According to the present invention, the stress relaxation effect of the molybdenum of the second layer can prevent the swelling of the aluminum or aluminum alloy of the first layer due to the heat when forming the gate insulating film, and the first layer of aluminum or aluminum alloy can be prevented. And the second layer of molybdenum are separately etched, so that the pattern edge portions of the gate electrode and the wiring can be prevented from being eaten by insects, and the aluminum of the first layer has a high melting point excellent in the chemical resistance of the third layer. Since it is covered with the metal film, a gate electrode and wiring having low resistance and excellent chemical resistance can be obtained.
【0015】[0015]
【実施例】以下、本発明の液晶表示装置用アレイ基板の
一実施例を図面を参照して、製造工程に従って説明す
る。なお、図2に示す従来技術に対応する部分には、同
一符号を付して説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an array substrate for a liquid crystal display device according to the present invention will be described below with reference to the drawings in accordance with manufacturing steps. The parts corresponding to the conventional technique shown in FIG.
【0016】図1に示すように、絶縁性基板としてガラ
ス基板1を用い、このガラス基板1上にアルミニウム
(Al)膜をスパッタ法により1000オングストロー
ムの厚さで堆積し、堆積後にフォトリソグラフィーおよ
びエッチングにより第1層のゲート電極および配線2を
形成する。なお、この第1層のゲート電極および配線2
のエッチングは、少なくとも硝酸と燐酸とを含む混酸系
のエッチング液(硝酸:酢酸:燐酸:水=5:20:6
0:15)により行なう。As shown in FIG. 1, a glass substrate 1 is used as an insulating substrate, an aluminum (Al) film is deposited on the glass substrate 1 by a sputtering method to a thickness of 1000 Å, and photolithography and etching are performed after the deposition. Thus, the first-layer gate electrode and the wiring 2 are formed. The first-layer gate electrode and wiring 2
Is a mixed acid type etching solution containing at least nitric acid and phosphoric acid (nitric acid: acetic acid: phosphoric acid: water = 5: 20: 6).
0:15).
【0017】次に、この第1層のゲート電極および配線
2上にこの第1層のゲート電極および配線2を覆うよう
に、モリブデン(Mo)膜を500オングストロームの
厚さで堆積し、さらに、このモリブデン膜上に耐薬品性
の強い高融点金属であるモリブデン(Mo)・タンタル
(Ta)合金膜を500オングストロームの厚さで積層
し、第2層のゲート電極および配線3および第3層のゲ
ート電極および配線16を同時に形成する。そして、これ
ら第1層のゲート電極および配線2、第2層のゲート電
極および配線3、および、第3層のゲート電極および配
線16にて、ゲート電極および配線4を構成する。なお、
第2層のゲート電極および配線3および第3層のゲート
電極および配線16のエッチングは、四塩化炭素(C
F4 )ガスを用いたプラズマエッチング法により同時に
行なう。Next, a molybdenum (Mo) film having a thickness of 500 angstroms is deposited on the first-layer gate electrode and wiring 2 so as to cover the first-layer gate electrode and wiring 2, and further, On this molybdenum film, a molybdenum (Mo) / tantalum (Ta) alloy film having a high chemical resistance and a high melting point is laminated to a thickness of 500 angstroms, and the gate electrode of the second layer and the wiring 3 and the third layer are formed. The gate electrode and the wiring 16 are simultaneously formed. Then, the gate electrode and wiring 2 of the first layer, the gate electrode and wiring 3 of the second layer, and the gate electrode and wiring 16 of the third layer form a gate electrode and wiring 4. In addition,
Etching of the gate electrode and wiring 3 of the second layer and the gate electrode and wiring 16 of the third layer is carried out by carbon tetrachloride (C
Simultaneously by the plasma etching method using F 4 ) gas.
【0018】また、ガラス基板1を430℃にして、ゲ
ート電極および配線4上に、熱CVD(Chemical Vapor
Deposition )法によりシリコン酸化膜(SiOx)5
を3500オングストロームの厚さで堆積する。この
後、プラズマCVD法によりシリコン窒化膜(SiN
x)6を500オングストローム、非晶質シリコン膜か
らなる半導体膜8を500オングストローム、シリコン
窒化膜からなるエッチングストッパ層9を2000オン
グストロームの厚さで順次連続堆積する。そして、エッ
チングストッパ層9をエッチングした後、プラズマCV
D法によりオーミックコンタクト層10を500オングス
トロームの厚さで堆積し、シリコン窒化膜6、半導体膜
8およびオーミックコンタクト層10の3層を島状にパタ
ーニングする。なお、シリコン酸化膜5およびシリコン
窒化膜6の複合膜でゲート絶縁膜7を構成する。Further, the glass substrate 1 is set to 430 ° C., and thermal CVD (Chemical Vapor) is applied on the gate electrode and the wiring 4.
Deposition) method for silicon oxide film (SiOx) 5
Is deposited to a thickness of 3500 angstroms. After this, a silicon nitride film (SiN
x) 6 is sequentially deposited to a thickness of 500 Å, the semiconductor film 8 made of an amorphous silicon film is deposited to a thickness of 500 Å, and the etching stopper layer 9 made of a silicon nitride film is deposited to a thickness of 2000 Å. Then, after etching the etching stopper layer 9, plasma CV
The ohmic contact layer 10 is deposited to a thickness of 500 angstroms by the D method, and the three layers of the silicon nitride film 6, the semiconductor film 8 and the ohmic contact layer 10 are patterned into an island shape. The gate insulating film 7 is composed of a composite film of the silicon oxide film 5 and the silicon nitride film 6.
【0019】さらに、シリコン窒化膜6が表面に形成さ
れていないシリコン酸化膜5上に、ITO(Indium Tin
Oxide)膜の画素電極11を形成する。Further, ITO (Indium Tin) is formed on the silicon oxide film 5 on which the silicon nitride film 6 is not formed.
Oxide) pixel electrode 11 is formed.
【0020】そして、一方のオーミックコンタクト層10
上にモリブデン膜およびアルミニウム膜の2層膜をスパ
ッタ法にて4500オングストロームの厚さで堆積し、
一端が画素電極11に接続されたソース電極12をパターン
形成し、他方にドレイン電極13を形成する。また、これ
らソース電極12およびドレイン電極13に用いたものと同
一のレジストパターンを用いて、オーミックコンタクト
層10とをエッチングして分離し、一方側のオーミックコ
ンタクト層10と他方側のオーミックコンタクト層10とを
電気的に分離してソース領域およびドレイン領域を形成
して、それぞれをソース電極12およびドレイン電極13と
する。Then, one ohmic contact layer 10
A two-layer film of a molybdenum film and an aluminum film is deposited thereon by a sputtering method to a thickness of 4500 Å,
A source electrode 12 whose one end is connected to the pixel electrode 11 is patterned, and a drain electrode 13 is formed on the other. Further, by using the same resist pattern as that used for the source electrode 12 and the drain electrode 13, the ohmic contact layer 10 is etched and separated, and the ohmic contact layer 10 on one side and the ohmic contact layer 10 on the other side are separated. Are electrically separated from each other to form a source region and a drain region, which are used as a source electrode 12 and a drain electrode 13, respectively.
【0021】さらに、シリコン窒化膜の保護膜14を堆積
させて、薄膜トランジスタ15を形成し、薄膜トランジス
タアレイとなる。Further, a protective film 14 of a silicon nitride film is deposited to form a thin film transistor 15 to form a thin film transistor array.
【0022】上記実施例によれば、アルミニウムの第1
層のゲート電極および配線2と、モリブデンの第2層の
ゲート電極および配線3とを、それぞれ別個にエッチン
グして形成することにより、虫喰い状のパターンの発生
を防止する。According to the above embodiment, the first aluminum
By forming the gate electrode and the wiring 2 of the layer and the gate electrode and the wiring 3 of the second layer of molybdenum separately by etching, formation of the insect bite-like pattern is prevented.
【0023】また、シリコン酸化膜5を形成する際に、
ガラス基板1の温度を430℃まで上昇させても、モリ
ブデンの第2層のゲート電極および配線3の応力緩和作
用により、アルミニウムの第1層のゲート電極および配
線2の膨れを防止できる。When the silicon oxide film 5 is formed,
Even if the temperature of the glass substrate 1 is raised to 430 ° C., the swelling of the gate electrode of the first layer of aluminum and the wiring 2 can be prevented by the stress relaxation action of the gate electrode of the second layer of molybdenum and the wiring 3.
【0024】さらに、アルミニウムの第1層のゲート電
極および配線2を、耐薬品性の強い第3層のゲート電極
および配線16にて覆ったので、ゲ−ト電極および配線4
を低抵抗で耐薬品性を強くできる。Further, since the gate electrode and the wiring 2 of the first layer of aluminum are covered with the gate electrode and the wiring 16 of the third layer having high chemical resistance, the gate electrode and the wiring 4 are formed.
With low resistance, chemical resistance can be strengthened.
【0025】なお、上記実施例では、第1層のゲート電
極および配線2にアルミニウムを用いているが、Al−
Si(1wt.%)−Cu(5wt.%)あるいはAl−T
a(12wt.%)のアルミニウム合金を用いても同様の
効果を得ることができる。In the above embodiment, aluminum is used for the gate electrode of the first layer and the wiring 2, but Al-
Si (1 wt.%)-Cu (5 wt.%) Or Al-T
The same effect can be obtained by using an aluminum alloy of a (12 wt.%).
【0026】また、アルミニウムの第1層のゲート電極
および配線2は、エッチング液を用いたウェットエッチ
ングに限らず、ドライエッチングにより行なってもよ
い。Further, the gate electrode of the first layer of aluminum and the wiring 2 are not limited to wet etching using an etching solution, but may be performed by dry etching.
【0027】[0027]
【発明の効果】本発明の液晶表示装置用アレイ基板によ
れば、第2層のモリブデンの応力緩和作用により、ゲー
ト絶縁膜を形成する際の熱による第1層のアルミニウム
またはアルミニウム合金の膨れを防止でき、アルミニウ
ムまたはアルミニウム合金の第1層とモリブデンの第2
層とを別個にエッチングするため、ゲート電極および配
線のパターンエッジ部が虫喰いになることを防止でき、
第1層のアルミニウムが第3層の耐薬品性に優れた高融
点金属膜に覆われているため、低抵抗かつ耐薬品性の優
れたゲート電極および配線を得ることができる。According to the array substrate for a liquid crystal display device of the present invention, the swelling of the aluminum or aluminum alloy of the first layer due to the heat when forming the gate insulating film is caused by the stress relaxation action of the molybdenum of the second layer. Prevents the first layer of aluminum or aluminum alloy and the second layer of molybdenum
Since the layer and the layer are etched separately, it is possible to prevent the pattern electrode of the gate electrode and the wiring from being eaten by insects.
Since the aluminum of the first layer is covered with the high melting point metal film of the third layer having excellent chemical resistance, it is possible to obtain a gate electrode and wiring having low resistance and excellent chemical resistance.
【図1】本発明の液晶表示装置用アレイ基板の一実施例
の構造を示す断面図である。FIG. 1 is a cross-sectional view showing the structure of an embodiment of an array substrate for a liquid crystal display device of the present invention.
【図2】従来例の液晶表示装置用アレイ基板の構造を示
す断面図である。FIG. 2 is a cross-sectional view showing a structure of a conventional array substrate for a liquid crystal display device.
1 絶縁性基板としてのガラス基板 2 第1層 3 第2層 4 ゲート電極および配線 7 ゲート絶縁膜 8 半導体膜 12 ソース電極 13 ドレイン電極 15 薄膜トランジスタ 16 第3層 1 Glass Substrate as Insulating Substrate 2 First Layer 3 Second Layer 4 Gate Electrode and Wiring 7 Gate Insulating Film 8 Semiconductor Film 12 Source Electrode 13 Drain Electrode 15 Thin Film Transistor 16 Third Layer
Claims (1)
よび配線と、このゲート電極上にゲート絶縁膜を介して
形成された半導体膜と、この半導体膜に接して形成され
たソース電極およびドレイン電極とを有する薄膜トラン
ジスタを備えた液晶表示装置用アレイ基板において、 前記ゲート電極および配線の少なくとも一部は、 アルミニウムおよびアルミニウム合金のいずれかにてエ
ッチング形成された第1層と、 この第1層上にこの第1層を覆うようにこの第1層とは
別個にエッチング形成されたモリブデンからなる第2層
と、 この第2層上に形成され耐薬品性に優れた高融点金属膜
からなる第3層とを具備したことを特徴とする液晶表示
装置用アレイ基板。1. A gate electrode and a wiring formed on an insulating substrate, a semiconductor film formed on the gate electrode via a gate insulating film, and a source electrode and a drain formed in contact with the semiconductor film. In an array substrate for a liquid crystal display device including a thin film transistor having an electrode, at least a part of the gate electrode and the wiring is a first layer formed by etching with one of aluminum and an aluminum alloy, and on the first layer A second layer made of molybdenum and formed separately from the first layer so as to cover the first layer, and a second layer made of a refractory metal film excellent in chemical resistance formed on the second layer. An array substrate for a liquid crystal display device, comprising: three layers.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21604593A JPH0766422A (en) | 1993-08-31 | 1993-08-31 | Array substrate for liquid crystal display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21604593A JPH0766422A (en) | 1993-08-31 | 1993-08-31 | Array substrate for liquid crystal display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0766422A true JPH0766422A (en) | 1995-03-10 |
Family
ID=16682419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21604593A Pending JPH0766422A (en) | 1993-08-31 | 1993-08-31 | Array substrate for liquid crystal display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0766422A (en) |
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- 1993-08-31 JP JP21604593A patent/JPH0766422A/en active Pending
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