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JPH0758280A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0758280A
JPH0758280A JP5203524A JP20352493A JPH0758280A JP H0758280 A JPH0758280 A JP H0758280A JP 5203524 A JP5203524 A JP 5203524A JP 20352493 A JP20352493 A JP 20352493A JP H0758280 A JPH0758280 A JP H0758280A
Authority
JP
Japan
Prior art keywords
chips
chip
circuit
semiconductor device
overlapped
Prior art date
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Withdrawn
Application number
JP5203524A
Other languages
English (en)
Inventor
Kazuhiro Kitani
和弘 木谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP5203524A priority Critical patent/JPH0758280A/ja
Publication of JPH0758280A publication Critical patent/JPH0758280A/ja
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Abstract

(57)【要約】 【目的】 複数チップ搭載の半導体装置に関し，チップ
サイズを低減し, チップを重ね合わせる際にチップ間接
続を容易に且つ確実にしてデバイスの小型化と,チップ
間の干渉によるノイズ障害発生を防止する。 【構成】 １）回路が個々のチップに分離して各チップ
の表面に形成され，これらのチップ11, 12が裏面どうし
重ねられ，重ね合わされたチップ相互間で回路間接続を
行う入出力端子がチップに開けられたスルーホール内に
形成された接続用導電体19で接続されてなり，該入出力
端子は重ね合わされたチップ相互間で鏡像関係に配置さ
れている，２）前記重ね合わされたチップ間に絶縁膜2
2, 23を介してシールド用導電膜21を有する，３）前記
重ね合わされたチップ間に絶縁膜22を有し，且つ一方の
チップはｐ型半導体基板を用い，他方のチップはｎ型半
導体基板を用いて形成され，何れかの基板が電源電位ま
たは接地電位に接続されてなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り, とく
に複数チップが搭載された半導体装置に関する。
【０００２】近年，半導体装置は多機能化と小型化が要
求されている。そのため，同じ機能を有する半導体装置
ならば，より小型化が望まれる。
【０００３】
【従来の技術】多機能化の例として，アナログ回路とデ
ィジタル回路が混載されたLSI のチップの平面図を図５
に示す。
【０００４】図において， 1はアナログ回路, 2はディ
ジタル回路, 3はアナログ回路とディジタル回路間を接
続する配線領域, 4は入出力領域である。 a〜d はチッ
プの長辺方向の各領域の長さを表す。この例では，チッ
プの必要とする長さはa ＋b ＋c ＋2dとなる。
【０００５】このように, アナログ回路とディジタル回
路を同一チップ上に配置した場合,次のような欠点があ
った。 アナログ回路はディジタル回路に比しノイズに敏感
であるため，回路間の干渉を低減するため両方の回路を
離して配置する必要があり，集積度の向上が難しい。 アナログ回路とディジタル回路間を接続する配線領
域が必要である。 ノイズ低減のためアナログ回路とディジタル回路を
極端に接近させることはできないため上記配線領域が大
きくなる。
【０００６】従って, チップ面積が大きくなり，LSI 自
体が大きくなってしまっていた。そこで，回路を複数の
チップに分割して形成し, これらを同一パッケージ内に
搭載する場合がある。
【０００７】図６(A) 〜(C) は従来例による複数チップ
搭載の半導体装置の断面図である。図において，11は下
層チップ, 12は上層チップ, 13はバンプ, 14はインナリ
ード, 15はアウタリード, 16はワイヤ, 17は下層チップ
の配線, 18は上層チップの配線, 19は上下チップ間の接
続用導電体(Via), 20は絶縁体からなるブッシュであ
る。
【０００８】図６(A) は，SCP(Stacked Chips Package)
技術と呼ばれるアセンブリ法であり，この方式では，上
下のチップに共通するアウタリード15が１つであるのに
対してインナリード14が２つ必要であり，また，個々の
チップはもとから必要なリード配置領域をとっているた
め，両チップの回路間配線長がかなり長くなり信号遅延
時間が大きくなっていた。
【０００９】図６(B) はチップオンチップ方式で下層チ
ップ上にフリップチップ方式で上層チップを接続してい
る。この方式では，チップの回路を形成している表面ど
うしを向かい合わせるため，ボンディング部の確認が困
難である。また，一方のチップがアナログ回路である
と，他方のチップから干渉を受けてノイズが増加する。
そのため，チップ間にシールドを行えばよいが，チップ
間接続および外部と入出力を行うため，その部分を避け
てシールドする必要があり，シールドは複雑な形状にな
る。
【００１０】図６(C) は下層チップの表面に上層チップ
の背面を貼りつけ, 上層チップに孔を開けて両チップ間
の配線接続を行っている。この方式では，下層チップの
配線やパッド等が存在する表面側に上層チップが隙間無
く載るため，ボンディング部の確認が困難である。ま
た，上層チップと下層チップ間の接続がない配線でも外
部接続を必要とする場合は，上層チップに引き出すた
め，その分上層チップの入出力用の配線領域が増え，チ
ップ面積の削減にはならない。
【００１１】
【発明が解決しようとする課題】本発明は, 複数チップ
搭載の半導体装置において，チップサイズを低減し, チ
ップを重ね合わせる際にチップ間接続を容易に且つ確実
にしてデバイスの小型化と, チップ間の干渉によるノイ
ズ障害発生を防止することを目的とする。
【００１２】
【課題を解決するための手段】上記課題の解決は，１）
回路が個々のチップに分離して各チップの表面に形成さ
れ，これらのチップが裏面どうし重ねられ，重ね合わさ
れたチップ11, 12相互間で回路間接続を行う入出力端子
がチップに開けられたスルーホール内に形成された接続
用導電体19で接続されてなり，該入出力端子は重ね合わ
されたチップ相互間で鏡像関係に配置されている半導体
装置, あるいは２）前記重ね合わされたチップ11, 12間
に絶縁膜22, 23を介してシールド用導電膜21を有する前
記１）記載の半導体装置，あるいは３）前記重ね合わさ
れたチップ11, 12間に絶縁膜22を有し，且つ一方のチッ
プはｐ型半導体基板を用い，他方のチップはｎ型半導体
基板を用いて形成され，何れかの基板が電源電位または
接地電位に接続されてなる前記１）記載の半導体装置，
あるいは４）前記重ね合わされたチップは，アナログ回
路が形成されたチップとディジタル回路が形成されたチ
ップである前記１）記載の半導体装置により達成され
る。
【００１３】
【作用】本発明では，アナログ回路とディジタル回路を
別々のチップに形成し，且つ両方の回路の入出力端子の
配置を鏡像関係にレイアウトして両チップを背面合わせ
に重ねたときに一致するようにし，入出力端子の近くに
両チップを貫通するスルーホールを開けて回路間接続を
行っている。
【００１４】図１(A),(B) は本発明の原理説明図であ
る。図において， 1はアナログ回路, 2はディジタル回
路, 11は下層チップ, 12は上層チップ, 17は下層チップ
の配線（パッドも含む）, 18は上層チップの配線（パッ
ドも含む）, 19は回路間接続導体(Via), 20は絶縁ブッ
シュ, 21はシールド用導電膜, 22, 23は絶縁膜である。
【００１５】この場合, チップの占有する長さは a＋2d
となり，図５の１チップ構成の従来例と比べて b＋c だ
け縮小されたことになる。上層チップと下層チップの配
線両域 dの重なる領域で両チップの回路間接続をとり，
また，この回路間接続は外部入出力端子を兼ねてもよ
い。
【００１６】
【実施例】図２(A),(B) は本発明の実施例の説明図であ
る。図２(A) において，11は下層チップ, 12は上層チッ
プ, 13は金(Au)バンプ, 14はインナリード, 15はアウタ
リード (リードフレーム), 17は下層チップの配線, 18
は上層チップの配線, 19はハンダ等からなる回路間の接
続用導電体(Via),20は絶縁ブッシュ, 21はアルミニウム
(Al)等からなるシールド用導電膜, 22, 23は絶縁膜, 24
は樹脂封止パッケージである。
【００１７】この例では，外部導出にバンプを使ってい
るが，ワイヤを用いてボンディングしてもよい。また，
従来例のSCP 技術〔図６(A) 〕に比べてアナログ回路と
ディジタル回路間の配線長を短くでき，かつインナリー
ドは１本でよい。さらに，チップオンチップ技術〔図６
(B) 〕に比べると，両チップの回路形成面が露出してい
るため，ボンディング部の亀裂や断線等の確認ができ
る。また，チップ間にシールドを行っているため，ノイ
ズの誘起を防止できる。
【００１８】図２(B) は，図２(A) に示される外部導出
部(1) 〜(3）の斜視図である。ここで，外部導出部(1)
はチップ間接続部を用いているが, チップ間接続部は外
部に導出されなくてもよい。
【００１９】図３はチップ間接続用Via 部近傍の断面部
である。シリコン基板11, 12を開口したスルーホールの
内面には，絶縁膜からなるブッシュ20が形成されてい
る。スルーホールの断面は円でも四角でもよい。
【００２０】図４(A) 〜(E) は本発明のシールド例の説
明図である。図４(A) は，一方のチップ11にｐ型基板を
用い，他方のチップ12にｎ型基板を用い，チップ間に絶
縁膜22を挟んだ例で, ｎ型基板には電源電圧 VDDが印加
され , ｐ型基板は接地電位(GND) に接続される。この場
合は特にシールド用の導電膜を必要としない。
【００２１】図４(B) は一般的なチップ間シールド例で
チップ間にアルミニウム(Al)等からなる導電膜21を挿入
し，その両面に二酸化シリコン(SiO2)膜やエポキシ系樹
脂等の絶縁膜22, 23を配置している。
【００２２】図４(C) 〜(E) はシールド用導電膜と外部
リードとの接続例を示す。図４(C) はシールド用導電膜
21の表面を直に銅のインナリード14を介してアウタリー
ド15に接続する方法であり，図４(D) はシールド用導電
膜21をチップ12を貫通するVia 19を通じてバンプ13とイ
ンナリード14を介してアウタリード15に接続する方法で
あり, 図４(E) はシールド用導電膜21の側面よりワイヤ
16を用いてアウタリード15に接続する方法である。
【００２３】
【発明の効果】本発明によれば, 複数チップ搭載の半導
体装置において，チップサイズを低減し, チップを重ね
合わせる際にチップ間接続を容易に且つ確実にしてデバ
イスの小型化が実現できた。また, チップ間の干渉によ
るノイズ障害発生を防止することができ, 特にアナログ
回路を含むデバイスの性能向上に寄与することができ
た。
【図面の簡単な説明】
【図１】 本発明の原理説明図
【図２】 本発明の実施例の説明図
【図３】 チップ間接続用Via 部近傍の断面部
【図４】 本発明のシールド例の説明図
【図５】 アナログ回路とディジタル回路が混載された
LSI のチップの平面図
【図６】 従来例による複数チップ搭載の半導体装置の
断面図
【符号の説明】
1 アナログ回路 2 ディジタル回路 3 アナログ回路とディジタル回路間を接続する配線領
域 4 入出力領域 11 下層チップ 12 上層チップ 13 バンプ 14 インナリード 15 アウタリード 16 ワイヤ 17 下層チップの配線 18 上層チップの配線 17 下層チップの配線 18 上層チップの配線 19 回路間接続導体(Via) 20 絶縁ブッシュ 21 シールド用導電膜 22, 23 絶縁膜 24 樹脂封止

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 回路が個々のチップに分離して各チップ
    の表面に形成され，これらのチップが裏面どうし重ねら
    れ，該重ね合わされたチップ(11), (12)相互間で回路間
    接続を行う入出力端子がチップに開けられたスルーホー
    ル内に形成された接続用導電体(19)で接続されてなり，
    該入出力端子は該チップ相互間で鏡像関係に配置されて
    いることを特徴とする半導体装置。
  2. 【請求項２】 前記重ね合わされたチップ(11), (12)間
    に絶縁膜(22), (23)を介してシールド用導電膜(21)を有
    することを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記重ね合わされたチップ(11), (12)間
    に絶縁膜(22)を有し，且つ一方のチップはｐ型半導体基
    板を用い，他方のチップはｎ型半導体基板を用いて形成
    され，何れかの基板が電源電位または接地電位に接続さ
    れてなることを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記重ね合わされたチップは，アナログ
    回路が形成されたチップとディジタル回路が形成された
    チップであることを特徴とする請求項１記載の半導体装
    置。
JP5203524A 1993-08-18 1993-08-18 半導体装置 Withdrawn JPH0758280A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5203524A JPH0758280A (ja) 1993-08-18 1993-08-18 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5203524A JPH0758280A (ja) 1993-08-18 1993-08-18 半導体装置

Publications (1)

Publication Number Publication Date
JPH0758280A true JPH0758280A (ja) 1995-03-03

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ID=16475582

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Application Number Title Priority Date Filing Date
JP5203524A Withdrawn JPH0758280A (ja) 1993-08-18 1993-08-18 半導体装置

Country Status (1)

Country Link
JP (1) JPH0758280A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6949835B2 (en) 2003-03-26 2005-09-27 Renesas Technology Corp. Semiconductor device

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