JPH07506946A - 時間多重ラッチイネーブル信号を用いるデータ伝達遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 時間多重ランチイネーブル信号を用いるデータ伝達遅延回路発明の分野 本発明は、ディジタル位相遅延凹路に関し、特にデータストリームを局所クロッ ク（ｌｏｃａｌ　ｃｌｏｃｋ　）て同期しかつ／または回路またはシステム間で のデータの伝送による位相偏移（ｐｈａｓｅ　５ｈｉｆｔｓ）を補正すべく宛先 回路（ｄｅｓｔｉｎａｔｉｏｎｃｉｒｃｕｉｔ　）に到着するデータ信号のスト リームの位相を調整する方法及び装置に関する。

発明の背景及び目的 多くの場合、データのストリームは、ビットストリームが対象となる遅延を正確 に制御することができない経路にわたり発生源（ｓｏｕｒｃｅ）から宛先まで伝 送される。可変遅延は、信号経路の長さの相違によってばかりでなく、信号駆動 における変動及び信号経路のインピダンスにおける変動によっても導入される。

宛先の受信機が正確にデータを回復するために、個々のデータビットは、受信機 でクロックによってサンプルされなければならない。このクロックは、送信機と 同じ周波数を有することができるが、しかし送信機と受信機は、同じ位相を有す る必要がないので、データを正確に受信するという問題を更に悪化させている。

回路は、入ツノデータ信号の多数の遅延されたバージョンを多重送信する。本発 明の目的は、人力するデータ信号（ｉｎｃｏｍｉｎｇｄａｔａ　ｓｉｇｎａｌ） が位相偏移される量に関して高い正確度を有しかつ可能な限り少ない構成部分を 有する位相偏移または遅延回路を提供することである。

発明の概要 概要において、本発明は、ｆの周波数を有している第１の局所クロック信号に関 するデータ信号の位相を調整する位相調整回路である。更に、本発明では、Ｎが ｌよりも大きい正の整数である、Ｎ「の周波数を有している第２の局所クロック 信号も提供される。第２の局所クロック信号によってクロックされた、Ｎビット シフトレジスタは、非オーバラッピング時間間隔（ｎｏｎ−ｏｖｅｒｌａｐｐｉ ｎｇ　ｔｉｍｅｉｎｔｅｒｖａｌｓ）の間に回転シーケンシャルオーダ（ｒｏｔ ａｔｉｎｇ　５ｅｑｕｅｎｔｉａｌ　ｏｒｄｅｒ　）でイネーブルされるＮ位相 信号を発生する。Ｎ位相信号の一つは、マルチプレクサによって選択され、かつ 第２の局所クロック信号によってクロックされるデータサンプリング回路に対す るイネーブル制御信号として用いられる。データサンプリング回路は、サンプリ ングし、かつ選択された位相信号がイネーブルされるときにだけデータ信号を出 力して、それにより、第１のクロック信号に関して選択された位相を有するデー タ信号を出力する。

図面の説明 本発明の更なる目的及び特徴は、添付した図面を参照して、以下に説明する実施 例及び請求の範囲からより容易に理解されるであろう。

図１は、本発明による位相調整回路のブロック図である。

図２は、本発明の好ましい実施例の論理回路図である。

図３は、図２に示す論理回路の動作を示すタイミング図である。

図４は、データ入力信号の多重度をサンプリングするために用いられる位相調整 回路のブロック図である。

実施例 図１は、クロック信号ＣＬＫの標準位相（ｎｏｍｉｎａｌ　ｐｈａｓｅ　）から の指定位相偏移（ｓｐｅｃｉｆｉｅｄ　ｐｈａｓｅ　５ｈｉｆｔ　）を有する回 線１０２上のデータ信号をサンプリングし、そしてデータアウト（Ｄａｔａ　Ｏ ｕ＋、）回線１０４上にサンプリングされた信号を出力する位相調整回路１００ を示す。位相調整回路１００は、データイン（Ｄａｔａ　Ｉｎ　）信号がサンプ リングされる周波数ｆのＮ倍である周波数Ｎｆを有しているクロック信号ＣＬＫ Ｎを（回路１００に対して内部的或いは外部的でありうる）クロック発生器１０ （ｉから受信する。カウンタ１■０は、高周波数クロック信号ＣＬＫＮから周波 数ｆを有する第２のクロック信号ＣＬＫを発生するためのＮ分割回路（ｄｉｖｉ ｄｅ−ｂｙ−Ｎ　ｃｉｒｃｕｉｔ　）として用いられる位相調整回路１００の通 常動作が開始できるまえに、回線１１２上のリセット信号（Ｒｅｓｅｔ　ｓｉｇ ｎａｌ）がリセット信号発生器（Ｒｅｓｅｔ　Ｓｉｇｎａｌ　Ｇｅｎｅｒａｔｏ ｒ）　Ｉ　１４によって発生される。リセット信号は、位相調整回路構成部分の 動作を調整（調和：　ｃｏｏｒｄｉｎａｔｅ）する。

Ｎビットソフトレジスタ１２０は、レジスタの最後のビットだけが”１”の値に 設定されるように、　“００．、、ＯＩ”のデータパターンを有するリセット信 号によって事前ロードされる。シフトレジスタ！２０は、高周波数クロック信号 ＣＬＫＮによってクロックされ、かつＮ個の“位相信号”をＮ個の並列Ｉｉ力回 線ｑＯ〜ｑＮ−１上に発生する。あらゆる所与の時間で、Ｎ個の位相信号の一つ だりが可能（イネーブル）にされ、他の位相信号は不能（ディスエーブル）にさ れる。レジスタ＋２０のこの一つの“ｌ”ビットは、ＣＬ　Ｋ　Ｎ信号の各サイ クル（周Ｍ）で一つの位置だけ偏移され、そしてシフトレジスタの最後のビット 位置に到達した後で、サイクルを再び開始すべく最初のビット位置へ再循環され る。

Ｎ個の位相信号は、それゆえに、持続時間（ｄｕｒａｔ　１ｏｎ）　ｌ　／　Ｎ 　ｒの非オーバラッピング時間間隔の間に回転ンーケンンヤルオーダで可能（イ ネーブル）にされる。

回線ｑＯ〜ＱＮ−１上の各位相信号は、ＣＬＫクロック信号の特定な１／Ｎ位ｉ 目を表しかっＩ／Ｎのデユーティサイクル（ｄｕｔｙ　ｃｙｃｌｅ）を有する（ 即ち、各位相信号は、ＣＬＫＮ信号の各Ｎサイクルのちょうど一つに対してオン （ＯＮ）である）。

外部システム、ユーザ、或いはこの発明の部分てない回路（回路素子：ｃｉｒｃ ｕｉｔｒｙ　）によって供給された、回線＋２２上の位相選択値は、レジスタ１ ２４に記憶される。位相選択値は、回線１０２上のデータイン（Ｄａｔａ　Ｉｎ 　）信号がＣＬＫ信号に関してサンプリングされる時間（または位相）を識別す る０がらＮ−１の間の整数である。レジスタ＋２４に記憶された位相選択値は、 クロックＣＬＫの立上りエツジで再ロードされうるが、典型的には、まれに変え られる。

マルチプレクサ１３０は、ンフトレンスタ１２０によって生成されたＮｆｌＪＪ の位相選択信′−；の−っを選択するために、レジスタ＋２４から受信した、記 憶された位相選択値を用いる。即ち、マルチプレクサ＋３０は、Ｎ個の回線ｑｏ −ＱＮ−１の一つを選択し、かつ選択された位相信号回線上の信号をイネーブル 回線１３２へ伝送する。位相選択値は、Ｎ個の回線のどれがマルチプレクサの出 力になるかを決定する。例えば、もし位相選択値が“３”に等しいならば、Ｎビ ットシフトレジスタ１２０からの回線ｑ３上の信号は、マルチプレクサ１３０の 出力として通過させられる。マルチプレクサ１３０の出力は、フリップフロップ １４０に対する入力イネーブル信号になる。

フリップフロップ１４０は、回線１３２Ｊ：のイネーブル信号が高い（ｈｉｇｈ ）（“ｌ”に等しい）ときにだけ、ＣＬＫＮ信号の立上りエツジでデータイン（ Ｄａｔａ　Ｉｎ　）回線１０２をサンプリングする。回線１３２上のイネーブル 信号は、ＣＬＫＮ信号の各Ｎサイクル（ｅｖｅｒｙ　Ｎ　ｃｙｃｌｅｓ）の一つ だけの間で高い（ｈｉｇｈ）ので、データイン（Ｄａｔａ　Ｉｎ　）信号は、Ｃ ＬＫ信号の周波数ｆでサンプリングされるが、位相選択信号によって決定された ＣＬＫ信号に関する位相を伴う。結果として得られたデータアウトプット（Ｄａ ｔａ　０ｕｔｐｕｔ　）信号は、Ｉ／ｆの基本周波数を有するが、選択された位 相によりＣＬＫ信号から位相偏移される。この出力関係は、以下に説明する図３ のタイミング図でより明らかになるであろう。

図２は、位相遅延回路＋００の好ましい実施例の論理回路図である。３ビツトカ ウンタ（３−ｂｉｔ　Ｃｏｕｎｔｅｒ　）　１１０は、ＣＬＫクロック信号を発 生する８分割周波数分周器（ｄｉｖｉｄｅ−ｂｙ−８ｆｒｅｑｕｅｎｃｙ　ｄｉ ｖｉｄｅｒ　）として用いられる。マルチプレクサ１３０は、デコーダ２００． ８つのアンド（ＡＮＤ）ゲート２０１〜２０８、及びオア（ＯＲ）ゲート２０９ を備えている。

好ましい実施例のシフトレジスタ１２０は、シフトレジスタの直列入力に接続さ れた最後のフリップフロップの出力を伴う８つのフリップフロップ２１０〜２１ ７を有する。ここで位相信号と呼ばれる、シフトレジスタの出力を搬送する回線 は、ＱＯ−０７とラベルを付けて分類される。シフトレジスタ１２０の長さとし ての８の選定は、本発明における制限として解釈されるべきでなく、これは、１ 以上のあらゆる自然数であるならば十分であるということに注目すべきである。

ある一時に、８つのフリップフロップ２１０〜２１７の一つだけが“１″を記憶 し、他の全てのフリップフロップは０″の値を記憶する。シフトレジスタ１２０ は、Ｎｆの速さくｒａｔｅ）でＣＬＫＮ信号によってクロックされるので、回線 ｑＯ〜ｑ７」二の位相信号は、持続時間！／Ｎｆの非オーバラッピング時間間隔 の間に回転シーケンンヤルオーダで可能（イネーブル）される。

レジスタ＋２４に記憶された３ビット位相選択値は、マルチプレクサ＋３０のデ コーダ２００によって８つの２値信号に復号される。記憶された位相選択値によ り、デコーダ２００は、デコーダの８つの出力凹線ｚ（１−ｚ７の一つたけに“ １”を出力し、そして他の全ての出力回線に“０”を出力する。その結果、ＡＮ Ｄゲート２０１〜２０８の７つが不能（ディスエーブル）にされ、一つだけが可 能（イネーブル）にされる。例えば、もし位相選択値が“Ｏｌｌ”　（即ち、１ ０進法の“３”）に等しいならば、デコーダ２００は、回線ｚ３に“１”を出力 して、ＡＮＤゲート２０４だけを可能（イネーブル）にさせる。一つの可能にさ れたＡＮＤゲートとＯＲゲート２０９は、対応する位相信号をデータサンプリン グイネーブル回線＋３２上に通す。マルチプレクサ１３０の総括動作は、シフト レジスタ出力回線ｑＯ−ｑ７のちょうど一つの上の位相信号を選択しかつフリッ プフロップ１４０に対する入力イネーブル信号としてその選択された位相信号を 主力することである。

フリップフロップ＋４０は、回線１３２上のイネーブル信号が高い（“１”に等 しい）ときにだけ、ＣＬＫＮ信号の立上りエツジでデータイン（Ｄａｔａ　Ｉｎ 　）回線＋０２をサンプリングする。図３のタイミング図を参照すると、もし位 相選択値が“３”であるならば、回線ｑ３上の位相信号は、入力イネーブル信号 になり、従ってデータイン（Ｄａｔａ　Ｉｎ　）信号が、ｑ３位相信号の各パル スの終り近くに発生するＣＬＫＮ信号の立上りエツジでサンプリングされる。ｑ ３位相信号は、マルチプレクサ１３０を通るそのパッセージによって多少遅れ、 従って次のＣＬＫＮクロックサイクルが開始するときにイネーブル回線１３２は 、まだ高い（“Ｉ”に等しい）ということに注目すべきである。

リセｙ　ト（Ｒｅｓｅｔ　）信号は、ＣＬＫ信号を位相信号に調和すへく供給さ れる。

図３のタイミング図及び図２に示される論理回路を参照すると、負論理リセット 信号（ｎｅｇａｔｉｖｅ−１ｏｇｉｃ　Ｒｅ５ｅｔ　ｓｉｇｎａｌ　）は、位相 信号を回線ｑ７上に設定しかつ回線ＱＯ−Ｑ６上の他の位相信号をリセットする ということかわかる。リセット（Ｒｅｓｅｔ　）信号は、３ビツトカウンタ１１ ０に“０１１”の値をロードもする。

リセット（Ｒｅｓｅｔ　）信号の終結（ｅｘｐｉｒａｔｉｏｎ）の後のＣＬＫＮ の最初の立上りエツジは、カウンタ１１０に“１００″の値をカウントさせ、そ の出力信号、ＣＬＫを高い（ｈｉｇｈ）に行かせる。ＣＬＫＮ信号の同しエツジ は、シフトレジスタ１２０にそのコンテント（内容）を−っの位置だけ偏移させ 、回線ＱＯ上の位相信号を可能（イネーブル）させ、かつ他の位相信号を不能（ ディスエーブル）させる。それゆえに、リセット（Ｒｅｓｅｔ　）信号は、ＣＬ Ｋ信号及びシフトレジスタ＋２０からの位相信号の状態を所定の開始状態に設定 するように作用する。その結果、レジスタ＋２４に記憶された位相選択値は、下 記のように、ＣＬＫ信号の立上りエツジに関してデータサンプリング時間を規定 する：データサンプル時間＝　ｔｃ＋、ｘ　＋（位相選択値＋１）／８ｆここで 、ｔ　ＣＬＫは、ＣＬＫ信号の立上りエツジに対応付けられた時間である。明ら かに、違うようにデコーダ出力を接続することにより（即ち、ＡＮＤゲート２０ ８にＺＯ１ＡＮＤゲート２０１にｚＬＡＮＤゲート２０２にｚ２、等）、＋１を 上記タイミング関係式から削除することができる。

回線ＱＯ−ｑ７上の位相信号を入力イネーブル信号として用いることにより、か つこれら位相信号の選択されたものを、入力データをサンプリングするためのク ロック信号として用いないことによって、位相遅延回路１００は、入ってくるデ ータ信号が位相偏移される量に関する高い正確性を有するということに注目すべ きである。データがサンプリングされる正確な地点は、定義により周期的であり かつ回路の動作のタイミングを規定するために用いられる、回路のマスククロッ ク信号、ＣＬＫＮ、の立上りエツジによって規定される。これは、選択された位 相に関係なく真実である。更に、多数のデータ入力信号が集積回路の異なる地点 でサンプリングされるアプリケーションにおいて（図４参照）、サンプリング位 相偏移の正確性を犠牲にすることなしに集積回路全体にわたり位相信号の同じセ ットを用いることができる。その伝送経路（け１０５ｍ１ｓｓｉｏｎ　ｐａｔｈ 　）の長さにより影響されうる、選択された位相信号の立上りエツジのタイミン グは、重要（ｃｒｉ　ｔ　１ｃａｌ）ではない、なぜならば、入力信号がサンプ リングされるときに、それは、制御しないからである。ＣＬＫＮ信号の立上りエ ツジとの選択された位相信号のオーバラップだけが、入力信号がサンプリングさ れる地点を決定し、従って、入力信号がサンプリングされる（選択されたｌ／Ｎ ｆ時間スロット内の）正確な時間は、ＣＬＫＮ信号だけによって制御される。

本発明は、２〜３の特定な実施例を参照して記述されたが１．この記述は、本発 明の説明のためであり、本発明の限定と解釈されるものではない。種々の変更は 、添付した請求の範囲によって規定される本発明の真の精神及び範囲から逸脱す ることなしに当業者が思い浮かぶであろう。

ＦＩＧＵＲＥＩ ＦＩＧＵＲＥ３ ＦＩＧＵＲＥ４ 手続補正書

Claims (6)

【特許請求の範囲】
1. １．データ信号の相対位相を、ｆの周波数を有している第１の局所クロック信号 に関連して、調整する装置であって、 Ｎが１よりも大きい正の整数であり、Ｎｆの周波数を有する第２の局所クロック 信号を発生するクロック手段と、 前記第２の局所クロック信号によってクロックされ、存続時間１／Ｎｆの非オー バラッピング時間間隔の間に回転シーケンシャルオーダでイネーブルされるＮ位 相信号を発生するＮビットシフトレジスタと、前記Ｎ位相信号を受取るべく前記 Ｎビットシフトレジスタに結合されたＮ入力ポートを有し、かつ該Ｎ位相信号の 選択された一つを出力する出力ボートを有しているマルチプレクサと、 前記第２の局所クロック信号によってクロックされるデータサンプリング回路と を備え、 前記データサンプリング回路は、前記Ｎ位相信号の選択された一つがイネーブル されるときにだけ前記データ信号をサンプリングしかつ出力し、前記データ信号 は、前記第１のクロック信号に関して、選択された位相で前記データサンプリン グ回路によって出力されることを特徴とする装置。
2. ２．前記マルチプレクサによって出力されるべき前記Ｎ位相信号の一つを選択す る、該マルチプレクサに結合された、位相選択手段を含んでいることを特徴とす る請求項１に記載の装置。
3. ３．前記データサンプリング回路は、前記Ｎ位相信号の前記選択された一つがイ ネーブルされるときにだけ前記第２の局所クロック信号の所定の遷移で前記デー タ信号をサンプリングするラッチであることを特徴とする請求項１に記載の装置 。
4. ４．前記クロック手段は、前記第１の局所クロック信号を発生する分周回路を含 んでいることを特徴とする請求項１に記載の装置。
5. ５．ｆの周波数を有している第１の局所クロック信号に関連してディジタル信号 の位相を調整する方法であって、 Ｎｆの周波数を有する第２の局所クロック信号を受取り、Ｎが１よりも大きい正 の整数であり、それぞれが前記第１のクロック信号に関して所定の位相を有して いる、存続時間１／Ｎｆの非オーバラッピング時間間隔の間に回転シーケンシャ ルオーダでイネーブルされるＮ位相信号を発生し、前記Ｎ位相信号の一つを選択 し、 前記Ｎ位相信号の前記選択された一つがイネーブルされるときにだけ、前記第２ の局所クロック信号の所定の遷移により、前記データ信号をサンプリングし、そ して、前記データ信号のサンプリングされた値を出力する段階を具備し、前記デ ータ信号は、前記第１のクロック信号に関して、選択された位相でサンプリング されることを特徴とする方法。
6. ６．前記発生段階は、前記第２の局所クロック信号の前記所定の遷移の各発生で 前記Ｎ位相信号の連続するものをイネーブリングすることを含むことを特徴とす る請求項５に記載の方法。