JPH07506933A - 改良されたターンオフ特性を有するベース抵抗制御ｍｏｓゲートサイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 改良されたターンオフ特性を有するベース抵抗制御ＭＯＳゲートサイリスク本発 明は、一般に４層のラッチ用半導体装置の分野に関し、特に装置のＭＯ３ＦＥＴ 部分のゲート電極に印加された電圧を変更することによりそのような装置の導通 特性を制御する方法に関する。

発明の背景 パワーＭＯ３ＦＥＴの開発は、少なくとも部分的には、強制ターンオフの間にパ ワーバイポーラ装置によって要求される制御電流を縮小するという目的によって 動機づけられた。バイポーラ装置のおいて、ドリフト領域への少数キャリアの注 入は、順方向電流の流れに対する抵抗を縮小する。これらの装置は、相当な電流 密度で動作することが可能であるが、しがし装置のターンオン及びターンオフの 間に要求される大電流のゆえに比較的に非効率である。

対照的に、パワーＭＯＳＦＥＴのゲート構造は、非常に高い定常状態インピーダ ンス有する。入力ゲートキャパシタンス（容ｆｌ）を充電及び放電するために比 較的小さいゲート駆動電流のみが要求されるので、これは、電圧源による装置の 制御を許容する。あいにく、パワーＭＯ３ＦＥＴのゲーティングの容易さは、少 数キャリア注入の欠如によるその高いオン状態抵抗によってオフセット（相殺） される。それゆえに、ＭＯＳゲート制御との低抵抗バイポーラ型電流導通の組合 せは、高い動作順方向電流密度及び低いゲート駆動パワーの所望の特徴を提供す る。

図１の断面図を参照すると、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ） として知られている装置は、これらの特徴を組み合わせる一つのアプローチを示 す。構造のこの形式において、順方向電流の流れの大部分は、装置の垂直なＰＮ Ｐバイポーラトランジスタ部分のエミッタとコレクタ端子間で発生する。高電圧 でのＩＧＥＴのオン状態損失は、Ｎ−ベースドリフト領域への少数キャリア（？ ２を子）の注入によるパワーＭＯ３ＦＥＴのものよりもがなり小さい。

図２に示すように、ＭＯ５制御サイリスク（ＭＣＴ）として知られる再生装置（ ｒｅｇｅｎｅｒａｔｉｖｅ　ｄｅｖｉｃｅ）は、ＩＧＢＴよりも小さい順方向電 圧降下を示す。このＰ−Ｎ−Ｐ−Ｎ構造は、相互間で再生フィードバックを得る ための様式（ｆａｓｉｏｎ）で内部接続された上部ＮＰＮトランジスタと下部Ｐ ＮＰトランジスタの二つのトランジスタとして考えられうる。特に、サイリスク は、それぞれのベースが他のもののコレクタ電流によって駆動されるように接続 されたＰＮＰとＮＰＮのバイポーラトランジスタの組合せとして考えられうる。

必要なトランジスタターンオン電流が各トランジスタに供給されそして他のもの を飽和に追い込むように、一度サイリスクは、ゲート電極を介してターンオンさ れる。この際、サイリスクは、もはやそのゲート電極の制御下になくそしてゲー ト駆動電流の欠如においてさえも動作することを続ける、再生ラッチアップとし て知られている現象を示す。再生オン状態動作の大きな電流の流れの特性は、ゲ ート電圧の適当な変更によって消去されうるかもしれないが、ＭＣＴによって生 成された電流は、ゲート電圧の変更により再生動作の間に調整（［微同調））さ れえない。

サイリスクは、高出力切換え用途（ｈｉｇｈ−ｐｏｗｅｒ　ｓｗｉ　ｔｃｈｉｎ ｇ　ａｐｐｌ　１ｃａｊｉｏｎｓ　）にしばしば用いられるので、最大ターンオ フ電流レベルは、一般に非常に重要である。図２のＭＣＴ装置は、印加されたゲ ート電圧の極性を逆にすることによってターンオフされ、ゲートの下にあるＰ及 びＰ十領域の間に埋め込まれたＮ領域の表面で逆転層を生成する。この方法にお いて、装置内部のｐチャネル電界効果型トランジスタ（ＦＥＴ）は、Ｎ十カソー ド及びＰ−ベース領域の間で能動短絡回路（ａｃｔｉｖｅ　５ｈｏｒｔ　ｃｉｒ ｃｕｉｔ）を形成する。装置は、Ｎ＋／Ｐ接合間の電圧が０．７ｖ以下に降下す る程度まで短絡回路電流が増大するときに、再生動作をやめる。

あいにく、ＭＣＴによってスイッチオフされつる最大電流は、上昇した温度でア ノード電圧を増大しつつ著しく減少する。結果として、ＭＣＴの電流取扱い能力 は、特定の回路用途に対して不適当であることが実証された。

図３は、一対の固定化されたＭＯＳゲート領域を有しているデプレッション型サ イリスク（ＤＭＴ）装置のセグメントの透視図である。各トレンチ領域（ｔｒｅ ｎｃｈｒｅｇｉｏｎ）は、密閉されている酸化物スリーブＳによって装置の残り の部分から絶縁された細長い多結晶シリコンゲートＧを含む。ＤＭＴ装置の実用 的な実施は、共通のゲートコンタクト（図示省略）に接続されている各セグメン トからの多結晶シリコンゲートを有する、図３に示した複数のセグメントを典型 的に含む。装置のサイリスク部分内の再生動作（図３参照）は、共通ゲートコン タクトに正電圧を印加することによって煽動され、酸化物スリーブＳの垂直セグ メントとＰ−型半導体層との間のインタフェースで導電性チャネルを形成する。

導電性チャネルは、アノードコンタクへの正電圧の印加による装置の頂部での上 部Ｎ十領域からＮ−型ドリフト領域への電子の流を促進する。上部Ｎ十領域から ドリフト領域へ注入された電子は、装置のサイリスク部分内に固有なＰＮＰ　ト ランジスタをターンオンするために必要なベース電流を供給する。ＰＮＩ）トラ ンジスタの起動は、上述した再生フィードバックを結果としてもたらし、それゆ えに、サイリスクラッチアップを促進させる。再生オン状態において、ホールは 、Ｐ＋アノードがら上部Ｐ−型領領域Ｎ−型ドリフト領域を介して流れる。ホー ルの流れは、Ｐ−ベース及びＰ−カソード拡散を横方向に通って流れた後にカソ ードコンタクトによって収集される。

装置内部の再生動作は、ゲートコンタクトに負電圧を印加することによって停止 されうる。ゲートに印加された負電圧は、Ｐ−型層に隣接する酸化物（層）の表 面に沿って存在しているＮ−型導電性チャネルを消去するために役立つ。加えて 、負電圧は、電子の隣接する固定化されたＭＯＳゲートの間の領域Ｒを空乏にす る。Ｐ−型領域とＮ−型ドリフト領域の間に効果的に形成された電子流に対する 合成バリヤ（障壁）は、再生電流の流れを打ち切りで、サイリスクモード動作を 終了させる。ＤＭＴは、許容できるサイリスクモード動作の実行が可能であるが 、固定化されたゲート構造は、装置の構成（ｆａｂｒｉｃａｔｉｏｎ　）を比較 的複雑かつ高価にさせる。

図４は、ベース抵抗制御サイリスク（ＢＲＴ）のセグメントを３次元で示す。

図４に示されたＢＲＴは、サイリスクがオン状態であるときにベース抵抗及びベ ース電流を減少するために役立つＭＯ３ＦＥＴ装置と共に通常のサイリスクとし て特徴付けられつる。オフ状態における装置で、アノードに印加された正電圧は 、Ｎ−ドラフト領域とＰ−ベース領域の間の接合Ｊｌの間に支持される。ＢＲＴ は、Ｐ−ベース領域の表面でＮ−型導電性チャネルを生成すべくゲートに正のバ イアスを印加することによってターンオンされつる。電子の流れは、最初は、Ｎ 十エミッタ領域から導通性チャネルを通ってＮ−型ベース領域までである。相補 的なホールの流れは、Ｐ＋アノード領域内で生じてＰ−ベースまでＮ−ベースを 横切る。図４に示すように、Ｐ−ベースは、Ｎ十エミッタ拡散とＰ−ベースの間 の境界Ｂでカソードコンタクト＃ｌに短絡される。従って、Ｐ−ベース内で、ホ ール電流は、横方向にカソードコンタクト＃ｌまで流れて、再生サイリスクモー ド動作を誘発するために必要なＰ−ベースとＮ十エミッタの間の接合のわたり順 方向バイアスを生成する。

図４に示されたＢＲＴ装置は、ゲートコンタクトに負電圧を印加することによっ てターンオフにされて、Ｎ−ベース領域の下に横たわっている表面に沿ってＰ− 型逆転層を生成する。Ｐ−ベース内のホールは、次に、この低インピーダンス逆 転層を通ってＰ＋ダイバータ−領域まで流れる傾向があり、そして次に装置のＰ −型チャネルＭＯ３（ＰＭＯ８）部分までダイバータ−領域を横方向に通って流 れる。負のターンオフ電圧がゲートに印加されたときに、ＰＭＯＳ部分内に、Ｎ −ベース領域の表面でＰ−型逆転層が存在する。ホールは、Ｐ＋ダイバータ−か らＰ十カソード拡散までこの逆転層内を流れ、そしてカソードコンタクト＃２に よって収集される。この方法において、ゲートコンタクトへの負のターンオフ電 圧の印加は、カソード＃２までホールのための低インピーダンス経路を生成する ことによってＰ−ベース内でホール電流の流れを縮小する。ホール電流における この減少は、Ｐ−ベースとＮ十エミッタの間の順方向バイアスを消去し、サイリ スク電流の終了を結果として生ずる。

図４に示すＢＲＴ装置のターンオフを容易にするけれども、Ｐ＋ダイバータ−領 域及びＰＭＯ３領域は、Ｐ−ベースとカソードコンタクト＃２の間で相当な連続 ターンオフ抵抗を形成すべく結合する。図４のＢＲＴ装置は、連続ターンオフ抵 抗を通る関連する大きな電圧降下がＰ−ベースとＮ十エミッタの間の接合を順方 向にバイアスされた状態に維持させるので、それゆえに、大きなサイリスク電流 を消去するための限定された能力だけを有する。従って、本発明の目的は、ター ンオフ電流経路における縮小された抵抗を有しているベース抵抗制御サイリスク 装置を提供することである。

発明の概略 本発明は、改良されたターンオフ特性を有するバイアス制御抵抗サイリスク構造 を提供することによって上記目的を達成する。本発明のサイリスク構造は、アノ ード及びカソード電極を含み、カソード電極に接続されているダイバータ−電極 を有する。半導体材料の多層本体は、第１の表面を有し、かつアノード及びカソ ード電極間に動作可能に結合された再生部分を含み、アノード及びダイノく一タ ー電極間に動作可能に結合された非再生部分（ｎｏｎ−ｒｅｇｅｎｅｒａｔｉｖ ｅ　ｐｏｒｔｉｏｎ）を有する。再生部分は、カソード及びアノード電極間で直 列にそれぞれ配置された交互導電型（ａｌｔｅｒｎａｔｉｎｇ　ｃｏｎｄｕｃｔ ｉｖｉｔｙ　ｔｙｐｅ　）の隣接する第１、第２、第３及び第４の領域を含み、 カソード電極は、第１の領域と電気接触し、アノード電極は、第４の領域と電気 接触する。

本発明のサイリスクは、導電性チャネルが再生部分の導電率の変更を介して再生 部分に生成されるように、第１の表面に隣接して配置された絶縁ゲート電極にイ ネ−ブリング電圧（ｅｎａｂｌ　ｉｎｇ　ｖｏｌ　＋ａｇｅ）を印加することに よってターンオンされる。ゲート電極への非イネ−ブリング電圧（ｎｏｎ−ｃｎ ａｂｌ　ｉｎｇ　ｖｏｌ　ｔａｇｅ）の印加は、再生部分の第３の領域内のチャ ネル導電率を消去し、再生部分の第２の領域と非再生部分との間に電流経路を形 成して、装置のターンオフを開始する。ダイバータ−電極は、ゲート電極へのタ ーンオフ電圧の印加に続いて再生部分の第２の領域に残っているあらゆる電荷を 収集する。

本発明の更なる目的及び特徴は、関連した図面を考慮することによって以下の詳 細の説明及び添付した請求の範囲からより容易に明らかであろう。

図面の簡単な説明 図１は、通常の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）装置の断面を 示す図である。

図２は、ＭＯ３制御サイリスク（ＭＣＴ）として一般に知られている従来技術の Ｐ−Ｎ−Ｐ−Ｎ再生半導体装置を示す図である。

図３は、一対の固定化されたＭＯＳゲート領域を有する従来技術のデプレーショ ンモードサイリスク（ＤＭＴ）装置のセグメントの斜視図である。

図４は、通常のベース抵抗制御サイリスク（ＢＲＴ）のセグメントの斜視図であ る。

図５は、本発明のベース制御ＭＯＳゲートサイリスク装置の好ましい実施例の断 面図である。

図６は、明確化の目的のために、基板表面上の酸化物及びメタライゼーション（ 金属）層が省略されて示されている、本発明のサイリスク装置の好ましい実施例 の簡略化された斜視図である。

図７は、本発明のベース制御ＭＯＳゲートサイリスク装置の代替の好ましい実施 例の断面図である。

図８は、基板表面上の酸化物及びメタライゼーション層が省略されて示されてい る、本発明のサイリスク装置の代替の好ましい実施例の簡略化された斜視図であ る。

好ましい実施例の説明 図５は、本発明のベース制御ＭＯＳゲートサイリスク装置１００の好ましい実施 例の断面を示す。以下に説明するように、装置１００の急速なターンオフは、ゲ ート端子１３０へのターンオフ電圧の印加によって電荷を再生部分１１０から非 再生部分１２０へ分流する（ｄｉｖｅｒｔｉｎｇ　）ことによりもたらされる。

より特定的には、ゲート端子１３０へ必要なターンオフ電圧を印加することは、 ゲート電極１５０の下の半導体材料１４０の本体の表面に沿ってＰ−型導電性チ ャネルを生成する。導電性チャネルは、再生部分１１０の領域１８０からカソー ド電極１６０に結合されたダイバータ−電極１５２まで低抵抗経路を供給する。

領域１８０から電極１５２を通る電荷の合成集団移動（ｒｅｓｕｌｔａｎｔ　ｅ ｘｏｄｕｓ）は、再生部分１１０内で自己持続する電流の流れを消去するために 役立ち、それにより装置１００のターンオフを促進する。

説明の簡略化のために、本発明のサイリスタ１００の単一のセグメントのみが図 ５に示されている。特に、参照（基準）軸Ａ及びＢについて図５に示すサイリス クセグメントのミラーイメージ（鏡像）を形成することによって、マルチセクン コン（組合せ）装置が生成されうる。半導体本体１４０の４層再生部分１１０は 、Ｎ＋導電材料のエミッタ領域１７０と、エミッタ１７０と共に第１のＰＮ接合 １９０を形成するＰ導電材料のベース領域１８０を含む。サイリスク装置１００ の再生部分の第３の層は、ベース領域１８０に隣接しかつベース領域１８０と共 に第２のＰＮ接合２１０を形成しているＮ−型半導体材料からなるドリフト層２ ００として識別される。図５に示すように、半導体本体１４０は、エミッタ１７ ０、ベース１８０、及びドリフト２００の領域の最上部分によって部分的に規定 される実質的にプレーナーな上部表面１４２と境を接している。基準座標の組は 、図５に含まれ、かつ特定の方向に対して以下の説明に用いられる。

ドリフト領域２００は、再生部分１１０の第４の層またはアノード領域２２０か らベース１８０を分離する。ドリフト領域２００は、Ｐ＋アノード層２４０と共 にＰＮ接合２３４を形成するＮ−型半導体の任意のバッファ層２３０を含む。

３層非再生構造１２０は、４層再生部分１１０に隣接して配置されており、Ｐ＋ ダイバータ−拡散２５０、ドリフト領域２００、及びアノード領域２４０を備え ている。抵抗接触（ｏｈｍｉｃ　ｃｏｎｔａｃｔｓ）がアノード領域２４０の下 方表面とアノード電極２６０の間、Ｐ十拡散２５０の上方表面１４２とダイバー タ−電極１５２の間、及びＮ十エミッタとエミッタ電極２７０の間に存在する。

図６は、明確化の目的のために、表面１４２上の酸化物及びメタライゼーション （金属）層が省略されて示されている、サイリスク装置１００の簡略化された斜 視を示す。しかしながら、表面１４２上の金属層（図示省略）は、ダイバータ− 電極１５２をエミッタ電極２７０に接続することが示されており、それによりダ イバータ−電極１５２とカソード端子１６０の間に電気接続を確立する。装置１ ００の再生１１０及び非再生部分１２０の各領域は、図５のＸ−Ｙ平面に垂直な Ｚ方向に細長いセグメントを形成する。図６に示すように、Ｐ−ベース１８０は 、Ｎ十エミッタ１７０が配置されるウェルを形成する。カソード電極２７０（図 ６に図示していない）は、Ｚ方向に沿って後方に延伸して、Ｎ十エミッタ１７０ とＮ十エミッタ１７０の後ろのＰ−ベース１８０の部分２７２の両方を被覆する 。従って、Ｐ−ベース１８０は、ベース抵抗Ｒ６によって表されているＺ方向に おけるホールの流れに対するベース抵抗を有して、カソード電極２７０に電気的 に結合される（図５）。加えて、Ｐ＋ダイバータ−２５０は、Ｘ方向に延伸し、 かつ平面２８０におけるＰ−ベース拡散１８０と併合する。ダイバータ−及びカ ソード電極１５２及び２７０（図５）は、同様に平面２８０で併合し、それゆえ に、Ｐ＋ダイバータ−２５０内のホールがカソード端子１６０を介して引き出さ れるようにする。

再び図５を参照すると、薄い酸化物層２９０は、ゲート電極１５０をＮ十拡散１ ７０、Ｐ−ベース拡散１８０、ドリフト領域２００、及びＰ＋ダイバータ−領域 ２５０から絶縁する。薄い酸化物層２９０の厚みは、電極２１２への典型的なゲ ートターンオンバイアスの印加により逆転層がＰ−型ベース１８０に形成されう るように一般的に選択される。例えば、５００オングストロームの薄い酸化物の 厚みに対して、５から１５ボルトの大きさのゲート電圧は、ベース１８０の表面 １４２て導電性チャネルの生成を結果としてもたらす。

カソード電極１６０とゲート端子１３０が同じ（例えば、ゼロボルト）電位に保 持されて、サイリスクｌＯＯは、順方向ブロッキングモードになる。ブロッキン グモードにおいて、装置１００は、開回路のように動作して、ＰＮ接合２１０及 び２３４にわたるアノード電極２６０とカソード電極２７０の間の正及び負の電 圧差をそれぞれ支持する。装置は、ゲート端子１３０に必要なターンオン電圧を 印加することによって最初、駆動される。薄し酸化物２９０に最も近いＰ−型拡 散１８０の表面での導電性チャネルの後続の形成は、電子にＮ十領域１７０から ドリフト領域２００に注入されるようにさせる。これらの低電流レベルで、サイ リスク装置＋００は、図１に示す通常のＩＧＢＴ（絶縁ゲート型バイポーラトラ ンジスタ）と同様に動作する。装置１００がＩＧＢＴモードである間は、再生部 分１１０を通る電流の流れは、まだ自己持続にならず（即ち、ラッチアップされ る）、ゆえに印加されたゲート電圧の大きさによりアノード電流が残る。

Ｎ十領域１９０からドリフト領域１３０に流れる電子は、４層再生部分１１０内 に固有のＰＮＰ　トランジスタに対するベース電流として役立つ。十分な電圧が アノード電極２６０に印加されたときには、結果として得られる電流の流れは、 ４層部分１１０内に再生サイリスク作用（即ち、ラッチアップ）を誘発するため に適切である。再生作用のオンセット（オン状態）は、図５の面に垂直なＺ方向 にベース１８０を横方向に通るホール電流の流れによって促進される。特に、ホ −ルミ流は、接合１９０にわたり順方向バイアスをきたす電圧降下を生成し、そ れによって電子をエミッタ１７０からドリフト領域２００に注入されるようにす る。ホール電流は、エミッタ１７０の下のベース領域１８０を縦方向に横切った 後に、平面２８０　（図６）に最も近いカソード電極２７０によって収集される 。

ゲートバイアスの十分に大きな値で、ホール電流は、再生電荷注入を持続するの に十分に大きくなる。再生作用のオンセットでのアノード電流密度は、例えば、 １００マイクロンのＺ方向エミッタ長さ及び３０００オーム／スクエアのＰ−ベ ースソート抵抗に対して典型的におおよそ２５Ａ／ｃｍ’である。より大きなア ノード電流密度では、再生部分１１０は、ラッチアップし、装置１００は、再生 モードで動作する。

図５に示すように、装置１００は、ゲート電極１５０．その下に横たわっている 薄い酸化物２９０、更にＰ−ベース１８０の表面領域、ドリフト領域２００、及 びそれに隣接するダイバータ−領域２５０を包含するＰ−チャネルターンオフＭ Ｏ５ＦＥＴ３１０を含む。装置＋００の再生部分１１０内のサイリスクの作用を 終了させることが望ましいときには、負の電圧（例えば、−＋５Ｖ）がゲート端 子１３０に印加される。これは、ドリフト領域２００の表面で１マイクロンの大 きさの長さを典型的に有するＰ−型チャネルを生成して、それによってダイバー タ−電極＋５２と１）−ベース１８０の間に低抵抗経路を生成する。ダイバータ −電極１５２がカソード＋６０と電気接触しているので、平面２８０に最も近い カソード電極２７０に到達するために、より少ないホールがより高い抵抗のｐ− ベース１８０を通って縦方向に流れる（図６）。接合１９０にわたる順方向バイ アスは、相応して縮小され、それゆえに、再生部分１１０内で電荷注入を妨げる ことによってサイリスク作用の終了を容易にする。

発明の背景て述へたように、図４の通常のＢＲＴ装置内に含まれるＰ＋ダイバー タ−領域及びＰ４０Ｓ領域は、ターンオフを容易にするが、しかし相当な連続タ ーンオフ抵抗（ｃｏｎｓｉｄｅｒａｂｌｅ　５ｅｒｉｅｓ　ｔｕｒｎ−ｏｆｆ　 ｒｅｓｉｓｔａｎｃｅ　）を形成するために結合する。これは、連続ターンオフ 抵抗を通る関連する大電圧降下がＰ−ベースをＮ→エミッタに対して順方向バイ アスされた状態に維持するので、消去されうるサイリスク電流の大きさを制限す る。対照的に、本発明のサイリスタ１００は、装置ターンオフの間、ダイバータ −電極１５２とＰ−ベース１８０の間に生成された低インピーダンス経路の結果 として、相対的に高いサイリスク電流を終了することができる。

図７は、本発明のベース制御ＭＯＳゲートサイリスタ装置４００の代替の好まし い実施例の断面を示す。装置４００は、ゲート端子４３０へのターンオフ電圧の 印加により再生部分４１０から非再生部分４２０へ電荷を分流することによって もたらされる急速ターンオフを有し、装置１００と実質的に同じ方法で動作する 。より特定的に、ゲート端子４３０へ必要なターンオフ電圧を印加することは、 第１及び第２のゲート電極４５０及び４５４の下の半導体材料４４０の本体の表 面に沿ってＰ−型導電性チャネルを生成する。導電性チャネルは、フローティン グＰ＋領域４５８に関連して、再生部分４２０からカソード端子４６０に結合さ れたダイバータ−電極４５０へ低抵抗経路を供給する。再生部分４１０がら電極 ４５０を通る電荷の流れは、再生部分４１０内の自己持続電流の流れを消去する ために役立ち、それによって装置４００のターンオフを促進する。

図８は、表面４４０上の酸化物及びメタライゼーション（金属）層が省略されて 示されている、サイリスク装置４００の簡略化された斜視図である。図６に示す 装置１００を参照して上述したように、装置４００の再生部分４１０及び非再生 部分４２０の各領域は、図７のｘ　−’ｉ’平面に垂直なＺ方向に細長いセグメ ントを形成する。図６及び図８の監察は、本発明のサイリスクの実施例１００及 び４００は、装置４００がＰ＋フローティングエミッタ領域４５８、第１及び第 ２のＰ−チャネルＭＯ３ＦＥＴ４８０及び４８４を含むことを除き、構造におい て実質的に類似であることを示す（図７）。図８に示すように、Ｐ＋フローティ ング領域４５８は、Ｚ方向に縦に延伸し、Ｎ−型ドリフト領域５１０によってＰ −ベース領域４９０及びＰ＋ダイバータ−領域５００からバッファされる。加え て、第１及び第２のＭＯＳＦＥＴの４８０及び４８４のゲート構造（図８に示し ていない）は、Ｐ＋フローティング領域４５８とＰ＋ダイバータ−５００の後方 の境界の間の領域Ｇに併合する。フローティング領域４５８は、装置ターンオフ の間、第１及び第２のＭＯＳＦＥＴ４８０及び４８４の間に低インピーダンス経 路を供給する。

こごて再び、Ｐ＋ダイバータ−領域５００は、図７に示された断面からＺ方向に 最初に延伸し、そして次に、平面５３０てＰ−ベース領域４９０と併合すべくＸ 方向に曲がる。ダイバータ−電極４５０とカソード電極５５ｏ（図７）は、同様 に平面５３０て併合し、それゆえに装置ターンオフの間Ｐ＋ダイバーター５００ 内のホールをカソード端子を通して引き出されるようにすることができる。

本発明は、２〜３の特定な実施例に関して記載されたが、上記の記載は、本発明 の説明のためてあり、本発明を限定するものではない。添付した請求の範囲によ って規定された本発明の真の精神及び範囲から逸脱することなく、種々の変更が 当業者に対して生起されうる。特に、本発明の教示に含まれているサイリスク装 置は、図に示されたものとは異なる半導体構造で実施されうる。例えば、ダイバ ータ−領域は、ここで特定された特定の拡散形状を用いて実現される必要はない 。当業者は、装置ターンオフの間にサイリスクの再生部分からホールを収集する ために設けられた池の装置形状を気付くであろう。

ＦＩＧＵＲＥ１ カソード Ｐ十 ＦＩＧｕＲＥ４ ↓ ＦＩＧＵＲＥ５ ＦＩＧＵＲＥ６ ＦＩＧＵＲＥ７ ＦＩＧＵＲＥ８ 補正書の翻訳文提出書 （特許法第１８４条の７第１項） 平成６年ｌＯ月匹日

Claims (10)

【特許請求の範囲】
1. １．ドリフト領域、エミッタ領域、該ドリフト領域と該エミッタ領域の間に挿入 された第１の部分を有するベース領域、該ベース領域から遠位の該ドリフト領域 の下方部分に隣接するアノード領域、及び該アノード領域から遠位の該ドリフト 領域のチャネル部分に隣接するダイバーター領域を形成している基板；前記エミ ッタ領域及び前記ベース領域の第２の部分に電気的に結合されたカソード電極； 前記アノード領域に結合されたアノード電極；ターンオン電圧が絶縁ゲートに印 加されたときに前記エミッタ領域を前記ドリフト領域に接続する第１のＭＯＳト ランジスタを形成し、ターンオフ電圧が該絶縁ゲートに印加されたときに前記ベ ース領域を前記ダイバーター領域に接続する第２のＭＯＳトランジスタも形成し ている絶縁ゲート；前記ダイバーター領域及び前記カソード電極に結合され、タ ーンオフ電圧が前記絶縁ゲートに印加されたときに前記ベース及びドリフト領域 から電荷キャリアを収集するダイバーター電極；を備え、前記ターンオン電圧が 前記絶縁ゲートに印加されたときに前記第１のＭＯＳトランジスタによって前記 アノードから前記カソードへ第１の電流経路が形成され、前記ターンオフ電圧が 前記絶縁ゲートに印加されたときに前記第１の電流経路が遮断され、前記ベース に残っているすべての電荷が前記ダイバーター電極によって収集されるように前 記第２のＭＯＳトランジスタによって前記ベースと前記ダイバーター領域の間に 第２の電流経路が形成されることを特徴とする半導体サイリスタ装置。
2. ２．前記絶縁ゲート手段は、前記エミッタ、ベース、ドリフト及びダイバーター 領域に隣接する酸化物層と、該酸化物層に接触するゲート電極とを含むことを特 徴とする請求項１に記載の半導体サイリスタ装置。
3. ３．前記ベース及びダイバーター領域は、Ｐ−型半導体材料からなり、ドーパン ト濃度が、該ベース領域におけるよりも該ダイバーター領域において高いことを 特徴とする請求項２に記載の半導体サイリスタ装置。
4. ４．前記エミッタ及びドリフト領域は、Ｎ−型半導体材料からなり、ドーパント 濃度が、該ドリフト領域におけるよりも該エミッタ領域において高いことを特徴 とする請求項２に記載の半導体サイリスタ装置。
5. ５．アノード及びカソード電極； 前記カソード電極に結合されたダイバーター電極；第１の表面を有し、前記アノ ードとカソード電極の間で動作可能に結合された再生部分と、該アノードとダイ バーター電極の間で動作可能に結合された非再生部分とを含み、該再生部分が該 カソードとアノード電極の間で直列にそれぞれ配置された交互導電率型の隣接し た第１、第２、第３及び第４の領域を含み、該カソード電極が該第１の領域に電 気接触し、該アノード電極が該第４の領域に電気接触する半導体材料の多層本体 ：前記第１の表面に隣接して配置され、前記ゲート電極へのターンオン電圧の印 加により前記装置をオンにするために前記再生部分の前記第２の領域内の電気的 導電率を変更し、該ゲート電極へのターンオフ電圧の印加により前記再生部分の 前記第２の領域と前記非再生部分の間に電流経路を形成することによって面記装 置をオフにするために前記再生部分の前記第３の領域内の電気的導電率を変更す る絶縁ゲート；を備え、 前記再生部分の前記第２の領域に残っているあらゆる電荷が前記ゲート電極への 前記ターンオフ電圧の前記印加に続いて前記ダイバーター電極によって収集され ることを特徴とする半導体サイリスタ装置。
6. ６．前記第３の領域は、前記第２の領域と前記絶縁ゲート電極に隣接する前記非 再生部分を分離することを特徴とする請求項５に記載の半導体サイリスタ装置。
7. ７．前記再生部分の前記第２の領域は、前記ドリフト領域に隣接するＰ−型ウェ ルからなり、前記第１の領域は、前記Ｐ−ウェル内に配置されることを特徴とす る請求項６に記載の半導体サイリスタ装置。
8. ８．第１の導電性チャネルが前記ターンオン電圧の印加により前記絶縁ゲートに 隣接する前記Ｐ−ウェルに生成され、そして前記第１の導電性チャネルが消去さ れ、第２の導電性チャネルが前記絶縁ゲートヘの前記ターンオフ電圧の印加によ り該絶縁ゲートに隣接する前記第３の領域に生成されることを特徴とする請求項 ７に記載の半導体サイリスタ装置。
9. ９．アノード及びカソード電極； 前記カソード電極に結合されたダイバーター電極：第１の表面を有し、前記アノ ードとカソード電極の間で動作可能に結合された再生部分と、該アノードとダイ バーター電極の間で動作可能に結合された非再生部分とを含み、該再生部分が該 カソードとアノード電極の間で直列にそれぞれ配置された交互導電率型の隣接し た策１、第２、第３及び第４の領域を含み、該カソード電極が該第１の領域に電 気接触し、該アノード電極が該第４の領域に電気接触する半導体材料の多層本体 ；ターンオン電圧が絶縁ゲートに印加されたときに前記第１の領域を前記第３の 領域に接続する第１のＭＯＳトランジスタを形成し、ターンオフ電圧が該絶縁ゲ ートに印加されたときに前記再生部分の前記第２の領域を前記非再生部分に接続 する第２のＭＯＳトランジスタを形成している絶縁ゲート；を備え、前記ターン オン電圧が前記絶縁ゲートに印加されたときに前記第１のＭＯＳトランジスタに よって前記アノード電極から前記カソード電極へ第１の電流経路が形成され、前 記ターンオフ電圧が前記絶縁ゲートに印加されたときに前記第１の電流経路が遮 断され、前記第２の領域に残っているすべての電荷が前記ダイバーター電極によ って収集されるように前記再生部分の前記第２の領域と前記非再生領域の間に前 記第２のＭＯＳトランジスタによって第２の電流経路が形成されることを特徴と する半導体サイリスタ装置。
10. １０．ドリフト領域、エミッタ領域、該ドリフト領域と該エミッタ領域の間に挿 入された第１の部分を有するベース領域、該ベース領域から遠位の該ドリフト領 域の下方部分に隣接するアノード領域、該アノード領域から遠位の該ドリフト領 域の第１と第２のチャネル部分の間に挿入されたフローティング領域、及び該第 ２のチヤネル部分によって該フローティング領域から分離されたダイバーター領 域を形成している基板； 前記エミッタ領域及び前記ベース領域の第２の部分に電気的に結合されたカソー ド電極； 前記アノード領域に結合されたアノード電極；ターンオン電圧が絶縁ゲートに印 加されたときに前記エミッタ領域を前記ドリフト領域に接続するように前記第１ のチャネル内に第１の極性の導電層を形成すべく設けられ、更に前記ダイバータ ー領域に前記ベース及びドリフト領域から電荷キャリアを収集できるようにする ようにターンオフ電圧が前記絶縁ゲートに印加されたときに前記第１及び第２の チャネル内に第２の極性の導電層を形成すべく設けられた絶縁ゲート； を備えていることを特徴とする半導体サイリスタ装置。