JPH0745551A - Forming method of contact hole - Google Patents
Forming method of contact holeInfo
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- JPH0745551A JPH0745551A JP18498293A JP18498293A JPH0745551A JP H0745551 A JPH0745551 A JP H0745551A JP 18498293 A JP18498293 A JP 18498293A JP 18498293 A JP18498293 A JP 18498293A JP H0745551 A JPH0745551 A JP H0745551A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は半導体集積回路装置にお
ける微細なコンタクトホールの形成方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming fine contact holes in a semiconductor integrated circuit device.
【0002】[0002]
【従来の技術】微細加工技術の進歩により、半導体集積
回路装置の集積度が飛躍的に向上している。しかし、そ
の配線および絶縁膜の薄膜化は、層間容量の面からの制
約があるために遅れている。すなわち、集積度でみる
と、半導体基板主面に対する垂直方向の縮小が面方向の
縮小に対して遅れている。たとえば、コンタクトホール
のサイズが縮小されているにもかかわらず、その深さが
浅くなっていない。コンタクトホール部分における配線
の段差被覆性は、コンタクトホールのアスペクト比(コ
ンタクトホールの深さを大きさで割った比)が次第に大
きくなるにつれて悪くなる。段差被覆性が悪くなれば配
線が段差部分で断線し、信頼性を低下させるおそれが生
じる。2. Description of the Related Art Advances in microfabrication technology have dramatically improved the degree of integration of semiconductor integrated circuit devices. However, the thinning of the wiring and the insulating film has been delayed due to restrictions in terms of interlayer capacitance. That is, in terms of the degree of integration, the reduction in the direction perpendicular to the main surface of the semiconductor substrate lags the reduction in the surface direction. For example, although the size of the contact hole has been reduced, its depth has not decreased. The step coverage of the wiring in the contact hole portion deteriorates as the aspect ratio of the contact hole (the ratio of the depth of the contact hole divided by the size) gradually increases. If the step coverage deteriorates, the wiring may be broken at the step portion and the reliability may be reduced.
【0003】一般にコンタクトホール部分における配線
の段差被覆性を向上させるため、側壁がテーパー状をし
たコンタクトホールが用いられる。微細な半導体集積回
路装置のコンタクトホール形成には、通常、ドライエッ
チング技術が用いられる。ところが、コンタクトホール
を形成する絶縁膜にはシリコン酸化膜が用いられる。こ
れはイオン性のドライエッチング法でしかエッチングさ
れないので、得られるコンタクトホールの側壁部分の断
面形状は基板主面に対して垂直に近いものとなる。した
がって、側壁部分の断面形状がテーパー状のコンタクト
ホールを得るために、等方性エッチングであるウェット
エッチングをあわせ使用することが多い。すなわち、ウ
ェットエッチング法である程度等方性にエッチングを行
い、続いてドライエッチング法で異方性にエッチング加
工する。これによって、側壁がテーパー状のコンタクト
ホールを得る。Generally, in order to improve the step coverage of wiring in the contact hole portion, a contact hole having a tapered side wall is used. A dry etching technique is usually used to form a contact hole in a fine semiconductor integrated circuit device. However, a silicon oxide film is used as the insulating film forming the contact hole. Since this is etched only by an ionic dry etching method, the cross-sectional shape of the side wall of the contact hole obtained is almost vertical to the main surface of the substrate. Therefore, wet etching, which is isotropic etching, is often used together in order to obtain a contact hole having a tapered sectional shape in the side wall portion. That is, a wet etching method is used to perform isotropic etching to some extent, and then a dry etching method is used to anisotropically perform etching. As a result, a contact hole having a tapered side wall is obtained.
【0004】図2は従来法によるコンタクトホールの形
成の工程断面図である。半導体基板1上に分離領域やゲ
ート、不純物拡散層等を形成してから、絶縁膜2を堆積
形成し(図2(a))、さらには、この絶縁膜2の上に
所定のパターンのホトマスク4を周知の方法で形成する
(図2(b))。この後、バッファード弗酸を用いたウ
ェットエッチング法で、絶縁膜2を等方性エッチングす
る(図2(c))。つづけてドライエッチング法により
絶縁膜2の底部分まで開口させてコンタクトホール9を
形成する(図2(d))。ホトマスク4を除去した後、
金属配線膜5をスパッタ法で蒸着形成する(図2
(e))。2A to 2D are sectional views showing steps of forming a contact hole by a conventional method. After forming an isolation region, a gate, an impurity diffusion layer, and the like on the semiconductor substrate 1, an insulating film 2 is deposited and formed (FIG. 2A), and further, a photomask having a predetermined pattern is formed on the insulating film 2. 4 is formed by a known method (FIG. 2B). After that, the insulating film 2 is isotropically etched by a wet etching method using buffered hydrofluoric acid (FIG. 2C). Subsequently, the contact hole 9 is formed by opening to the bottom portion of the insulating film 2 by the dry etching method (FIG. 2D). After removing the photomask 4,
The metal wiring film 5 is formed by vapor deposition by the sputtering method (see FIG. 2).
(E)).
【0005】[0005]
【発明が解決しようとする課題】上述のようなウェット
エッチによれば、図2(c)に示すように絶縁膜2の厚
み方向のエッチングが主となり、コンタクトホール9の
側壁部分に尖った箇所が形成されやすい。この尖った部
分を有するコンタクトホール9に金属配線材料をスパッ
タ法で蒸着すると、図2(d)に示すような構造とな
る。これは尖った部分には他の部分に比べて蒸着膜が形
成されやすく、そのためコンタクトホール9の底部分に
まで金属配線材料が入りにくくなって、コンタクトホー
ル9において露出している半導体基板1の表面と金属配
線5との接触状態の信頼性を低下させてしまう。したが
って、このコンタクトホール9の側壁部分に尖った部分
が生じない形成法が望まれる。According to the wet etching described above, the etching in the thickness direction of the insulating film 2 is mainly performed as shown in FIG. 2C, and the side wall of the contact hole 9 has a pointed portion. Are easily formed. When a metal wiring material is vapor-deposited in the contact hole 9 having the pointed portion by a sputtering method, a structure as shown in FIG. 2D is obtained. This is because a vapor-deposited film is more likely to be formed in the pointed portion than in other portions, so that it is difficult for the metal wiring material to enter the bottom portion of the contact hole 9 and the semiconductor substrate 1 exposed in the contact hole 9 is exposed. This lowers the reliability of the contact state between the surface and the metal wiring 5. Therefore, a forming method is desired in which no sharp portion is formed on the side wall of the contact hole 9.
【0006】本発明は尖った箇所のない滑らかなテーパ
ーを有する断面形状のコンタクトホールを容易に形成で
き、コンタクトホール部分における金属配線の段差被覆
性を向上させることができる方法を提供しようとするも
のである。An object of the present invention is to provide a method capable of easily forming a contact hole having a cross-sectional shape having a smooth taper without sharp points and improving the step coverage of metal wiring in the contact hole portion. Is.
【0007】[0007]
【課題を解決するための手段】上記課題を解決するため
に、本発明のコンタクトホールの形成方法は、半導体基
板の一主面上の絶縁膜の上にエッチング液に対してそれ
よりエッチング速度の大きな易エッチング性膜を形成
し、その上に所定のパターンの開口をもつホトマスクを
形成し、このホトマスクを使用して易エッチング性膜と
絶縁膜とを選択的にウェットエッチングしてから、さら
にドライエッチング法で絶縁膜を選択的に除去するもの
である。In order to solve the above-mentioned problems, a method of forming a contact hole according to the present invention provides a method for forming a contact hole on an insulating film on one main surface of a semiconductor substrate with an etching rate higher than that of an etching solution. A large easy-etching film is formed, a photomask having an opening of a predetermined pattern is formed thereon, and the easy-etching film and the insulating film are selectively wet-etched using this photomask, and then a further dry film is formed. The insulating film is selectively removed by an etching method.
【0008】[0008]
【作用】本発明を用いることにより、比較的簡単な方法
で側壁部分が理想的なテーパー状をしたコンタクトホー
ルを形成され、金属配線材料の段差被覆性が向上する。By using the present invention, a contact hole having an ideal tapered side wall portion is formed by a relatively simple method, and the step coverage of the metal wiring material is improved.
【0009】易エッチング性膜はホトマスクの開口部分
でエッチング液と接触すると、基板面方向へと除去され
る。ホトマスク4と絶縁膜2との間には、スピンオンガ
ラス膜3のエッチングで空隙7が形成され、そこに弗酸
溶液が入り込んで、空隙が拡大していく。絶縁膜2に形
成される凹部8は、スピンオンガラス膜3のエッチング
部分の拡がりに従って面方向へ拡がりながら、深く形成
されていく。これにより、凹部8の側壁部分は緩やかな
テーパー状をなし、従来例の図2(d)で見られた尖っ
た箇所の発生が抑制される。それから、半導体基板1の
主面に達するまでドライエッチングをして、コンタクト
ホール9を形成してから(図1(d))、ホトマスク4
をプラズマ灰化法で除去する。そして、温度70℃に保
持されたRCA洗浄液(NH4OH:H2O2:H2O=
1:1:8)で洗浄して、スピンオンガラス膜3を除去
する。その後、金属配線材料をスパッタ法で500〜8
00nmの厚さに蒸着して、金属配線5を形成する(図
1(e))。When the easily etchable film comes into contact with the etching solution at the opening of the photomask, it is removed in the substrate surface direction. A space 7 is formed between the photomask 4 and the insulating film 2 by etching the spin-on glass film 3, and the hydrofluoric acid solution enters into the space 7 to expand the space. The recesses 8 formed in the insulating film 2 are formed deeper while expanding in the surface direction according to the expansion of the etched portion of the spin-on glass film 3. As a result, the side wall portion of the recess 8 has a gentle taper shape, and the occurrence of the pointed portion seen in FIG. 2D of the conventional example is suppressed. Then, dry etching is performed until the main surface of the semiconductor substrate 1 is reached to form a contact hole 9 (FIG. 1D), and then the photomask 4 is formed.
Are removed by the plasma ashing method. Then, the RCA cleaning liquid (NH 4 OH: H 2 O 2 : H 2 O =
The spin-on glass film 3 is removed by washing with 1: 1: 8). After that, the metal wiring material is sputtered to 500 to 8
The metal wiring 5 is formed by vapor deposition to a thickness of 00 nm (FIG. 1E).
【0010】[0010]
【実施例】本発明のコンタクトホールの形成方法の一実
施例について、図1の断面工程図を用いて説明する。EXAMPLE An example of the method of forming a contact hole according to the present invention will be described with reference to the sectional process drawing of FIG.
【0011】半導体基板1に半導体集積回路装置として
必要な分離領域やゲート、拡散層等を形成したあと、半
導体基板1の主面上に絶縁膜2を堆積形成する(図1
(a))。絶縁膜2上にスピンオンガラス膜(SOG
膜)3を50〜100nmの厚さに回転塗布して形成
し、窒素あるいは酸素雰囲気中において400〜600
℃の範囲内の温度で30〜60分間熱処理を施してか
ら、コンタクトホールに対応する開口6をもったパター
ンのホトマスク4を形成する(図1(b))。スピンオ
ンガラス膜3は、熱処理を施すことによってエッチング
液としての弗酸溶液によるエッチング速度が安定すると
いう性質をもつ。After forming an isolation region, a gate, a diffusion layer, etc. necessary for a semiconductor integrated circuit device on the semiconductor substrate 1, an insulating film 2 is deposited and formed on the main surface of the semiconductor substrate 1 (FIG. 1).
(A)). A spin-on glass film (SOG is formed on the insulating film 2.
Film 3 is spin-coated to a thickness of 50 to 100 nm, and is 400 to 600 in a nitrogen or oxygen atmosphere.
After heat treatment is performed for 30 to 60 minutes at a temperature in the range of ° C, a photomask 4 having a pattern having an opening 6 corresponding to a contact hole is formed (Fig. 1 (b)). The spin-on glass film 3 has the property that the heat treatment stabilizes the etching rate of the hydrofluoric acid solution as an etching solution.
【0012】それから、弗酸溶液を使用してホトマスク
4のパターンに従って絶縁膜2とスピンオンガラス膜3
とをウェットエッチングする。絶縁膜2はホトマスク4
の開口6において弗酸溶液と接し、その厚み方向のエッ
チングが始まる。同時に、スピンオンガラス膜3もホト
マスク4の開口6の部分でエッチング液に接しているの
で、そのエッチングも始まる。Then, the insulating film 2 and the spin-on glass film 3 are formed according to the pattern of the photomask 4 using a hydrofluoric acid solution.
And wet etching. Insulating film 2 is photomask 4
The opening 6 comes into contact with the hydrofluoric acid solution, and etching in the thickness direction thereof starts. At the same time, the spin-on glass film 3 is also in contact with the etching solution at the opening 6 of the photomask 4, so that the etching starts.
【0013】スピンオンガラス膜3はそのウェットエッ
チング速度が絶縁膜2のそれに比べて大きいために、図
1(c)に示すように、ホトマスク4の開口6部分から
外方向へ除去される。このため、ホトマスク4と絶縁膜
2との間には、スピンオンガラス膜3のエッチングで生
じる空隙7が形成され、そこに弗酸溶液が入り込んで、
さらに空隙7が拡大していく。空隙7の拡大にともなっ
て、絶縁膜2のエッチングされる領域が開口6から外方
向へ拡がる。形成される凹部8の開口端縁側が外方向へ
拡がり、深く形成されていく。絶縁膜2の厚み方向のエ
ッチングとそのエッチング領域の拡大とがあいまって、
凹部8の側壁部分は緩やかなテーパー状をなし、従来例
の図2(d)で見られた尖った箇所の発生が抑制され
る。Since the wet etching rate of the spin-on glass film 3 is higher than that of the insulating film 2, the spin-on glass film 3 is removed outward from the opening 6 portion of the photomask 4 as shown in FIG. Therefore, a space 7 formed by etching the spin-on glass film 3 is formed between the photomask 4 and the insulating film 2, and the hydrofluoric acid solution enters the space 7,
Further, the void 7 expands. As the void 7 expands, the etched region of the insulating film 2 expands outward from the opening 6. The opening edge side of the formed concave portion 8 spreads outward and becomes deeper. Due to the etching of the insulating film 2 in the thickness direction and the expansion of the etching region,
The side wall portion of the recess 8 has a gentle taper shape, and the generation of the pointed portion seen in FIG. 2D of the conventional example is suppressed.
【0014】それから、半導体基板1の主面に達するま
でドライエッチングをして、コンタクトホール9を形成
してから(図1(d))、ホトマスク4をプラズマ灰化
法で除去する。そして、温度70℃に保持されたRCA
洗浄液(NH4OH:H2O2:H2O=1:1:8)で洗
浄して、スピンオンガラス膜3を除去する。その後、金
属配線材料をスパッタ法で500〜800nmの厚さに
蒸着して、金属配線5を形成する(図1(e))。Then, dry etching is performed until the main surface of the semiconductor substrate 1 is reached to form a contact hole 9 (FIG. 1D), and then the photomask 4 is removed by plasma ashing. Then, the RCA maintained at a temperature of 70 ° C.
The spin-on glass film 3 is removed by cleaning with a cleaning liquid (NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 8). Then, a metal wiring material is deposited by sputtering to a thickness of 500 to 800 nm to form the metal wiring 5 (FIG. 1E).
【0015】このように、本実施例によれば、絶縁膜2
の上にそれよりウェットエッチング速度の大きなスピン
オンガラス膜3を形成し、所定のパターンのホトマスク
4を使用して、スピンオンガラス膜3と絶縁膜2を弗酸
溶液で選択的に除去するので、凹部8の側壁部分がテー
パーをもち、それに引き続いて行われるドライエッチン
グで絶縁膜2には、側壁部分に尖った部分のない緩やか
なテーパーのコンタクトホール9が形成される。これに
より、コンタクトホール9部分における金属配線5の段
差被覆性がいちじるしく改善され、半導体集積回路装置
の製造に適用することでその配線の信頼性を向上させる
ことができる。As described above, according to this embodiment, the insulating film 2
A spin-on glass film 3 having a wet etching rate higher than that of the spin-on glass film 3 and the insulating film 2 are selectively removed with a hydrofluoric acid solution using a photomask 4 having a predetermined pattern. The sidewall portion 8 has a taper, and the dry etching which is subsequently performed forms a gently tapered contact hole 9 having no sharp portion on the sidewall portion in the insulating film 2. As a result, the step coverage of the metal wiring 5 in the contact hole 9 portion is remarkably improved, and the reliability of the wiring can be improved by applying it to the manufacture of a semiconductor integrated circuit device.
【0016】[0016]
【発明の効果】本発明によれば、半導体基板上の絶縁膜
の上にさらにそれよりもエッチング速度の大きな易エッ
チング性膜を形成し、所定のパターンのホトマスクを使
用して、易エッチング性膜と絶縁膜とを弗酸溶液で選択
的に除去してから、さらにドライエッチング法で絶縁膜
を除去するので、絶縁膜に側壁部分が緩やかなテーパー
をもったコンタクトホールが容易に形成される。このた
め、コンタクトホール部分における金属配線の段差被覆
性が向上し、半導体集積回路装置の信頼性を高めること
ができる。According to the present invention, an easily-etchable film having an etching rate higher than that is formed on an insulating film on a semiconductor substrate, and the easily-etchable film is formed using a photomask having a predetermined pattern. Since the insulating film and the insulating film are selectively removed with a hydrofluoric acid solution and then the insulating film is removed by the dry etching method, a contact hole having a side wall portion with a gentle taper can be easily formed. Therefore, the step coverage of the metal wiring in the contact hole portion is improved, and the reliability of the semiconductor integrated circuit device can be improved.
【図1】本発明のコンタクトホールの形成方法を一実施
例を説明するための工程順断面図1A to 1C are cross-sectional views in order of steps for explaining an embodiment of a method for forming a contact hole according to the present invention.
【図2】従来例のコンタクトホールの形成方法を説明す
るための工程順断面図2A to 2C are cross-sectional views in order of the processes, for illustrating a method of forming a contact hole in a conventional example.
1 半導体基板 2 絶縁膜 3 スピンオンガラス膜(SOG膜) 4 ホトマスク 5 金属配線 6 開口 7 空隙 8 凹部 9 コンタクトホール 1 Semiconductor Substrate 2 Insulating Film 3 Spin-on-Glass Film (SOG Film) 4 Photomask 5 Metal Wiring 6 Opening 7 Void 8 Recess 9 Contact Hole
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/3213 21/768 8826−4M H01L 21/88 C 8826−4M 21/90 B ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical indication location H01L 21/3213 21/768 8826-4M H01L 21/88 C 8826-4M 21/90 B
Claims (2)
前記絶縁膜よりもエッチング液によるエッチング速度の
大きい易エッチング性膜を形成する工程と、前記易エッ
チング性膜上に所定のパターンの開口を有するホトマス
クを形成する工程と、前記ホトマスクを使用して前記易
エッチング性膜および前記絶縁膜を選択的にウェットエ
ッチングする工程と、ドライエッチング法で前記絶縁膜
を選択的に除去する工程とを備えたことを特徴とするコ
ンタクトホールの形成方法。1. An insulating film on one main surface of a semiconductor substrate,
Forming an easy-etching film having a larger etching rate with an etching solution than the insulating film; forming a photomask having openings of a predetermined pattern on the easy-etching film; and using the photomask, A method of forming a contact hole, comprising: a step of selectively wet etching the easily-etchable film and the insulating film; and a step of selectively removing the insulating film by a dry etching method.
ッチング性膜がスピンオンガラス膜であることを特徴と
する請求項1記載のコンタクトホールの形成方法。2. The method of forming a contact hole according to claim 1, wherein the etching solution is a hydrofluoric acid solution and the easily-etchable film is a spin-on glass film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18498293A JPH0745551A (en) | 1993-07-27 | 1993-07-27 | Forming method of contact hole |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18498293A JPH0745551A (en) | 1993-07-27 | 1993-07-27 | Forming method of contact hole |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0745551A true JPH0745551A (en) | 1995-02-14 |
Family
ID=16162733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18498293A Pending JPH0745551A (en) | 1993-07-27 | 1993-07-27 | Forming method of contact hole |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0745551A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098050A (en) * | 1995-06-09 | 1997-01-10 | Samsung Electron Co Ltd | Preparation of pn junction |
KR100338091B1 (en) * | 1995-11-15 | 2002-11-04 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
KR100842782B1 (en) * | 2006-07-03 | 2008-07-02 | 후지쯔 가부시끼가이샤 | Method of manufacturing a pattern |
-
1993
- 1993-07-27 JP JP18498293A patent/JPH0745551A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098050A (en) * | 1995-06-09 | 1997-01-10 | Samsung Electron Co Ltd | Preparation of pn junction |
KR100338091B1 (en) * | 1995-11-15 | 2002-11-04 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
KR100842782B1 (en) * | 2006-07-03 | 2008-07-02 | 후지쯔 가부시끼가이샤 | Method of manufacturing a pattern |
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