JPH0741229Y2 - Ａｍｉクロック作成回路 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、64kHz成分及び8kHz成分が合成されているAMI
（Alternate Mark Inversion）クロック信号の作成回路
に関し、例えば、ISDN（サービス総合デジタル網）にお
ける一次群インタフェース装置に適用し得る。

［従来の技術］ 一次群インタフェース装置のデータ通信システム上の位
置は、第２図に示す通りである。第２図において、交換
機１は網終端装置（NT）２を介して網３と接続されてい
る。交換機１は、交換スイッチ（SW）４、一次群インタ
フェース装置（PRI）５及びシステムクロック発生回路
６を備えている。一次群インタフェース装置５は、交換
スイッチ４及び網終端装置２間に介挿され、網３からの
データの位相や速度を交換スイッチ４のデータの位相や
速度に合わせたり、逆に、交換スイッチ４からのデータ
の位相や速度を網３のデータの位相や速度に合わせた
り、インタフェース処理を行なう。システムクロック発
生回路６は、例えばPLL（Phase Locked Loop）回路から
構成され、網３に従属同期するクロック信号を発生して
交換スイッチ４に与え、同期した交換処理を実現させる
ものである。システムクロック発生回路６には、一次群
インタフェース装置５から、64kHz＋8kHz AMIクロック
信号が与えられており、これに基づいて、交換スイッチ
４に対するクロック信号を形成する。

なお、網３からの受信信号に挿入されている、例えば1.
544MHzのクロック信号成分を抽出してシステムクロック
発生回路６に与えることも考えられるが、実際上、一次
群インタフェース装置５及びクロック発生回路６間の伝
送路長が長く、この伝送で位相ずれ等が発生する恐れが
あるため、位相ずれに強い比較的低速のAMIクロック信
号を一次群インタフェース装置５からシステムクロック
発生回路６に与えるようにしている。

このように用いられる従来の一次群インタフェース装置
５は、第３図に示すように、信号受信部（RCV）10、ク
ロック抽出用タイミング回路（TIMG:同調回路）11、イ
ラスチックメモリ（ESMEM）12及び64kHz＋8kHz AMIクロ
ック作成回路13からなる。信号受信部10が受信した1.54
4Mbpsの一次群デジタル多重化信号は、タイミング回路1
1に与えられ、その信号に含まれている1.544MHzのクロ
ック信号が抽出されてイラスチックメモリ12及び64kHz
＋8kHz AMIクロック作成回路13に与えられる。

イラスチックメモリ12は、この1.544MHzのクロック信号
をも用いた書込み動作や読出し動作を通じて、受信信号
の速度や位相を交換スイッチ４に合致するように変換し
て交換スイッチ４に与える。

他方、64kHz＋8kHz AMIクロック作成回路13は、このク
ロック信号に基づいて、64kHz＋8kHz AMIクロック信号
を作成して上述したシステムクロック発生回路６に与え
る。

すなわち、AMIクロック作成回路13いおいては、抽出さ
れた1.544MHzのクロック信号を1/193分周回路20によっ
て193分の１に分周して8kHzのパルス信号を作成し、こ
のパルス信号を64kHzの整数倍である、例えば16.384MHz
を発振周波数とするVCO（Voltage Controlled Oscillat
or）回路21aを有するPLL回路21に入力し、このPLL回路2
1から出力されるクロック信号を分周回路22によって分
周することで64kHz及び8kHzのクロック信号を作成し、
その後、ユニポーラ／バイポーラ変換回路（U/B）23を
介することで64kHz成分及び8kHz成分が合成されたAMIク
ロック信号を作成していた。

［考案が解決しようとする課題］ しかしながら、上述の一次群インタフェース装置５によ
れば、PLL回路構成のシステムクロック発生回路６に加
えて、64kHz＋8kHz AMIクロック作成回路13内にもPLL回
路21を設けている。これらは、設置場所及び発振周波数
は異なるが、網３からの一次群デジタル多重化信号に追
従した出力クロック信号（パルス信号）を形成する点と
いう同様な機能を実現するものである。従って、AMIク
ロック作成回路13内のPLL回路21を省略できるならば、
実装面積及び部材費の面で有利になると考えられる。

因に、2.048MHzのクロック信号からAMIクロック信号を
作成する回路にはPLL回路は設けられていない。これ
は、極性の変化周期等を考慮すると、1.544MHzのクロッ
ク信号を分周しても64kHz及び8kHz成分のパルス信号を
形成できないのに対して、2.048MHzのクロック信号を分
周すると上記各成分を形成できるためである。すなわ
ち、1.544MHzのクロック信号の場合には、PLL回路を用
いて周波数を変換した後に分周することが必要となって
いた。

本考案は、以上の点を考慮してなされたものであり、1.
544Mbpsの一次群デジタル多重化信号から64kHz＋8kHz A
MIクロック信号を、PLL回路を用いることなく作成する
ことができる容易、小型のAMIクロック作成回路を提供
しようとするものである。

［課題を解決するための手段］ かかる課題を解決するための、本考案においては、1.54
4Mbpsの一次群デジタル多重化信号から抽出された1.544
MHzのクロック信号から、64kHz成分及び8kHz成分が合成
されている64kHz＋8kHz AMIクロック信号を作成するAMI
クロック作成回路を、以下の各手段で構成した。

すなわち、AMIクロック作成回路を、1.544MHzのクロッ
ク信号の193個のパルス毎に、その193個のパルスを193
個のパルスを含んでいた期間内で192個のパルスに変換
するパルス個数変換手段と、このパルス個数変換手段か
ら出力されたパルス信号を分周して、分周比が異なる複
数のパルス信号を形成する分周手段と、この分周手段か
ら出力された複数のパルス信号を論理演算してAMIクロ
ック信号の正極及び負極期間を特定する２個のパルス信
号を形成した後、これらパルス信号に基づいて64kHz＋8
kHz A MIクロック信号を作成するユニポーラ／バイポー
ラ変換手段とで構成した。

［作用］ 本考案において、パルス個数変換手段は、入力された1.
544MHzのクロック信号の193個のパルスを、193個のパル
スを含んでいた期間内で192個のパルスに変換して分周
手段に与え、分周手段は、このパルス個数変換手段から
出力されたパルス信号を分周して、分周比が異なる複数
のパルス信号を形成してユニポーラ／バイポーラ変換手
段に与え、ユニポーラ／バイポーラ変換手段は、この分
周手段から出力された複数のパルス信号を論理演算して
AMIクロック信号の正極及び負極期間を特定する２個の
パルス信号を形成した後、これらパルス信号に基づいて
64kHz＋8kHz AMIクロック信号を作成する。

ここで、パルス個数変換手段を設けるようにしたのは、
1.544MHzのクロック信号をそのまま分周した場合には、
AMIクロック信号の64kHz成分や8kHz成分の１周期内の分
周パルス個数として、極性変化に係る回数に対応したも
のが得られないためである。

［実施例］ 以下、本考案の一実施例を図面を参照しながら詳述す
る。ここで、第１図はこの実施例の構成を示すブロック
図、第４図はその各部タイミングチャートである。な
お、第４図（Ａ）〜（Ｅ）と第４図（Ｆ）〜（Ｍ）とで
は時間軸を異ならせて示している。

第１図において、図示しないタイミング回路（第３図参
照）が受信した1.544Mbpsの一次群デジタル多重化信号
から抽出した、網と同期した1.544MHzのクロック信号CK
（第４図（Ａ））が、当該AMIクロック作成回路30の入
力端子31に与えられる。入力端子31より入力さたクロッ
ク信号CKは、1/193分周回路32及び２入力オア回路33に
与えられる。

1/193分周回路32は、４ビットカウンタ回路32a及び32b
と、インバータ回路32c及び32dとからなるものであり、
２個の４ビットカウンタ回路32a及び32bによって８ビッ
トカウンタ回路を構成し、この８ビットカウンタ回路に
対して「63」をロードし、この８ビットカウンタ回路か
らキャリー信号（カウント値「256」）が出力されたと
き再ロードすることで、入力クロック信号CKの193（＝2
56−63）個のパルス毎に１クロック周期だけ有意なパル
ス信号PL1（第４図（Ｂ））を形成する。この分周回路3
2からの出力パルス信号PL1もオア回路33に与えられる。

入力クロック信号CKの立上りエッジと分周回路32の出力
パルス信号PL1の立上りエッジとが同期しているため、
出力パルス信号PL1の有意期間に入力クロック信号CKの
１個のパルスが含まれ、オア回路33からは、入力クロッ
ク信号CKの193個のパルスが192個のパルスに変換された
パルス信号、すなわち、入力クロック信号の193個毎に
１パルス除去されたパルス信号PL2（第４図（Ｃ））が
出力される。

ここで、入力クロック信号CKの193個のパルスを含む時
間は125μｓであり、この時間は8kHzの一周期である。
従って、オア回路33は、8kHzの１周期のパルス個数を19
2個にしていることになる。

オア回路33からの出力パルス信号PL2は1/3分周回路34に
与えられる。この分周回路34は、２個のＤ形フリップフ
ロップ回路34a及び34bと、２入力ノア回路34cとから構
成されており、各フリップフロップ回路34a、34bのクロ
ック入力端子にオア回路33の出力パルス信号PL2を入力
し、フリップフロップ回路34aの非反転出力端子をフリ
ップフロップ回路34bのデータ入力端子及びノア回路34c
の入力端子に接続し、フリップフロップ回路34bの34bの
非反転出力端子をノア回路34cの入力端子に接続し、ノ
ア回路34cの出力端子をフリップフロップ回路34aのデー
タ入力端子に接続し、フリップフロップ回路34bの非反
転出力端子から出力パルス信号PL3（第４図（Ｄ））を
取出している。

かくして、この分周回路34から、オア回路33の出力パル
ス信号PL2の３個毎に１個の、しかも、入力クロック信
号CKの１周期（異なる場合もある）の間有意なパルス信
号PL3が出力される。

従って、分周回路34は、8kHzの１周期のパルス個数を64
個にしていることになる。

分周回路34の出力パルス信号PL3は、３出力の分周回路3
5に与えられる。この分周回路35は７進カウンタ回路で
構成され、分周回路34の出力パルス信号PL3を、1/4に分
周したパルス信号PL4（第４図（Ｆ）：カウンタのQ2出
力）、1/8に分周したパルス信号PL5（第４図（Ｇ）：カ
ウンタのQ3出力）及び1/64に分周したパルス信号PL6
（第４図（Ｊ）：カウンタのQ6出力）の計３個の分周パ
ルス信号を出力する。

ここで、1/4分周パルス信号PL4は、AMIクロック信号の
正極、負極を問わず、その極性期間を特定するものであ
る。1/8分周パルス信号PL5は、正極及び負極を切り換え
るためのものである。1/64分周信号PL6は、AMIクロック
信号の8kHz成分を形成させるためのものであり、8kHzの
２周期を周期としている。

なお、第４図においては、参考のために、分周回路35を
構成するカウンタの他の出力Q0、Q4及びQ5をも示してい
る。

これら分周パルス信号PL4〜PL6は、ユニポーラ／バイポ
ーラ変換回路36に与えられる。この変換回路36は、２入
力のイクスクルーシブオア回路36a、インバータ回路36
b、２個のナンド回路36c及び36d、各ナンド回路のプル
アップ抵抗36e及び36f、トランス36gから構成されてい
る。

イクスクルーシブオア回路36aには、1/8分周パルス信号
PL5及び1/64分周パルス信号PL6が入力されており、かく
して、8kHzの１周期毎に開始の極性を切り換えると共
に、周期内でも交互に極性を変えることを指示するパル
ス信号を出力する。このパルス信号は、インバータ回路
36bを介して反転されてナンド回路36cに与えられると共
に、直接他方のナンド回路36dに与えられる。

これにより、ナンド回路36cからAMIクロック信号が正極
をとる期間を論理「Ｌ」レベルで特定しているパルス信
号PL7（第４図（Ｋ））が出力され、ナンド回路36dから
AMIクロック信号が負極をとる期間を論理「Ｌ」レベル
で特定しているパルス信号PL8（第４図（Ｌ））が出力
される。

これらナンド回路36c及び36dの出力端子はそれぞれ、ト
ランス36gの１次巻線の両端に接続されている。従っ
て、ナンド回路36cの出力PL7が論理「Ｌ」のときに、ナ
ンド回路36dからナンド回路36cに向かって電流が流れ
て、トランス36gの２次巻線から正極レベルのAMIクロッ
ク信号CKOUT（第４図（Ｍ））が出力され、逆に、ナン
ド回路36dの出力PL8が論理「Ｌ」のときに、ナンド回路
36cからナンド回路36dに向かって電流が流れて、トラン
ス36gの２次巻線から負極レベルのAMIクロック信号CKOU
Tが出力され、ナンド回路36c及び36dの出力PL7及びPL8
が共に論理「Ｈ」のときにトランス36gに電流が流れず
に０レベルのAMIクロック信号CKOUTが出力される。

このようにしてトランス36gから、64kHz＋8kHz AMIクロ
ック信号CKOUTが出力され、図示しないシステムクロッ
ク発生回路（第２図参照）に与えられる。

なお、1/193分周回路32及びオア回路33を設けて、8kHz
の１周期のパルス個数を192個とするようにしたのは、
以下の理由による。第４図（Ｍ）に示すように、64kHz
＋8kHz AMIクロック信号CKOUTにおいては、8kHzの１周
期の間にレベルを16回変化させなければならない。その
ため、入力クロック信号CKを分周しながらAMIクロック
信号CKOUTを作成する場合、入力クロック信号CKにおけ
る16個の整数倍のパルスを用いることを要する。ここ
で、8kHzの１周期のパルス個数は193個であって、16の
整数倍になっていない。この個数に最も近い16の倍数は
192である。そこで、192個のパルスからAMIクロック信
号CKOUTを作成することとした。ここにおいて、入力ク
ロック信号CKの192個のパルスを直接用いた場合、１周
期のパルス個数が193個であるので、作成されたAMIクロ
ック信号の周期が本来の周期とずれたものとなる。そこ
で、1/193分周回路32及びオア回路33を設けて、8kHzの
１周期の長さを確保したまま、そのパルス個数を192個
とするようにした。これにより、１周期の期間を本来の
長さとしたままAMIクロック信号CKOUTの作成が可能とな
る。

このようにすると、8kHzの１周期におけるAMIクロック
信号の16個のレベル変化期間のうち、１個の期間（t2）
は他の期間（t1）より長くなる。しかし、システムクロ
ック発生回路がPLL回路を備えているので、そのPLL回路
によってこのような期間変動は吸収され、実際上問題と
なることはない。

従って、上述の実施例によれば、PLL回路を用いること
なく、論理回路の組み合わせによって、AMIクロック作
成回路30を実現することができ、回路の全体構成を簡易
小型なものとすることができる。

なお、上述の実施例においては、一次群インタフェース
装置におけるAMIクロック作成回路に本考案を適用した
ものを示したが、本考案はこれに限られるものでなく、
1.544MHzのクロック信号から64kHz＋8kHz AMIクロック
信号を作成する作成回路に広く適用することができる。

また、各分周回路の具体的構成は、上記実施例のものに
限定されるものではない。

［考案の効果］ 以上のように、本考案によれば、論理回路の組み合わせ
によって構成したので、PLL回路を用いた従来回路と比
較して、簡易小型のAMIクロック作成回路を実現するこ
とができる。

【図面の簡単な説明】

第１図は本考案によるAMIクロック作成回路の一実施例
を示すブロック図、第２図はAMIクロック作成回路が用
いられる一次群インタフェース装置のシステム上の位置
を説明するブロック図、第３図は従来のAMIクロック作
成回路を含む一次群インタフェース装置の詳細構成を示
すブロック図、第４図は上記実施例の各部タイミングチ
ャートである。 30……AMIクロック作成回路、32……1/193分周回路、33
……オア回路、34……1/3分周回路、35……３出力の分
周回路、36……ユニポーラ／バイポーラ変換回路。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】1.544Mbpsの一次群デジタル多重化信号か
   ら抽出された1.544MHzのクロック信号から、64kHz成分
   及び8kHz成分が合成されている64kHz＋8kHz AMIクロッ
   ク信号を作成するAMIクロック作成回路において、 1.544MHzのクロック信号の193個のパルス毎に、その193
   個のパルスを193個のパルスを含んでいた期間内で192個
   のパルスに変換するパルス個数変換手段と、 このパルス個数変換手段から出力されたパルス信号を分
   周して、分周比が異なる複数のパルス信号を形成する分
   周手段と、 この分周手段から出力された複数のパルス信号を論理演
   算してAMIクロック信号の正極及び負極期間を特定する
   ２個のパルス信号を形成した後、これらパルス信号に基
   づいて64kHz＋8kHz AMIクロック信号を作成するユニポ
   ーラ／バイポーラ変換手段とを備えたことを特徴とする
   AMIクロック作成回路。