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JPH073838B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH073838B2
JPH073838B2 JP60039250A JP3925085A JPH073838B2 JP H073838 B2 JPH073838 B2 JP H073838B2 JP 60039250 A JP60039250 A JP 60039250A JP 3925085 A JP3925085 A JP 3925085A JP H073838 B2 JPH073838 B2 JP H073838B2
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JP
Japan
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wiring
circuit
switch element
circuit block
control
Prior art date
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JP60039250A
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JPS61198761A (ja
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親宏 堀
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to US06/832,347 priority patent/US4727268A/en
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Publication of JPH073838B2 publication Critical patent/JPH073838B2/ja
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Expired - Lifetime legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733Controllable logic circuits
    • H03K19/1735Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H03K19/1736Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified

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  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、チップの機能がプログラマブルな半導体集積
回路に関する。
〔発明の技術的背景とその問題点〕
近年、半導体集積回路に対する少量多品種の要求に伴
い、次のようなLSIが出現している。
(1)標準セル方式 LSI内に使用される回路ブロックを予め計算機に登録し
ておき、計算機の自動処理により、これらの回路ブロツ
クを配置・配線して所望の最終製品を得る。
(2)ゲートアレイ方式 論理ゲートを構成する基本回路を予め基板上にアレイ状
に配置形成しておき、この上に標準セル方式と同様に自
動配線により配線パターンを決定して所望のLSIを得
る。
これらは完全手設計のLSIに比べると開発期間が短いと
いう利点を有する。しかしこれらの方式でも、リソグラ
フィー技術を用いた製造工程が必要であり、設計完了か
らLSI完成まで数週間ないし数カ月かかるという問題が
ある。
これに対して本出願人は先に、チップの機能を完全にフ
ィールド・プログラマブルとしたLSI方式を提案してい
る(特願昭58−157718号)。その基本構成は第4図に示
す通りである。図において、一つ以上の論理機能素子に
より構成された回路ブロツク11,12,…,1Nは予め専用I
Cの手法により配線工程を終了した状態で基板に作り込
まれる。この回路ブロック領域1に隣接して配線領域が
設けられ、ここに互いに交差する信号入力用配線群3と
信号出力用配線群2が配設される。各信号入力用配線群
3はそのままそれぞれ回路ブロックの信号入力端子に接
続される。各信号出力用配線2はT字路をなす分岐配線
によりそれぞれ回路ブロックの信号出力端子に接続され
る。そしてこの配線領域の信号出力用配線群2と信号入
力用配線群3の各交差部には、信号出力用配線と信号入
力用配線を接続するためにの電気的にON,OFF状態を書込
むことのできるスイッチ素子5が設けられてスイッチ素
子配列6が形成されている。スイッチ素子5は例えば、 E2PROMや1ビットメモリを備えた MOSFET等である。
この方式によれば、チップの機能がフィールド・プログ
ラマブルであるため、ユーザーは自分の手で電気的に論
理機能を書込むことにより、高い論理機能を備えた所望
のLSIを著しく速く手にすることができる。しかも、あ
る定まった論理機能を有する回路ブロックの入力信号と
出力信号を接続するという形式でLSIの設計を行なうこ
とができ、ボード上での論理設計に慣れた設計者にとっ
ても理解しやすい。
ところでこの方式では、所望の信号入力用配線を共通バ
スとして使用する場合には、この信号入力用配線にスイ
ッチ素子を介して接続される信号出力用配線がつながる
ところの回路ブロックにはトライステート・ドライバを
必要とする。第4図では、回路ブロック1Nの一つの信号
入力用配線3を共通バスとして、これに回路ブロック11
及び12の出力を時分割で供給する場合を示している。即
ち回路ブロック1Nへの一つの信号入力配線3と回路ブロ
ック11,12の出力端子がつながる信号出力用配線2の交
差部のスイッチ素子5を二重丸で示したようにON状態と
し、回路ブロック11及び12の出力端子部にはトライステ
ート・ドライバを設けている。
しかしながらこのような共通バス構造を実現しようとす
ると、共通バスとなる信号線に複数のトライステート・
ドライバの出力端子容量が負荷容量として入ることにな
り、論理回路動作の速度を落とす原因となる。この問題
を解決するには、トライステート・ドライバの駆動能力
を上げることが考えられるが、そのためにトライステー
ト・ドライバのサイズを大きくすると、それだけ出力端
子容量も大きくなるめ、思うように性能向上を図ること
はできない。また第4図のようなプログラマブルLSIで
このような共通バス構造を利用する場合、一本の共通バ
スにいくつのトライステート・ドライバが接続されるか
は論理設計上の問題であって予測することができない。
このため充分に大きいトライステート・ドライバを多数
用意すると、高集積化を妨げることになる。
〔発明の目的〕
本発明は上記した点に鑑み、スイッチ・マトリクスを用
いたプログラマブルLSIであって、トライステート・ド
ライバを用いることなく共通バス構造と同様の機能を実
現した半導体集積回路を提供することを目的とする。
〔発明の概要〕
本発明は、前述したスイッチ・マトリクスによりチップ
の機能をプログラマブルとしたLSIについて、回路ブロ
ック間の結線状態をプログラムするための第1のスイッ
チ素子配列とは別に、共通バス構造と同様の機能をもた
せるための第2のスイッチ素子配列を設ける。即ち配線
領域の信号出力配線と平行に第1の制御配線を、また信
号入力用配線と平行に第2の制御配線をそれぞれ設け、
これらの第1及び第2の制御配線と信号出力用配線及び
信号入力用配線の各交差部にスイッチ素子を配列して第
2のスイッチ素子配列とする。そしてこの第2のスイッ
チ素子配列のON,OFF状態を論理回路動作中にリアルタイ
ムで制御するスイッチ素子制御回路を設ける。
〔発明の効果〕
本発明によるプログラマブルLSIは、余分なスイッチ素
子配列を付加することにより共通バス構造と同様の機能
をもたせている。そして本発明によれば、共通バス構造
に於けるようなトライステート・ドライバを用いる必要
がなくなり、高集積化を図った高速の論理動作が可能な
プログラマブルLSIが得られる。
〔発明の実施例〕
以下、本発明の実施例を説明する。
先ず、レイアウトを第3図を利用して説明する。
第1図は一実施例のプログラマブルLSIの基本レイアウ
トを示す。第4図と対応する部分には第4図と同一符号
を付している。図に示すようにSiウェハーの一辺に複数
の回路ブロック11,12,…,1Nが作り込まれて回路ブロ
ック領域1が形成されている。各回路ブロックは、4イ
ンプットNANDゲートなど、論理機能素子の一つ以上によ
り構成されている。この論理機能素子は例えばCMOS構成
であり、専用IC即ち標準セル方式における手書きの標準
セルあるいは配線済みのゲートアレイである。複雑な論
理機能素子は標準セル方式により種々の標準セルを相互
配線で組合わせて形成してもよい。
具体的な回路ブロツク領域の構成例は次の通りである。
(1)4インプットNANDゲートを2つもつブロック……
15個 (2)2インプットNANDゲートを4つもつブロック……
14個 (3)8インプットNANDゲートを1つもつブロック……
1個 (4)4つのインバータをもつブロック ……100個 (5)8ビットレジスタのブロック ……19個 (6)2つのDタイプフリップフロップをもつブロック
……19個 (7)4インプットのANDゲートを2つもつブロック …
…17個 (8)2対1データ・セレクタを4つもつブロック……
13個 (9)4ビットバイナリカウンタを2つもつブロック…
…11個 (10)2−4ラインデコーダを2つもつブロック……7
個 (11)3−8ラインデコーダをもつブロック ……3個 (12)4−1セレクタを2つもつブロック ……5個 (13)8−1セレクタをもつブロック ……4個 (14)8ビット直列入力−並列出力シフトレジスタをも
つブロック ……3個 (15)8ビット並列入力−直列出力シフトレジスタをも
つブロック ……3個 (16)8ビット直列入力−直列出力シフトレジスタをも
つブロック ……2個 (17)単安定マルチバイブレータを2つもつブロック…
…4個 (18)2インプットORゲートを4つもつブロック……4
個 (19)2インプットNORゲートを4つもつブロック ……
3個 (20)AND−ORインバータを2つもつブロック ……3個 (21)64ビットRAMのブロック ……3個 (22)2インプットEXCLUSIVE−ORゲートを4つもつブ
ロック ……2個 (23)4ビット・コンパレータのブロック ……3個 (24)J−Kフリップフロップを2つもつブロック……
4個 (25)9ビットの偶/奇パリティ・ジエネレータ/チェ
ッカのブロック ……3個 (26)4ビット・バイナリ全加算器のブロック……2個 (27)2インプット・マルチプレクサを4つもつブロッ
ク ……5個 (28)S−Rラッチを4つもつブロック ……2個 (29)ALUのブロック ……1個 (30)8ビット・アドレサブルラッチのブロック……1
個 (31)ルックアヘッド・キャリージェネレータのブロッ
ク ……1個 以上、274個のMSIからなる回路ブロックが回路ブロック
領域1に形成されて、一種のチップからあらゆる機能の
LSIを作り出すことができるようになっている。各回路
ブロックの平均入力数は8、出力数は4である。論理機
能素子の入力部、出力部は回路ブロックの入力部、出力
部をなしている訳であるが、その出力部にはそれぞれ出
力バッファが設けられている(図示しない)。なお共通
バス構造を実現するために必要なトライステート・ドラ
イバは設けられていない。そして出力部はT字路をなす
ように信号出力用配線2に固定的に接続され、入力部は
この出力配線2と交差する信号入力用配線3にそれぞれ
接続されている。信号出力用配線2と信号入力用配線3
の各交差部にはそれぞれスイッチ素子5が設けられて第
1のスイッチ素子配列6が構成されている。この第1の
スイッチ素子6の各スイッチ素子5は例えば外部からの
制御によりON,OFF状態を電気的に書込めるE2PROMであ
り、これにより信号出力用配線2と信号入力用配線3の
接続を行ない得るようになっている。即ち入出力部の結
線は基本的に1スイッチで済み、1つの電流パスに伴う
等電位配線長は第1図から明らかなように、配線領域の
辺の長さをlとしたとき、平均2.5lになる。
このようなプログラマブルLSIにおいて本発明では、信
号出力用配線2と平行に走る第1の制御配線7を設け、
信号入力用配線3と平行に走る第2の制御配線8を設け
て、これら制御配線7,8と信号出力用配線2及び信号入
力用配線3の各交差部にスイッチ素子9を配列して第2
のスイッチ素子配列10を構成している。第1の制御配線
7は信号出力用配線2と同じ導体層により、第2の制御
配線8は信号入力用配線3と同じ導体層により形成され
る。スイッチ素子9はスイッチ素子5と同じE2PROMであ
る必要はなく、単純なMOSFETスイッチでよい。またこの
第2のスイッチ素子配列10のON,OFF状態をリアルタイム
で制御するためのスイッチ素子制御回路11が回路ブロッ
ク領域1の一端部に設けられている。
このような構成として、基本的な論理回路は先に説明し
たと同様に第1のスイッチ素子配列6上での結線状態を
プログラムすることにより実現される。一方共通バス構
造と同様な回路動作は、スイッチ素子制御回路11により
第2のスイッチ素子配列10を制御することにより行なわ
れる。例えば第4図で説明したと同様に回路ブロック11
と12の出力を時分割で回路ブロック1Nに入力する場合は
次の通りである。即ち先ず、回路ブロック11の出力を回
路ブロック1Nに入力するタイミングでは、第2のスイッ
チ素子配列10のうち第1の制御配線7と第2の制御配線
8の交点位置、第1の制御配線7と回路ブロック1Nへの
信号入力配線3との交点位置及び第2の制御配線8と回
路ブロック11の出力端子がつながる信号出力用配線2の
交点位置の各スイッチ素子9がONとなるようにスイッチ
素子制御回路11により制御する。次に回路ブロック12
力を回路ブロック1Nに入力するタイミングでは、第1の
制御配線7と第2の制御配線8の交点位置、第1の制御
配線7と回路ブロック1Nへの信号入力用配線3の交点位
置及び第2の制御配線8と回路ブロック12の出力端子が
つながる信号出力用配線2との交点位置の各スイッチ素
子9がONとなるようにスイッチ素子制御回路11により制
御する。こうして回路ブロック1Nへの信号入力用配線3
を共通バスとした場合と同様に、回路ブロック11,12
出力を時分割的に回路ブロック1Nに供給することができ
る。
以上のようにして本実施例によれば、回路ブロックにト
ライステート・ドライバを設けることなく、共通バス構
造と同様の回路動作を行い得るプログラマブルLSIが得
られる。そして本実施例によれば、トライステート・ド
ライバを信号配線に多数接続する場合に比べて高速動作
が可能となり、また第2のスイッチ素子配列が付加され
るとしても多数の回路ブロックにトライステート・ドラ
イバを設ける場合に比べて高集積化が図られる。
第2図は別の実施例の構成を示す。第1図では、スイッ
チ素子制御回路11はスイッチ素子制御専用として設けて
いるが、本実施例ではこのスイッチ素子制御回路11を他
の回路ブロックと同様にその入出力を第1のスイッチ素
子配列6によりプログラム可能としている。それ以外は
第1図の実施例と同様である。
この実施例によっても先の実施例と同様の効果が得られ
る。
第3図は更に別の実施例の構成を示す。この実施例で
は、スイッチ素子制御回路11を他の回路ブロックとは全
く別のものとして設け、かつこれを外部からの信号によ
り入力バッファ12を介して制御するようにしたものであ
る。
この実施例によっても先の実施例と同様の効果が得られ
ることは明らかである。
更に第2図と第3図の実施例を組合わせたような構成と
すること、即ちスイッチ素子制御回路を他の回路と同様
に扱い得るようにすると同時に、これを外部から制御す
るように構成することもできる。
また上記各実施例において、第1に制御配線7と第2の
制御配線8の交点位置のスイッチ素子は省略して、ここ
はスルーホールにより直接接続するように構成すること
もできる。
その他本発明はその趣旨を逸脱しない範囲で種々変形実
施することができる。
【図面の簡単な説明】
第1図は本発明の一実施例によるプログラマブルLSIの
レイアウトを示す図、第2図は他の実施例のプログラマ
ブルLSIのレイアウトを示す図、第3図は更に他の実施
例のプログラマブルLSIのレイアウトを示す図、第4図
は先願にかかる基本プログラマブルLSIのレイアウトを
示す図である。 11,12,…,1N…回路ブロック、2…信号出力用配線、
3…信号入力用配線、5…スイッチ素子、6…第1のス
イッチ素子配列、7…第1の制御配線、8…第2の制御
配線、9…スイッチ素子、10…第2のスイッチ素子配
列、11…スイッチ素子制御回路、12…入力バッファ。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】基板に作り込まれた、それ自体論理機能を
    有し、かつ信号の入力部及び信号の出力部を有する複数
    の回路ブロックと、この複数の回路ブロックからなる回
    路ブロック領域に隣接して前記基板上に形成された配線
    領域とを有し、前記回路ブロック領域は複数種の論理機
    能素子の集合から構成され、前記配線領域は信号入力用
    配線と信号出力用配線とが互いに交わる信号配線群から
    構成され、前記信号配線群は各回路ブロックに接続さ
    れ、かつこの接続はその回路ブロックが隣接する前記配
    線領域において行われ、前記配線領域には前記信号配線
    群との交差部にそれぞれスイッチ素子が設けられた第1
    のスイッチ素子配列が形成され、この第1のスイッチ素
    子配列のON,OFF状態を制御することにより各回路ブロッ
    ク間の入出力関係が決定されて所望の論理回路が構築さ
    れる集積回路であって、前記第1のスイッチ素子配列と
    は別に、前記信号配線群とそれぞれ平行する第1及び第
    2の制御配線が設けられ、第1の制御配線と信号入力用
    配線との各交差部及び第2の制御配線と信号出力用配線
    との各交差部にスイッチ素子を形成した第2のスイッチ
    素子配列が設けられ、この第2のスイッチ素子配列のO
    N,OFF状態を回路動作中に制御し、任意の回路ブロック
    の出力を他の回路ブロックに入力するタイミングで第2
    の制御配線と信号出力用配線との各交差部に設けられた
    スイッチ素子の1つをONする共に、第1の制御配線と信
    号入力用配線との各交差部に設けられたスイッチ素子の
    少なくとも1つONするスイッチ素子制御回路を有するこ
    とを特徴とする半導体集積回路。
  2. 【請求項2】第1の制御配線は信号出力用配線と同じ導
    体層により形成され、第2の制御配線は信号入力用配線
    と同じ導体層により形成されている特許請求の範囲第1
    項記載の半導体集積回路。
  3. 【請求項3】第1の制御配線と第2の制御配線との交差
    部にスイッチ素子が設けられ、このスイッチは任意の回
    路ブロックの出力を他の回路ブロックに入力するタイミ
    ングで常にONに制御される特許請求の範囲第1項記載の
    半導体集積回路。
  4. 【請求項4】論理機能を有し、かつ信号の入力部及び信
    号の出力部を有する複数の回路ブロック列からなる回路
    ブロック領域と、この回路ブロック領域に隣接して形成
    された配線領域とを有し、前記回路ブロック領域は複数
    種の論理機能素子の集合から構成され、前記配線領域は
    前記回路ブロック列に対し垂直方向に設けられた第1の
    配線と平行方向に設けられた第2の配線とからなる信号
    配線群から構成され、前記信号配線群は各回路ブロック
    に接続され、かつこの接続はその回路ブロックが隣接す
    る前記配線領域において行われ、前記配線領域には前記
    信号配線群との交差部にそれぞれスイッチ素子が設けら
    れた第1のスイッチ素子配列が形成され、この第1のス
    イッチ素子配列のON,OFF状態を制御することにより各回
    路ブロック間の入出力関係が決定されて所望の論理回路
    が構築される集積回路であって、前記第1のスイッチ素
    子配列とは別に、前記信号配線群とそれぞれ平行する第
    1及び第2の制御配線が設けられ、第1の制御配線と第
    1の配線との各交差部及び第2の制御配線と第2の配線
    との各交差部にスイッチ素子を形成した第2のスイッチ
    素子配列が設けられ、この第2のスイッチ素子配列のO
    N,OFF状態を回路動作中に制御し、任意の回路ブロック
    の出力を他の回路ブロックに入力するタイミングで第2
    の制御配線と第2の配線との各交差部に設けられたスイ
    ッチ素子の1つをONする共に、第1の制御配線と第1の
    配線との各交差部に設けられたスイッチ素子の少なくと
    も1つONするスイッチ素子制御回路を有することを特徴
    とする半導体集積回路。
  5. 【請求項5】第1の制御配線は第2の配線と同じ導体層
    により形成され、第2の制御配線は第1の配線と同じ導
    体層により形成されている特許請求の範囲第4項記載の
    半導体集積回路。
JP60039250A 1985-02-28 1985-02-28 半導体集積回路 Expired - Lifetime JPH073838B2 (ja)

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JP60039250A JPH073838B2 (ja) 1985-02-28 1985-02-28 半導体集積回路
US06/832,347 US4727268A (en) 1985-02-28 1986-02-24 Logic circuitry having two programmable interconnection arrays

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JP60039250A JPH073838B2 (ja) 1985-02-28 1985-02-28 半導体集積回路

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JPS61198761A JPS61198761A (ja) 1986-09-03
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870302A (en) * 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
USRE34363E (en) * 1984-03-12 1993-08-31 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US4772811A (en) * 1986-07-04 1988-09-20 Ricoh Company, Ltd. Programmable logic device
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
JPH06105757B2 (ja) * 1987-02-13 1994-12-21 富士通株式会社 マスタ・スライス型半導体集積回路
US4937475B1 (en) * 1988-09-19 1994-03-29 Massachusetts Inst Technology Laser programmable integrated circuit
US5400262A (en) * 1989-09-20 1995-03-21 Aptix Corporation Universal interconnect matrix array
US5377124A (en) * 1989-09-20 1994-12-27 Aptix Corporation Field programmable printed circuit board
US4975601A (en) * 1989-09-29 1990-12-04 Sgs-Thomson Microelectronics, Inc. User-writable random access memory logic block for programmable logic devices
US5099150A (en) * 1989-09-29 1992-03-24 Sgs-Thomson Microelectronics, Inc. Circuit block for programmable logic devices, configurable as a user-writable memory or a logic circuit
US5198705A (en) * 1990-05-11 1993-03-30 Actel Corporation Logic module with configurable combinational and sequential blocks
US5191241A (en) * 1990-08-01 1993-03-02 Actel Corporation Programmable interconnect architecture
DE69133311T2 (de) * 1990-10-15 2004-06-24 Aptix Corp., San Jose Verbindungssubstrat mit integrierter Schaltung zur programmierbaren Verbindung und Probenuntersuchung
EP0518701A3 (en) * 1991-06-14 1993-04-21 Aptix Corporation Field programmable circuit module
US5258668A (en) * 1992-05-08 1993-11-02 Altera Corporation Programmable logic array integrated circuits with cascade connections between logic modules
JPH06125067A (ja) * 1992-10-12 1994-05-06 Mitsubishi Electric Corp 半導体集積回路及びその設計方法
EP0689712A4 (en) * 1993-03-17 1997-05-28 Zycad Corp CONFIGURABLE FIELDS WITH DIRECT ACCESS MEMORY ARRANGEMENT
US5815726A (en) * 1994-11-04 1998-09-29 Altera Corporation Coarse-grained look-up table architecture
US5703759A (en) * 1995-12-07 1997-12-30 Xilinx, Inc. Multi-chip electrically reconfigurable module with predominantly extra-package inter-chip connections
US5742181A (en) * 1996-06-04 1998-04-21 Hewlett-Packard Co. FPGA with hierarchical interconnect structure and hyperlinks
US5936426A (en) * 1997-02-03 1999-08-10 Actel Corporation Logic function module for field programmable array
US6191611B1 (en) 1997-10-16 2001-02-20 Altera Corporation Driver circuitry for programmable logic devices with hierarchical interconnection resources
JP5203594B2 (ja) * 2006-11-07 2013-06-05 株式会社東芝 暗号処理回路及び暗号処理方法
JP4851947B2 (ja) * 2007-01-29 2012-01-11 株式会社東芝 論理回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1063025B (it) * 1975-04-29 1985-02-11 Siemens Ag Disposizione circuitale logica integrata e programmabile
JPS56124929A (en) * 1980-03-06 1981-09-30 Toshiba Corp Integrated circuit device
JPS59198733A (ja) * 1983-04-26 1984-11-10 Mitsubishi Electric Corp 半導体集積回路装置
JPS6050940A (ja) * 1983-08-31 1985-03-22 Toshiba Corp 半導体集積回路
US4670749A (en) * 1984-04-13 1987-06-02 Zilog, Inc. Integrated circuit programmable cross-point connection technique
US4642487A (en) * 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array

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Publication number Publication date
JPS61198761A (ja) 1986-09-03
US4727268A (en) 1988-02-23

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