JPH0732364B2 - デジタルアナログ変換器 - Google Patents
デジタルアナログ変換器Info
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- JPH0732364B2 JPH0732364B2 JP61070178A JP7017886A JPH0732364B2 JP H0732364 B2 JPH0732364 B2 JP H0732364B2 JP 61070178 A JP61070178 A JP 61070178A JP 7017886 A JP7017886 A JP 7017886A JP H0732364 B2 JPH0732364 B2 JP H0732364B2
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- circuit
- variable resistance
- changeover
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- resistance circuit
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Description
【発明の詳細な説明】 〔概 要〕 抵抗ストリング型D/A変換器と重み付けされた抵抗を組
合わせることにより、高精度のD/A変換器を小面積で実
現する。
合わせることにより、高精度のD/A変換器を小面積で実
現する。
本発明は、使用素子数の低減及び入力デジタル値に対す
る出力アナログ量の正確な比例化を図ったデジタルアナ
ログ変換器に関する。
る出力アナログ量の正確な比例化を図ったデジタルアナ
ログ変換器に関する。
基本的なデジタル／アナログ（D/A）変換器の構成とし
て、抵抗ストリング型とＲ−2R型が挙げられる。第２図
（ａ）に前者の、同図（ｂ）に後者の例を示す。
て、抵抗ストリング型とＲ−2R型が挙げられる。第２図
（ａ）に前者の、同図（ｂ）に後者の例を示す。
第２図（ａ）の抵抗ストリング型では互いに等しい値の
抵抗Ｒをｎ個（ｎは例えば16）直列に、基準電源Vr
（−）,Vr（＋）間に接続し、電源電圧をＶとしてこれ
をｎ等分し、その各１つを抵抗の直列接続点より得、ア
ナログセレクタASへ入力する。アナログセレクタASへは
コントロールビット（入力デジタル値）CBを入力し、該
CBにより分割電圧の１つを選択し、バッファBUFを通し
て出力する。ｎ＝16の場合はCBは４ビットであり、16種
あるその0000,0001,0010,……1111により0,V/16,2V/16,
……15V/16を出力する。
抵抗Ｒをｎ個（ｎは例えば16）直列に、基準電源Vr
（−）,Vr（＋）間に接続し、電源電圧をＶとしてこれ
をｎ等分し、その各１つを抵抗の直列接続点より得、ア
ナログセレクタASへ入力する。アナログセレクタASへは
コントロールビット（入力デジタル値）CBを入力し、該
CBにより分割電圧の１つを選択し、バッファBUFを通し
て出力する。ｎ＝16の場合はCBは４ビットであり、16種
あるその0000,0001,0010,……1111により0,V/16,2V/16,
……15V/16を出力する。
第２図（ｂ）のＲ−2R型では、抵抗値がR,2Rの各抵抗
（同じ符号R,2Rで示す）をスイッチS1,S2,……Snと共に
図示の如く接続してなる。スイッチS1,S2,……はコント
ロールビットCBで１側又は０側に閉じる。この1,0はCB
の1,0に対応しており、またS1はLSB側、SnはMSB側各ス
イッチである。ｎ＝４とすればスイッチはS4までで、こ
れらを全て０側に閉じれば出力（バッファBUFの入力）
は０、S1のみ１側でS2〜S4は０側に閉じれば出力はV/1
6、S2のみ１側でS1,S3,S4は１側に閉じれば出力は2V/16
で、以下これに準ずる。
（同じ符号R,2Rで示す）をスイッチS1,S2,……Snと共に
図示の如く接続してなる。スイッチS1,S2,……はコント
ロールビットCBで１側又は０側に閉じる。この1,0はCB
の1,0に対応しており、またS1はLSB側、SnはMSB側各ス
イッチである。ｎ＝４とすればスイッチはS4までで、こ
れらを全て０側に閉じれば出力（バッファBUFの入力）
は０、S1のみ１側でS2〜S4は０側に閉じれば出力はV/1
6、S2のみ１側でS1,S3,S4は１側に閉じれば出力は2V/16
で、以下これに準ずる。
抵抗ストリング型は単調性がとれる半面、ビット数が大
になると抵抗数が大になり、所要面積が大になる。これ
に対してＲ−2R型は抵抗の数は少ないが、単調性がとれ
ない恐れがある。即ちスイッチS1,S2,……Snは具体的に
はトランジスタであるが、集積度を上げるには小型化す
る必要があり、小型トランジスタではオン抵抗が大にな
る。スイッチのオン抵抗が大になると、抵抗2Rにそのオ
ン抵抗が加わるのでＲ−2Rのラダー回路ではなくなって
しまい、コントロールビットCBを例えば0000,0001,001
0,……と昇順に変えて行ったとき出力アナログ電圧が0,
V/16,2V/16,……と単調増加を示さず、途中で一時減少
したりすることさえある。
になると抵抗数が大になり、所要面積が大になる。これ
に対してＲ−2R型は抵抗の数は少ないが、単調性がとれ
ない恐れがある。即ちスイッチS1,S2,……Snは具体的に
はトランジスタであるが、集積度を上げるには小型化す
る必要があり、小型トランジスタではオン抵抗が大にな
る。スイッチのオン抵抗が大になると、抵抗2Rにそのオ
ン抵抗が加わるのでＲ−2Rのラダー回路ではなくなって
しまい、コントロールビットCBを例えば0000,0001,001
0,……と昇順に変えて行ったとき出力アナログ電圧が0,
V/16,2V/16,……と単調増加を示さず、途中で一時減少
したりすることさえある。
アナログセレクタASも具体的にはトランジスタスイッチ
であり、抵抗分圧回路のタップ数だけのトランジスタを
設け、CBを入力とするデコーダの出力でその１つのトラ
ンジスタをオンにするもの、又はスイッチをトリー状に
配設し、各段のスイッチをCBで切換えるもの、等である
が、複数の抵抗を直列に接続してその各接続点を出力タ
ップとしたものでは上段の出力電圧が下段の出力電圧よ
り低くなることはあり得ず、アナログセレクタASを通し
た出力電圧でも上段出力電圧が下段出力電圧より低くな
ることはまずない。従って抵抗ストリング型では単調性
はあるが、抵抗数が多いのは問題である。例えばｎ＝８
であれば抵抗は28＝256個になり、スイッチ等もそれだ
け多くなる。
であり、抵抗分圧回路のタップ数だけのトランジスタを
設け、CBを入力とするデコーダの出力でその１つのトラ
ンジスタをオンにするもの、又はスイッチをトリー状に
配設し、各段のスイッチをCBで切換えるもの、等である
が、複数の抵抗を直列に接続してその各接続点を出力タ
ップとしたものでは上段の出力電圧が下段の出力電圧よ
り低くなることはあり得ず、アナログセレクタASを通し
た出力電圧でも上段出力電圧が下段出力電圧より低くな
ることはまずない。従って抵抗ストリング型では単調性
はあるが、抵抗数が多いのは問題である。例えばｎ＝８
であれば抵抗は28＝256個になり、スイッチ等もそれだ
け多くなる。
本発明は単調性もあり、所要スイッチ数もそれ程多くな
いD/A変換回路を提供しようとするものである。
いD/A変換回路を提供しようとするものである。
そしてそれによる本発明の構成は、入力デジタル値の上
位ｎビット（D4〜D7）を受け、それに対応するステップ
のアナログ電圧を出力する抵抗ストリング型のデジタル
アナログ変換部と、 前記デジタルアナログ変換部の抵抗ストリングの正電源
側と正電源（Vr（＋））との間および負電源側と負電源
（Vr（−））との間にそれぞれ挿入された第１の可変抵
抗回路と第２の可変抵抗回路とからなり、前記入力デジ
タル値の下位ｍビットに従って前記変換部の１ステップ
分の電圧を2m分の１で細分した電位を出力する重み付け
回路とを備え、 前記重み付け回路の第１の可変抵抗回路および第２の可
変抵抗回路は、それぞれ２分の１ずつ重みの異なるｍ個
の抵抗（R/2,R/4,……）と、当該ｍ個の抵抗の各々を前
記下位ｍビットの対応するビットの値に応じて選択して
直列回路に接続を行いあるいは直列回路の接続からの切
り離しを行うｍ段に縦続されたｍ個の切換スイッチから
なるスイッチ群とを有し、各段の切換スイッチは前記抵
抗を介して前段と次段とを接続するスイッチングトラン
ジスタか、前段と次段とを前記抵抗を介さずに直接接続
するスイッチングトランジスタかのいずれかを動作させ
て切換選択するように構成され、共通のビットで制御さ
れる前記第１の可変抵抗回路の切換スイッチと第２の可
変抵抗回路の切換スイッチは相補的に切換動作を行い、
前記第１の可変抵抗回路の入力端、出力端間に介在する
切換スイッチの抵抗の和、及び第２の可変抵抗回路の入
力端、出力端間に介在する切換スイッチの抵抗値の和
は、切換スイッチの切換状態に係らず一定であることを
特徴とする。
位ｎビット（D4〜D7）を受け、それに対応するステップ
のアナログ電圧を出力する抵抗ストリング型のデジタル
アナログ変換部と、 前記デジタルアナログ変換部の抵抗ストリングの正電源
側と正電源（Vr（＋））との間および負電源側と負電源
（Vr（−））との間にそれぞれ挿入された第１の可変抵
抗回路と第２の可変抵抗回路とからなり、前記入力デジ
タル値の下位ｍビットに従って前記変換部の１ステップ
分の電圧を2m分の１で細分した電位を出力する重み付け
回路とを備え、 前記重み付け回路の第１の可変抵抗回路および第２の可
変抵抗回路は、それぞれ２分の１ずつ重みの異なるｍ個
の抵抗（R/2,R/4,……）と、当該ｍ個の抵抗の各々を前
記下位ｍビットの対応するビットの値に応じて選択して
直列回路に接続を行いあるいは直列回路の接続からの切
り離しを行うｍ段に縦続されたｍ個の切換スイッチから
なるスイッチ群とを有し、各段の切換スイッチは前記抵
抗を介して前段と次段とを接続するスイッチングトラン
ジスタか、前段と次段とを前記抵抗を介さずに直接接続
するスイッチングトランジスタかのいずれかを動作させ
て切換選択するように構成され、共通のビットで制御さ
れる前記第１の可変抵抗回路の切換スイッチと第２の可
変抵抗回路の切換スイッチは相補的に切換動作を行い、
前記第１の可変抵抗回路の入力端、出力端間に介在する
切換スイッチの抵抗の和、及び第２の可変抵抗回路の入
力端、出力端間に介在する切換スイッチの抵抗値の和
は、切換スイッチの切換状態に係らず一定であることを
特徴とする。
第１図に示すように本発明では抵抗ストリング型DACと
重み付け回路を使用する。抵抗ストリングは（ｎ−１）
個の抵抗Ｒを直列にしたものと、その各接続点の電位を
入力されコントロールビットCBによりその１つを選択す
るアナログセレクタASおよびバッファBUFからなり、こ
れは第２図（ａ）と同種のものである。重み付け回路は
抵抗R/2,R/4,R/8,……とそのスイッチS11〜S14,S21〜S
24からなり、これは図示のように２群設けられて一方は
負電源Vr（−）と抵抗ストリングの下端との間にまた他
方は正電源Vr（＋）と抵抗ストリングの上端との間に設
けられる。
重み付け回路を使用する。抵抗ストリングは（ｎ−１）
個の抵抗Ｒを直列にしたものと、その各接続点の電位を
入力されコントロールビットCBによりその１つを選択す
るアナログセレクタASおよびバッファBUFからなり、こ
れは第２図（ａ）と同種のものである。重み付け回路は
抵抗R/2,R/4,R/8,……とそのスイッチS11〜S14,S21〜S
24からなり、これは図示のように２群設けられて一方は
負電源Vr（−）と抵抗ストリングの下端との間にまた他
方は正電源Vr（＋）と抵抗ストリングの上端との間に設
けられる。
上側の重み付け抵抗群は、その総和が、抵抗ストリング
の一つの抵抗Ｒに等しい。即ち、上側の重み付け抵抗群
はR/2＋R/4＋R/8＋R/16＋R/16＝Ｒである。下側の抵抗
群はR/2,R/4,R/8,R/16で、総和は15R/16である。下側の
抵抗群は上側の抵抗群と逆に挿脱される。即ちスイッチ
S11が０側に閉じている（R/16を除いている）とき、ス
イッチS21は１側（R/16を挿入する側）に閉じており、R
/8,R/4,……についても同様である。こうして、一方で
除いたら他方で同じものを挿入するので、重み付け抵抗
群の総和は常にＲである。
の一つの抵抗Ｒに等しい。即ち、上側の重み付け抵抗群
はR/2＋R/4＋R/8＋R/16＋R/16＝Ｒである。下側の抵抗
群はR/2,R/4,R/8,R/16で、総和は15R/16である。下側の
抵抗群は上側の抵抗群と逆に挿脱される。即ちスイッチ
S11が０側に閉じている（R/16を除いている）とき、ス
イッチS21は１側（R/16を挿入する側）に閉じており、R
/8,R/4,……についても同様である。こうして、一方で
除いたら他方で同じものを挿入するので、重み付け抵抗
群の総和は常にＲである。
この回路では抵抗ストリングで2nのステップ数が得られ
（ｎビットのD/A変換ができ）、その各ステップを重み
付け抵抗群で2mステップ（ｍは重み付け抵抗R/2,R/4,…
…の個数）に細分するので、全体では2m+nのステップが
得られ、ｍ＋ｎビットのD/A変換をすることができる。
（ｎビットのD/A変換ができ）、その各ステップを重み
付け抵抗群で2mステップ（ｍは重み付け抵抗R/2,R/4,…
…の個数）に細分するので、全体では2m+nのステップが
得られ、ｍ＋ｎビットのD/A変換をすることができる。
８ビットD/A変換器の実施例を第３図に示す。アナログ
セレクタASにはスイッチのトリー回路を使用している。
バッファBUFは、演算増幅器＋入力端をアナログセレク
タASの出力端に結び、−入力端には出力端を接続して10
0％負帰還して利得１の電圧ホロアにしてある。入力端
のコンデンサＣは、スイッチ切換時の入力電圧安定化用
である。
セレクタASにはスイッチのトリー回路を使用している。
バッファBUFは、演算増幅器＋入力端をアナログセレク
タASの出力端に結び、−入力端には出力端を接続して10
0％負帰還して利得１の電圧ホロアにしてある。入力端
のコンデンサＣは、スイッチ切換時の入力電圧安定化用
である。
抵抗ストリングは抵抗値Ｒの抵抗を15個を接続してな
り、重み付け抵抗群はR/2,R/4,R/8,R/16,R/16としてい
る。これらの重み付け抵抗の挿脱スイッチは８ビットデ
ジタル入力の下位４ビットD0,D1,D2,D3で切換え、抵抗
ストリングは上位４ビットD4〜D7で切換える。
り、重み付け抵抗群はR/2,R/4,R/8,R/16,R/16としてい
る。これらの重み付け抵抗の挿脱スイッチは８ビットデ
ジタル入力の下位４ビットD0,D1,D2,D3で切換え、抵抗
ストリングは上位４ビットD4〜D7で切換える。
スイッチのオン抵抗およびバッファBUFの入力電流を無
視すると、基準電源Vr（＋）,Vr（−）間の抵抗の総和
は、スイッチをどのように切換えても16R一定である。
抵抗ストリングの下段Ａ点の電位は であり（こゝでＶ＝Vr（＋）−Vr（−）、Ｄは当該ビッ
トのデータ1,0）、D0〜D3が0000なら０、0001ならV/25
6、0010なら2V/256,……1111なら15V/256になる。抵抗
ストリングでは１ステップでV/16だけ変り、重み付け抵
抗群と抵抗ストリングで出力電圧は になる。つまり８ビットD/A変換出力が得られる。一例
を次表に示す。こゝではVr（＋）＝3.78V、Vr（−）＝
1.22Vとしており、アナログ出力電圧V0は で表わされる。重み付け回路部での１ステップは0.01
V、抵抗ストリング部での１ステップは0.16Vである。
視すると、基準電源Vr（＋）,Vr（−）間の抵抗の総和
は、スイッチをどのように切換えても16R一定である。
抵抗ストリングの下段Ａ点の電位は であり（こゝでＶ＝Vr（＋）−Vr（−）、Ｄは当該ビッ
トのデータ1,0）、D0〜D3が0000なら０、0001ならV/25
6、0010なら2V/256,……1111なら15V/256になる。抵抗
ストリングでは１ステップでV/16だけ変り、重み付け抵
抗群と抵抗ストリングで出力電圧は になる。つまり８ビットD/A変換出力が得られる。一例
を次表に示す。こゝではVr（＋）＝3.78V、Vr（−）＝
1.22Vとしており、アナログ出力電圧V0は で表わされる。重み付け回路部での１ステップは0.01
V、抵抗ストリング部での１ステップは0.16Vである。
８ビットD/A変換器では、抵抗ストリングのみで実現す
ると256本の抵抗が必要になるが、本発明では15＋９＝2
4本で済み、小面積化が可能である。また単調性も得ら
れる。
ると256本の抵抗が必要になるが、本発明では15＋９＝2
4本で済み、小面積化が可能である。また単調性も得ら
れる。
即ち本回路の抵抗ストリング部分についての単調性は第
２図（ａ）と同じであり、また重み付け抵抗部分につい
ては、直列に入っている抵抗を挿脱するだけなので、ス
イッチのオン抵抗を考慮しても抵抗挿入後は挿入前より
抵抗は確実に高く、電位の逆転はない。特に図示のよう
に切換スイッチS11,S12,……を用いると、スイッチのオ
ン抵抗をR0として例えばR/16については、挿入前はR0、
挿入後はR/16＋R0であり、R/16が確実に挿脱されてい
る。他の抵抗についても同様である。
２図（ａ）と同じであり、また重み付け抵抗部分につい
ては、直列に入っている抵抗を挿脱するだけなので、ス
イッチのオン抵抗を考慮しても抵抗挿入後は挿入前より
抵抗は確実に高く、電位の逆転はない。特に図示のよう
に切換スイッチS11,S12,……を用いると、スイッチのオ
ン抵抗をR0として例えばR/16については、挿入前はR0、
挿入後はR/16＋R0であり、R/16が確実に挿脱されてい
る。他の抵抗についても同様である。
重み付け抵抗群は抵抗ストリングの１ステップを複数段
に細分するものであり、その細分数は2,4,8,……のいず
れでもよい。
に細分するものであり、その細分数は2,4,8,……のいず
れでもよい。
以上説明したように本発明によれば、少数の抵抗及びス
イッチで多ビットのD/A変換を行なうことができ、また
単調性も失なわないA/D変換器を提供することができ
る。
イッチで多ビットのD/A変換を行なうことができ、また
単調性も失なわないA/D変換器を提供することができ
る。
第１図は本発明の原理説明図、 第２図は従来例の説明図、 第３図は本発明の実施例を示す回路図である。 第１図でR,R,……及びASは抵抗ストリング型D/A変換
部、抵抗R/2,R/4,……及びスイッチS11〜S14,S21〜S24
は重み付け回路である。
部、抵抗R/2,R/4,……及びスイッチS11〜S14,S21〜S24
は重み付け回路である。
フロントページの続き (72)発明者 水谷 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭58−133031（ＪＰ，Ａ) 特開 昭60−191522（ＪＰ，Ａ) 特開 昭59−44125（ＪＰ，Ａ) 特開 昭56−132815（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力デジタル値の上位ｎビット（D4〜D7）
を受け、それに対応するステップのアナログ電圧を出力
する抵抗ストリング型のデジタルアナログ変換部と、 前記デジタルアナログ変換部の抵抗ストリングの正電源
側と正電源（Vr（＋））との間および負電源側と負電源
（Vr（−））との間にそれぞれ挿入された第１の可変抵
抗回路と第２の可変抵抗回路とからなり、前記入力デジ
タル値の下位ｍビットに従って前記変換部の１ステップ
分の電圧を2m分の１で細分した電位を出力する重み付け
回路とを備え、 前記重み付け回路の第１の可変抵抗回路および第２の可
変抵抗回路は、それぞれ２分の１ずつ重みの異なるｍ個
の抵抗（R/2,R/4,……）と、当該ｍ個の抵抗の各々を前
記下位ｍビットの対応するビットの値に応じて選択して
直列回路に接続を行いあるいは直列回路の接続からの切
り離しを行うｍ段に縦続されたｍ個の切換スイッチから
なるスイッチ群とを有し、各段の切換スイッチは前記抵
抗を介して前段と次段とを接続するスイッチングトラン
ジスタか、前段と次段とを前記抵抗を介さぜに直接接続
するスイッチングトランジスタかのいずれかを動作させ
て切換選択するように構成され、共通のビットで制御さ
れる前記第１の可変抵抗回路の切換スイッチと第２の可
変抵抗回路の切換スイッチは相補的に切換動作を行い、
前記第１の可変抵抗回路の入力端、出力端間に介在する
切換スイッチの抵抗の和、及び第２の可変抵抗回路の入
力端、出力端間に介在する切換スイッチの抵抗値の和
は、切換スイッチの切換状態に係らず一定であることを
特徴とするデジタルアナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070178A JPH0732364B2 (ja) | 1986-03-28 | 1986-03-28 | デジタルアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61070178A JPH0732364B2 (ja) | 1986-03-28 | 1986-03-28 | デジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62227224A JPS62227224A (ja) | 1987-10-06 |
| JPH0732364B2 true JPH0732364B2 (ja) | 1995-04-10 |
Family
ID=13424012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61070178A Expired - Fee Related JPH0732364B2 (ja) | 1986-03-28 | 1986-03-28 | デジタルアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732364B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3130528B2 (ja) * | 1990-07-31 | 2001-01-31 | 日本電気株式会社 | ディジタル・アナログ変換器 |
| JP2937452B2 (ja) * | 1990-10-12 | 1999-08-23 | 日本電気株式会社 | ディジタル・アナログ変換器 |
| US5617091A (en) * | 1994-09-02 | 1997-04-01 | Lowe, Price, Leblanc & Becker | Resistance ladder, D-A converter, and A-D converter |
| JP4299419B2 (ja) * | 1999-11-08 | 2009-07-22 | 富士通マイクロエレクトロニクス株式会社 | デジタルアナログ変換回路 |
| JP3281621B2 (ja) | 1999-12-21 | 2002-05-13 | 松下電器産業株式会社 | 高精度ｄａ変換回路 |
| EP1562167B1 (en) * | 2004-02-04 | 2018-04-11 | LG Display Co., Ltd. | Electro-luminescence display |
| JP2009302973A (ja) * | 2008-06-13 | 2009-12-24 | Sharp Corp | Ｄ／ａ変換器及びこれを備える基準電圧回路 |
| JP2010258950A (ja) * | 2009-04-28 | 2010-11-11 | Seiko Epson Corp | 比較回路、集積回路装置及び電子機器 |
| US20240340022A1 (en) * | 2021-08-17 | 2024-10-10 | Nippon Telegraph And Telephone Corporation | Digital-to-Analog Conversion Circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132815A (en) * | 1980-03-21 | 1981-10-17 | Nec Corp | Reference step voltage generating circuit |
| JPS58133031A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | Ｄａ変換回路 |
| JPS5944125A (ja) * | 1982-09-07 | 1984-03-12 | Toshiba Corp | デジタル−アナログ変換器 |
| JPS60191522A (ja) * | 1984-03-12 | 1985-09-30 | Nissin Electric Co Ltd | 抵抗出力装置 |
-
1986
- 1986-03-28 JP JP61070178A patent/JPH0732364B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62227224A (ja) | 1987-10-06 |
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