JPH07320936A - Laminated chip inductor - Google Patents
Laminated chip inductorInfo
- Publication number
- JPH07320936A JPH07320936A JP10937994A JP10937994A JPH07320936A JP H07320936 A JPH07320936 A JP H07320936A JP 10937994 A JP10937994 A JP 10937994A JP 10937994 A JP10937994 A JP 10937994A JP H07320936 A JPH07320936 A JP H07320936A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- spiral
- ferrite
- chip inductor
- laminated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Coils Or Transformers For Communication (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、積層形チップインダク
タの構造に関し、特に内部導体の直流抵抗を低減すると
ともに導体とフェライトシートとの応力を低減した構造
の積層形チップインダクタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a laminated chip inductor, and more particularly to a laminated chip inductor having a structure in which a direct current resistance of an internal conductor is reduced and a stress between a conductor and a ferrite sheet is reduced.
【0002】[0002]
【従来の技術】近年、電子機器等に対する小型・高性能
化の消費者ニーズは強く、これに伴い電子回路基板に搭
載される電子部品において比較的大きい容積を占めるイ
ンダクタも小型化を図りつつ面実装自動化に適合する所
謂チップインダクタが開発されている。2. Description of the Related Art In recent years, there has been a strong consumer demand for miniaturization and high performance of electronic devices, and along with this, inductors that occupy a relatively large volume in electronic components mounted on electronic circuit boards are being miniaturized. So-called chip inductors suitable for mounting automation have been developed.
【0003】上記チップインダクタはインダクタの構成
要素を中心として分類すると巻線の製法により巻線形と
印刷形に大別され、巻線形はさらに巻芯の種類により空
芯と磁芯(フェライトコア)に分かれ、後者は製品形態
により裸線形、樹脂モールド形、磁気シールド形に分か
れる。The above-mentioned chip inductors are roughly classified into winding type and printing type according to the manufacturing method of the winding, and the winding type is further classified into an air core and a magnetic core (ferrite core) depending on the type of winding core. The latter is divided into a bare linear type, a resin mold type, and a magnetic shield type depending on the product form.
【0004】一方、前記印刷形は巻芯に積層フェライト
シート(フェライト磁性粉末に樹脂を混合し練り合わせ
た板状のシート)を使用した閉磁路形の磁気シールド形
であって、図5に示されるように上下方向に螺旋状にな
った内部電極2をフェライト樹脂1にて封止し両端に端
子電極4を設けた構造をしており、その製造工程は図6
のように磁心にあたるフェライトシートと巻線にあたる
導体ペースト(内部電極となる)を印刷法により交互に
重ね合わせて積層し、同時焼成したものである。On the other hand, the printed type is a closed magnetic circuit type magnetic shield type using a laminated ferrite sheet (a plate-like sheet obtained by mixing a ferrite magnetic powder with a resin and kneading the resin) as a winding core, and is shown in FIG. As shown in FIG. 6, the internal electrode 2 spirally formed in the vertical direction is sealed with the ferrite resin 1 and the terminal electrodes 4 are provided at both ends.
As described above, the ferrite sheet corresponding to the magnetic core and the conductor paste corresponding to the winding (which becomes the internal electrode) are alternately laminated by the printing method and laminated, and simultaneously fired.
【0005】即ち、(a)始めに下地のフェライトシー
ト6に対し、(b)第一の導体ペースト7を印刷し、
(c)1/2フェライトシート8を積層し、(d)第二
の1/2導体ペースト9を印刷し、(e)1/2フェラ
イトシート10を積層し、(f)最後の導体ペースト1
1を印刷し、(g)上地のフェライトシート12を積層
し、(h)積層体を焼成し、(i)最後に導体ペースト
7、11の露出した端面に端子電極4を形成して完成す
る(巻数1回の場合)。That is, (a) first, (b) the first conductor paste 7 is printed on the underlying ferrite sheet 6,
(C) 1/2 ferrite sheet 8 is laminated, (d) second 1/2 conductor paste 9 is printed, (e) 1/2 ferrite sheet 10 is laminated, (f) last conductor paste 1
1 is printed, (g) the upper ferrite sheet 12 is laminated, (h) the laminated body is fired, and (i) finally, the terminal electrodes 4 are formed on the exposed end faces of the conductor pastes 7 and 11 and completed. Yes (when the number of turns is 1).
【0006】上記積層形チップインダクタは従来のボビ
ンに巻線して磁心を嵌装する方式に比して巻線と磁心の
空隙がなく占積率が100%で効率のよい設計ができ超
小型化が可能である。The multilayer chip inductor described above has a space factor of 100% with no space between the winding and the magnetic core and has a space factor of 100% as compared with the conventional method of winding the coil around the bobbin and mounting the magnetic core. Is possible.
【0007】また、この積層形チップインダクタは完全
な閉磁路でシールド形であることから漏洩インダクタン
スの影響がなく、基板配置の自由度が高いという利点が
ある。Further, since this multilayer chip inductor is a shield type with a completely closed magnetic circuit, it has the advantage that there is no influence of leakage inductance and the degree of freedom in board layout is high.
【0008】一方、特開平1年第253906号公報に
は磁性体粉末を混入した樹脂モールド内に金属コイルを
埋設したタイプのチップインダクタが開示され、特開平
3年第185703号公報には同じく磁性体(フェライ
ト)ペーストを押し出し成形すると同時に該磁性体ペー
スト内部に導体ペーストを細く螺旋状に押し出し成形す
るようにして螺旋導体を樹脂モールド内に閉じ込めて焼
成したタイプのチップインダクタの製造方法が開示され
ている。On the other hand, Japanese Unexamined Patent Publication No. 253906/1989 discloses a chip inductor of a type in which a metal coil is embedded in a resin mold in which magnetic powder is mixed. Disclosed is a method for manufacturing a chip inductor of a type in which a spiral conductor is confined in a resin mold and fired by extruding a body (ferrite) paste and simultaneously extruding a conductor paste in a thin spiral shape inside the magnetic paste. ing.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、前記従
来の積層形チップインダクタはフェライトシートの段差
部13に導体ペーストが横断印刷されている構造なので
該段差部分に応力が加わり易く、これを避けるため導体
ペーストを薄くすると導体の直流抵抗が大きくなってし
まう、逆に電流容量を上げるために導体を重ね印刷する
と応力が加わってノイズ除去等のインダクタの限流効果
が低下してしまうという問題点があった。However, since the conventional laminated chip inductor has a structure in which the conductor paste is transversely printed on the stepped portion 13 of the ferrite sheet, stress is easily applied to the stepped portion, and in order to avoid this, a conductor is applied. If the paste is thinned, the DC resistance of the conductor will increase, and conversely, if conductors are overprinted to increase the current capacity, stress will be applied and the current limiting effect of the inductor such as noise removal will decrease. It was
【0010】また、内部電極の巻数を増やそうとすると
積層数が多くなって製造工程が増えて製造コストが高く
なるという問題点があった。Further, if the number of windings of the internal electrode is increased, the number of laminated layers increases, the number of manufacturing steps increases, and the manufacturing cost increases.
【0011】一方、前記磁性体粉末を混入した樹脂モー
ルド内に金属コイルを埋設したタイプのチップインダク
タは積層タイプに比して小型化が難しく、コイル巻数が
限られるので十分なインダクタンスが必要に応じて得ら
れないという問題点があり、且つ基本的には磁気シール
ド形チップインダクタと構造を同じくするものであっ
て、積層形チップインダクタの改良というものではな
い。On the other hand, a chip inductor of the type in which a metal coil is embedded in a resin mold mixed with the magnetic powder is difficult to miniaturize as compared with the laminated type, and the number of coil turns is limited, so that a sufficient inductance is required if necessary. However, it is basically the same structure as the magnetic shield type chip inductor, and is not an improvement of the laminated type chip inductor.
【0012】また、前記同時押し出し成形によって磁性
体内部に内部電極を螺旋状に封止して焼成したタイプの
チップインダクタも同じく積層形ではなく、上記チップ
インダクタと比して既存の金属コイルを封止するか導体
ペーストを埋め込んで同時焼成するかの違いに過ぎず極
めて似たものである。Also, the chip inductor of the type in which the internal electrodes are spirally sealed inside the magnetic body by the above-mentioned extrusion molding and fired is not the laminated type, but the existing metal coil is sealed as compared with the above chip inductor. It is very similar only to the difference between stopping or embedding a conductor paste and co-firing.
【0013】したがって、既述の問題点が指摘される
他、上記押し出し成形の方法にて果たして適切な螺旋状
導体が得られるかの疑問があり、また特殊な製造装置が
必要になる点で問題が残る。Therefore, in addition to the above-mentioned problems pointed out, there is a question of whether an appropriate spiral conductor can be obtained by the above-mentioned extrusion molding method, and a special manufacturing apparatus is required. Remains.
【0014】本発明は、上記事情に鑑みてなされたもの
であり、積層フェライトシートと平行方向に螺旋を描く
一本の螺旋導体を形成した内部電極構造として段差によ
る応力を避け、且つ内部電極を太くできる構造とした積
層形チップインダクタを提供するものである。The present invention has been made in view of the above circumstances, and has an internal electrode structure in which one spiral conductor that draws a spiral in a direction parallel to the laminated ferrite sheet is formed, and stress due to a step is avoided, and the internal electrode is formed. It is intended to provide a laminated chip inductor having a structure capable of increasing the thickness.
【0015】[0015]
【課題を解決するための手段】本発明は、フェライト磁
性粉末に樹脂を混合し練り合わせた板状のフェライトシ
ートを上下に積層して閉磁路を形成するとともに内部に
螺旋導体を封止して焼成し端面に前記螺旋導体と接続す
る端子電極を設けた構造の積層形チップインダクタにお
いて、上層及び下層のフェライトシートに各々平行な複
数のスリットを設けるとともに該スリットに導体ペース
トを埋め込み印刷してシートと平行な横方向の上部導体
線及び下部導体線を形成し、且つ中層には前記上層及び
下層のフェライトシートにおける各スリット両端部に位
置する箇所にスルーホールを設けるとともに該スルーホ
ールに導体ペーストを埋め込み印刷したフェライトシー
トを複数枚重ねて縦方向導体線を形成することにより、
前記上部導体線及び下部導体線とともにフェライトシー
トと平行方向に螺旋を描く一本の螺旋導体を形成し、さ
らに一体焼成した積層体の両端面に前記螺旋導体と接続
する端子電極を設けたことを特徴とする積層形チップイ
ンダクタを提供することにより、上記目的を達成するも
のである。According to the present invention, plate-like ferrite sheets obtained by mixing and kneading a resin with ferrite magnetic powder are laminated on top and bottom to form a closed magnetic circuit, and a spiral conductor is sealed inside and fired. In the laminated chip inductor having a structure in which a terminal electrode connected to the spiral conductor is provided on the end face, a plurality of slits parallel to the upper and lower ferrite sheets are provided, and a conductor paste is embedded and printed in the slits to form a sheet. Parallel upper and lower conductor wires are formed in the horizontal direction, and through holes are provided in the middle layer at positions located at both ends of each slit in the upper and lower ferrite sheets, and a conductor paste is embedded in the through holes. By stacking multiple printed ferrite sheets to form vertical conductor wires,
A single spiral conductor that draws a spiral in a direction parallel to the ferrite sheet is formed together with the upper conductor wire and the lower conductor wire, and terminal electrodes connected to the spiral conductor are provided on both end faces of the integrally fired laminate. The above object is achieved by providing a characteristic multilayer chip inductor.
【0016】[0016]
【作用】本発明に係わる積層形チップインダクタにおい
ては、 (1)上層及び下層のフェライトシートに設けられた各
々平行な複数のスリットには横方向の上部導体線と下部
導体線となる導体ペーストが埋め込み印刷されており、
該内部電極部分の太さはフェライトシートの厚さ調整及
びスリット幅調整または重ね合わせによって自由に設定
できる。In the multilayer chip inductor according to the present invention, (1) a plurality of parallel slits provided in the upper and lower ferrite sheets are each provided with a conductor paste which becomes an upper conductor line and a lower conductor line in the lateral direction. It is embedded and printed,
The thickness of the internal electrode portion can be freely set by adjusting the thickness of the ferrite sheet, adjusting the slit width, or overlapping.
【0017】(2)同じく中層のフェライトシートのス
ルーホールの穴の大きさの調整によって縦方向導体線の
太さも自由に設定できる。したがって、直流抵抗の低減
が可能である。(2) Similarly, the thickness of the vertical conductor wire can be freely set by adjusting the size of the hole of the through hole of the ferrite sheet of the middle layer. Therefore, the direct current resistance can be reduced.
【0018】(3)中層部スルーホールは重なり合って
埋め込み印刷された導体ペーストによって中層部の全フ
ェライトシートの厚さに等しい縦方向導体線を形成し、
且つ上部導体線と下部導体線を一本の導体線となるよう
に連結する。即ち、上部導体線と下部導体線の両端は互
い違いにスルーホールによって螺旋状につながっている
のである。(3) The through-holes in the middle layer portion are overlapped with each other to form a conductor wire in the vertical direction having a thickness equal to the thickness of all ferrite sheets in the middle layer portion by means of the conductor paste which is embedded and printed.
In addition, the upper conductor wire and the lower conductor wire are connected so as to form a single conductor wire. That is, both ends of the upper conductor wire and the lower conductor wire are alternately connected in a spiral shape by through holes.
【0019】尚、前記スルーホールの積層は上下に真直
になるように上層及び下層シートの平行スリットが上方
から透視した場合に/\/\/状として、前記上層及び
下層のフェライトシートにおける各スリット両端部が連
続につながるように位置させる。When the parallel slits of the upper and lower sheets are viewed from above so that the through-holes are vertically straight, the slits in each of the upper and lower ferrite sheets are formed as / \ / \ /. Position both ends so that they are continuous.
【0020】(4)螺旋導体、即ち内部電極の巻数は一
枚のフェライトシートに形成されたスリット数に等し
く、必要に応じた自由度の高いインダクタンス値の設計
が可能である。故に巻数とフェライトシートの積層数と
は直接の関係はない。(4) The spiral conductor, that is, the number of turns of the internal electrode is equal to the number of slits formed in one ferrite sheet, and it is possible to design the inductance value with a high degree of freedom as required. Therefore, there is no direct relationship between the number of turns and the number of laminated ferrite sheets.
【0021】(5)螺旋導体はフェライトシートとの応
力がかかる構成でないので、限流効果(ノイズ除去作
用)が低下することがない。(5) Since the spiral conductor is not configured to be stressed with the ferrite sheet, the current limiting effect (noise removing effect) does not deteriorate.
【0022】[0022]
【実施例】本発明の実施例を、図面に基いて詳細に説明
する。Embodiments of the present invention will be described in detail with reference to the drawings.
【0023】図1は本発明に係わる積層形チップインダ
クタの構造を説明するための製造工程図であり、図2は
上記積層形チップインダクタの内部螺旋導体を示す透視
図である。また、図3は上層、中層、下層各フェライト
シートの積層関係を説明するための斜視図であり、図4
は積層形チップインダクタの中心軸を通る縦断面図であ
る。FIG. 1 is a manufacturing process diagram for explaining the structure of the multilayer chip inductor according to the present invention, and FIG. 2 is a perspective view showing an internal spiral conductor of the multilayer chip inductor. 3 is a perspective view for explaining the stacking relationship of the upper, middle, and lower ferrite sheets, and FIG.
FIG. 4 is a vertical cross-sectional view passing through the central axis of the multilayer chip inductor.
【0024】図1及び図2において、積層形チップイン
ダクタ30は、フェライト磁性粉末に樹脂を混合し練り
合わせた板状のフェライトシート15a〜15nを上下
に積層して閉磁路を形成するとともに内部に螺旋導体2
5を封止して焼成し端面に前記螺旋導体25の先端部と
接続する端子電極23、24を設けた構造であって、特
に、図1における上層及び下層のフェライトシート15
k、15mと15b、15cに各々平行な複数のスリッ
ト17、18を設けるとともに該スリットに導体ペース
トを埋め込み印刷してシートと平行な横方向の上部導体
線25a及び下部導体線25bを形成し、且つ中層には
前記上層及び下層のフェライトシート15b、15c、
15k、15mにおける各スリット両端部17a、17
b、18a、18bに位置する箇所にスルーホール19
a、19bを設けるとともに該スルーホールに導体ペー
ストを埋め込み印刷したフェライトシート15d〜15
jを7枚重ねて縦方向導体線25c、25dを形成する
ことにより、前記上部導体線25a及び下部導体線25
bとともにフェライトシートと平行方向に螺旋を描く一
本の螺旋導体25を磁性体内部に形成し、さらに一体焼
成した積層体の両端面に前記螺旋導体25両先端部25
e、25fと各々接続する端子電極23、24を設けた
ことを特徴とする。1 and 2, the laminated chip inductor 30 has plate-like ferrite sheets 15a to 15n, which are obtained by mixing and mixing a resin with ferrite magnetic powder, to form a closed magnetic circuit and to form a closed magnetic path inside. Conductor 2
5 is sealed and fired, and terminal electrodes 23 and 24 for connecting to the tip of the spiral conductor 25 are provided on the end face, and in particular, the upper and lower ferrite sheets 15 in FIG.
A plurality of slits 17 and 18 parallel to k, 15m and 15b and 15c are provided, and a conductive paste is embedded and printed in the slits to form upper conductor lines 25a and lower conductor lines 25b in the horizontal direction parallel to the sheet, In the middle layer, the upper and lower ferrite sheets 15b, 15c,
Both ends 17a, 17 of each slit at 15k, 15m
Through holes 19 are provided at positions b, 18a, and 18b.
Ferrite sheets 15d to 15 in which a and 19b are provided and conductor paste is embedded and printed in the through holes
The upper conductor wire 25a and the lower conductor wire 25 are formed by stacking seven sheets of j to form vertical conductor wires 25c and 25d.
A spiral conductor 25, which draws a spiral in a direction parallel to the ferrite sheet, is formed inside the magnetic body together with b, and both ends of the spiral conductor 25 are formed on both end faces of the integrally fired laminate.
It is characterized in that terminal electrodes 23 and 24 respectively connected to e and 25f are provided.
【0025】以下、本積層形チップインダクタ30の各
部材について詳述する。Each member of the multilayer chip inductor 30 will be described in detail below.
【0026】先ずフェライトシート15a…は酸化物磁
性材料として一般的なフェライト粉末に結合樹脂と溶剤
を混合練り合わせたものをシート状の厚さに成形したも
のである。上記フェライトは比較的抵抗が大きく、高周
波損失が小さいことから、特に高周波用の磁芯材料とし
て汎用されており、ニッケルコバルト系フェライト、ニ
ッケル亜鉛系フェライト、マンガン亜鉛系フェライトな
どの種類があるが、特にニッケル亜鉛系フェライトは抵
抗率が高いため電極を直付けすることが可能である。First, the ferrite sheets 15a are formed by mixing ferrite resin, which is generally used as an oxide magnetic material, with a binder resin and a solvent and kneading the mixture into a sheet-like thickness. Since the above-mentioned ferrite has a relatively large resistance and a high-frequency loss is small, it is widely used as a magnetic core material especially for high frequencies, and there are types such as nickel-cobalt ferrite, nickel-zinc ferrite, and manganese-zinc ferrite. In particular, nickel-zinc based ferrite has a high resistivity, so that the electrode can be directly attached.
【0027】次に端子電極23、24はAgペーストあ
るいはAgーPdペースト(AgーPd合金粉末、ガラ
ス、ビヒクル等から成る)を塗布し150℃前後で乾燥
した後、600〜800℃で焼成してなる。これに半田
ディップ、ペースト半田を印刷、塗布するか、または半
田メッキを施すことにより半田層が形成され導電接続が
容易となる。Next, the terminal electrodes 23, 24 are coated with Ag paste or Ag-Pd paste (comprising Ag-Pd alloy powder, glass, vehicle, etc.), dried at around 150 ° C., and then baked at 600-800 ° C. It becomes. A solder layer is formed by printing or applying solder dip or paste solder on this, or by applying solder plating to facilitate conductive connection.
【0028】また、導体ペーストは銀または銀ーパラジ
ウム合金等を主成分とする電極材粉末を樹脂及び溶剤と
混合練り合わせたものである。The conductor paste is obtained by mixing and kneading electrode material powder containing silver or a silver-palladium alloy as a main component with a resin and a solvent.
【0029】次に、製造工程について概説すると、各フ
ェライトシート15b〜15mのスリット17、18及
びスルーホール19a、19bは予めフェライトシート
成形時に同時に加工しておく。Next, the manufacturing process will be outlined. The slits 17 and 18 and the through holes 19a and 19b of each of the ferrite sheets 15b to 15m are preliminarily processed at the same time when the ferrite sheet is formed.
【0030】また、導体ペーストの上記スリット及びス
ルーホールへの埋め込み印刷は例えばスリットやスルー
ホールと同位置に同形状の貫通孔が空いたマスク板をフ
ェライトシート上に載置して導体ペーストを一様に押圧
して流し込む方法が採られる。For embedding and printing the conductor paste in the slits and through holes, for example, a mask plate having through holes of the same shape at the same positions as the slits and through holes is placed on the ferrite sheet to remove the conductor paste. The method of pressing and pouring is adopted.
【0031】次に、図3に示されるように、上層、中
層、下層の各層フェライトシートのスリットとスルーホ
ールの位置関係はフェライトシート15m、15f、1
5bを例に説明すると、中層シート15fの端面に至る
配線部分20の端部20bからスルーホールにて上層シ
ート15mのスリット18の端部18bに導通し、他端
18aからスルーホール19aを通して下層シート15
bのスリット17の端部17aに至り、同スリットの他
端17bからスルーホール19bを通して上層シート1
5mの隣のスリット18′の端部18bに至る。以上の
繰り返しによって上層及び下層シートの各スリットに埋
め込まれた上部導体線25aと下部導体線25bの両端
は互い違いに中層シートのスルーホールによる縦方向導
体線25cと一本の螺旋状につながっているのである。Next, as shown in FIG. 3, the positional relationship between the slits and the through holes of the upper, middle, and lower layer ferrite sheets is the ferrite sheets 15m, 15f, and 1.
5b is taken as an example, the end portion 20b of the wiring portion 20 reaching the end surface of the middle layer sheet 15f is electrically connected to the end portion 18b of the slit 18 of the upper layer sheet 15m through the through hole, and the other end 18a is passed through the through hole 19a to form the lower layer sheet. 15
The upper sheet 1 reaches the end portion 17a of the slit 17 of FIG.
It reaches the end 18b of the slit 18 'next to 5m. By repeating the above, both ends of the upper conductor wire 25a and the lower conductor wire 25b embedded in the slits of the upper and lower layer sheets are alternately connected in a spiral shape with the vertical conductor wire 25c by the through hole of the middle layer sheet. Of.
【0032】尚、前記スルーホール19a、19bの縦
の積層は上下に真直になるように上層、下層の平行スリ
ットが上方から透視した場合に/\/\/状として、端
部18aと17aとが連続につながるようにすることが
肝要である。The vertical stacking of the through holes 19a and 19b is such that the upper and lower parallel slits have a shape of / \ / \ / when viewed from above so that the upper and lower parallel slits are straight, and end portions 18a and 17a are formed. It is essential that the are connected continuously.
【0033】尚、下層フェライトシート15bと15c
は同等であり、中層フェライトシート15d〜15jは
同等であり(但し15fと15gには端子電極に接続す
るための配線部分20が端面まで付設されていること前
述の通りである。)、上層フェライトシート15k、1
5mは同等である。これら複数枚の同等フェライトシー
トは螺旋導体25の内部電極としての太さを確保するた
めに積層されているのであって、積層枚数は任意に設定
可能である。したがって、内部電極の直流抵抗の低減が
可能となる。The lower ferrite sheets 15b and 15c
Are the same, and the middle-layer ferrite sheets 15d to 15j are the same (however, the wiring portions 20 for connecting to the terminal electrodes are additionally provided up to the end faces in 15f and 15g, as described above), and the upper-layer ferrites. Sheet 15k, 1
5m is equivalent. The plurality of equivalent ferrite sheets are stacked in order to secure the thickness of the spiral conductor 25 as an internal electrode, and the number of stacked layers can be set arbitrarily. Therefore, it is possible to reduce the DC resistance of the internal electrodes.
【0034】上記フェライト積層体内部の螺旋導体25
は図4の断面図から明らかなように、シート間に挟まれ
る構成でなくシートを貫通する構成であるからフェライ
トシート15a〜15nの応力がかからず限流効果(ノ
イズ除去作用)が低下することがない。The spiral conductor 25 inside the ferrite laminate.
As is clear from the cross-sectional view of FIG. 4, since the sheet is not sandwiched between the sheets but penetrates through the sheet, the stress of the ferrite sheets 15a to 15n is not applied and the current limiting effect (noise removing effect) is reduced. Never.
【0035】尚、本発明における積層形チップインダク
タの形状は一般的には直方体であり、フェライトシート
も長方形状であるが、特段の制限はない。The multilayer chip inductor according to the present invention is generally rectangular parallelepiped and the ferrite sheet is also rectangular, but there is no particular limitation.
【0036】[0036]
【発明の効果】本発明に係わる積層形チップインダクタ
は上記のように構成されているため、 (1)内部電極の螺旋導体に応力がかかることがなく、
限流効果(ノイズ除去作用)が低下することがないとい
う優れた効果を有する。Since the multilayer chip inductor according to the present invention is constructed as described above, (1) no stress is applied to the spiral conductor of the internal electrode,
It has an excellent effect that the current limiting effect (noise removing effect) does not decrease.
【0037】(2)また、内部電極の太さを大きくする
ことができるので直流抵抗が低減され、電流容量を増す
ことができるという優れた効果を有する。(2) Further, since the thickness of the internal electrodes can be increased, the direct current resistance can be reduced and the current capacity can be increased.
【0038】(3)スリット数の増減で内部電極の巻数
が容易に対応でき、且つフェライトシートの積層数は増
加しないので製造コストが低減できるという優れた効果
を有する。(3) The number of windings of the internal electrode can be easily adjusted by increasing or decreasing the number of slits, and the number of laminated ferrite sheets does not increase, so that the manufacturing cost can be reduced.
【図1】本発明に係わる積層形チップインダクタの構造
を説明するための製造工程図である。FIG. 1 is a manufacturing process diagram for explaining the structure of a multilayer chip inductor according to the present invention.
【図2】上記積層形チップインダクタの内部螺旋導体を
示す透視図である。FIG. 2 is a perspective view showing an internal spiral conductor of the multilayer chip inductor.
【図3】上層、中層、下層各フェライトシートの積層関
係を説明するための斜視図である。FIG. 3 is a perspective view for explaining the stacking relationship of the upper, middle, and lower ferrite sheets.
【図4】積層形チップインダクタの中心軸を通る縦断面
図である。FIG. 4 is a vertical cross-sectional view passing through the central axis of the multilayer chip inductor.
【図5】従来の積層形チップインダクタの内部構造を示
す一部破断斜視図である。FIG. 5 is a partially cutaway perspective view showing the internal structure of a conventional multilayer chip inductor.
【図6】上記製造工程従来の積層形チップインダクタの
内部構造を示す一部破断斜視図である。FIG. 6 is a partially cutaway perspective view showing an internal structure of the conventional multilayer chip inductor in the manufacturing process.
1 フェライトシート 2 内部電極 4、23、24 端子電極 6 下地のフェライトシート 7 第一の導体ペースト 8、10 1/2フェライトシート 9 第二の1/2導体ペースト 11 最後の導体ペースト 12 上地のフェライトシート 13 フェライトシートの段差部 15a〜15n フェライトシート 17、18、18′ スリット 17a、17b スリット端部 19a、19b スルーホール 20 配線部分 25 螺旋導体 25a 上部導体線 25b 下部導体線 25c 縦方向導体線 25d、25e 螺旋導体先端部 30 積層形チップインダクタ 1 Ferrite Sheet 2 Internal Electrodes 4, 23, 24 Terminal Electrode 6 Base Ferrite Sheet 7 First Conductor Paste 8, 10 1/2 Ferrite Sheet 9 Second 1/2 Conductor Paste 11 Last Conductor Paste 12 Ferrite sheet 13 Steps of ferrite sheet 15a to 15n Ferrite sheet 17, 18, 18 'Slits 17a, 17b Slit ends 19a, 19b Through hole 20 Wiring portion 25 Spiral conductor 25a Upper conductor wire 25b Lower conductor wire 25c Vertical conductor wire 25d, 25e spiral tip 30 laminated chip inductor
Claims (1)
合わせた板状のフェライトシートを上下に積層して閉磁
路を形成するとともに内部に螺旋導体を封止して焼成し
端面に前記螺旋導体と接続する端子電極を設けた構造の
積層形チップインダクタにおいて、上層及び下層のフェ
ライトシートに各々平行な複数のスリットを設けるとと
もに該スリットに導体ペーストを埋め込み印刷してシー
トと平行な横方向の上部導体線及び下部導体線を形成
し、且つ中層には前記上層及び下層のフェライトシート
における各スリット両端部に位置する箇所にスルーホー
ルを設けるとともに該スルーホールに導体ペーストを埋
め込み印刷したフェライトシートを複数枚重ねて縦方向
導体線を形成することにより、前記上部導体線及び下部
導体線とともにフェライトシートと平行方向に螺旋を描
く一本の螺旋導体を形成し、さらに一体焼成した積層体
の両端面に前記螺旋導体と接続する端子電極を設けたこ
とを特徴とする積層形チップインダクタ。1. A plate-shaped ferrite sheet obtained by mixing and kneading a resin with ferrite magnetic powder is laminated on top and bottom to form a closed magnetic circuit, and a spiral conductor is sealed inside and fired to connect the spiral conductor to an end face. In a laminated chip inductor having a structure in which a terminal electrode is provided, a plurality of parallel slits are provided in the upper and lower ferrite sheets, and conductive paste is embedded and printed in the slits to form an upper conductor wire in a horizontal direction parallel to the sheet. And lower conductor lines are formed, and through holes are provided in the middle layer at positions located at both ends of each slit in the upper and lower ferrite sheets, and a plurality of ferrite sheets are printed by embedding conductor paste in the through holes. By forming a vertical conductor wire by using the upper conductor wire and the lower conductor wire, A multilayer chip inductor, wherein one spiral conductor that draws a spiral in a direction parallel to the sheet is formed, and terminal electrodes connected to the spiral conductor are provided on both end faces of the integrally fired laminate.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10937994A JPH07320936A (en) | 1994-05-24 | 1994-05-24 | Laminated chip inductor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10937994A JPH07320936A (en) | 1994-05-24 | 1994-05-24 | Laminated chip inductor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07320936A true JPH07320936A (en) | 1995-12-08 |
Family
ID=14508759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10937994A Withdrawn JPH07320936A (en) | 1994-05-24 | 1994-05-24 | Laminated chip inductor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07320936A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0929085A2 (en) * | 1998-01-08 | 1999-07-14 | Taiyo Yuden Co., Ltd. | Electronic components |
EP0953994A2 (en) * | 1998-05-01 | 1999-11-03 | Taiyo Yuden Co., Ltd. | Multi-laminated inductor and manufacturing method thereof |
WO2009009885A1 (en) * | 2007-07-13 | 2009-01-22 | Université de Montréal | Free fatty acids for interfering with growth of fusarium graminearum |
US20120268229A1 (en) * | 2011-04-21 | 2012-10-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Compact Vertical Inductors Extending in Vertical Planes |
JP2013516782A (en) * | 2010-01-06 | 2013-05-13 | シリコン ハーモニー カンパニー リミテッド | Solenoid inductor used for frequency synthesizer in digital CMOS process |
-
1994
- 1994-05-24 JP JP10937994A patent/JPH07320936A/en not_active Withdrawn
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0929085A2 (en) * | 1998-01-08 | 1999-07-14 | Taiyo Yuden Co., Ltd. | Electronic components |
EP0929085A3 (en) * | 1998-01-08 | 2000-02-23 | Taiyo Yuden Co., Ltd. | Electronic components |
EP0953994A2 (en) * | 1998-05-01 | 1999-11-03 | Taiyo Yuden Co., Ltd. | Multi-laminated inductor and manufacturing method thereof |
EP0953994A3 (en) * | 1998-05-01 | 2000-02-23 | Taiyo Yuden Co., Ltd. | Multi-laminated inductor and manufacturing method thereof |
WO2009009885A1 (en) * | 2007-07-13 | 2009-01-22 | Université de Montréal | Free fatty acids for interfering with growth of fusarium graminearum |
JP2013516782A (en) * | 2010-01-06 | 2013-05-13 | シリコン ハーモニー カンパニー リミテッド | Solenoid inductor used for frequency synthesizer in digital CMOS process |
US20120268229A1 (en) * | 2011-04-21 | 2012-10-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Compact Vertical Inductors Extending in Vertical Planes |
US9559053B2 (en) * | 2011-04-21 | 2017-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Compact vertical inductors extending in vertical planes |
US10276295B2 (en) | 2011-04-21 | 2019-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Compact vertical inductors extending in vertical planes |
US10665380B2 (en) | 2011-04-21 | 2020-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Compact vertical inductors extending in vertical planes |
US10971296B2 (en) | 2011-04-21 | 2021-04-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Compact vertical inductors extending in vertical planes |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7292128B2 (en) | Gapped core structure for magnetic components | |
US8910373B2 (en) | Method of manufacturing an electromagnetic component | |
US4322698A (en) | Laminated electronic parts and process for making the same | |
JP3197022B2 (en) | Multilayer ceramic parts for noise suppressor | |
US6223422B1 (en) | Method of manufacturing multilayer-type chip inductors | |
JPH1126241A (en) | Laminated electronic component and manufacture thereof | |
JP2001044037A (en) | Laminated inductor | |
US20150130577A1 (en) | Insulation planar inductive device and methods of manufacture and use | |
JP2002093623A (en) | Laminated inductor | |
JPH11265823A (en) | Laminated inductor and manufacture of the same | |
JPH1197256A (en) | Laminated chip inductor | |
JPH07320936A (en) | Laminated chip inductor | |
JP3074853B2 (en) | Inductance component and its manufacturing method | |
CN109659112B (en) | Core for winding, method for manufacturing core for winding, and electronic component with winding | |
JP3444226B2 (en) | Multilayer inductor | |
JP3233306B2 (en) | Multilayer noise absorbing element composite | |
EP0126446B1 (en) | Noise filter and production method | |
JP3320096B2 (en) | Multilayer inductor and method of manufacturing the same | |
CN107871586A (en) | The manufacture method of laminated electronic component | |
JP2001284125A (en) | Planar magnetic device | |
JP2004006760A (en) | Electronic component | |
JPH05121240A (en) | Inductance part and its manufacture | |
JPH05205944A (en) | Laminated inductor and laminated ceramic component | |
JPH02256214A (en) | Chip inductor and its manufacture | |
JPH05121241A (en) | Inductance part and its manufacture |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010731 |