JPH07326282A - Electron source and image forming device with built-in electron source - Google Patents
Electron source and image forming device with built-in electron sourceInfo
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- JPH07326282A JPH07326282A JP11626594A JP11626594A JPH07326282A JP H07326282 A JPH07326282 A JP H07326282A JP 11626594 A JP11626594 A JP 11626594A JP 11626594 A JP11626594 A JP 11626594A JP H07326282 A JPH07326282 A JP H07326282A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、電子源およびその応用
である表示装置等の画像形成装置にかかわり、特に表面
伝導型放出素子を多数個備える電子源およびその応用で
ある表示装置等の画像形成装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electron source and an image forming apparatus such as a display device which is an application thereof, and more particularly to an electron source including a large number of surface conduction electron-emitting devices and an image of a display device which is an application thereof. Forming apparatus
【0002】[0002]
【従来の技術】従来、電子放出素子として熱電子源と冷
陰極電子源の2種類が知られている。冷陰極電子源には
電界放出型(以下FE型と略す)、金属/絶縁層/金属
型(以下MIMと略す)や表面伝導型電子放出素子等が
ある。FE型の例としてはW.P.Dyke&W.W.
Dolan、“Field emission”、Ad
vabce in Electron Physic
s、8、89(1956)あるいはC.A.Spind
t,“PHYSICSL Propertiesof
thin−film field emission
cathodeswith molybdenium
cones”,J.Appl.Phys.,47,52
48(1976)等が知られている。2. Description of the Related Art Conventionally, two types of electron emitters, a thermoelectron source and a cold cathode electron source, are known. The cold cathode electron source includes a field emission type (hereinafter abbreviated as FE type), a metal / insulating layer / metal type (hereinafter abbreviated as MIM), a surface conduction type electron emitting device, and the like. As an example of the FE type, W. P. Dyke & W. W.
Dolan, "Field Emission", Ad
vacuum in Electron Physic
s, 8, 89 (1956) or C.I. A. Spind
t, “PHYSICSL Properties of
thin-film field emission
cathodeswith mollybdenium
cones ", J. Appl. Phys., 47, 52.
48 (1976) and the like are known.
【0003】MIM型の例としてはC.A.Mead、
“The tunnel−emission ampl
ifier、J.Appl.Phys.,32、646
(1961)等が知られている。An example of the MIM type is C.I. A. Mead,
"The tunnel-emission ampl
ifier, J.M. Appl. Phys. , 32, 646
(1961) and the like are known.
【0004】表面伝導型電子放出素子の例としては、
M.I.Elinson、RadioEng.Elec
tron Phys.,10、(1965)等がある。As an example of the surface conduction electron-emitting device,
M. I. Elinson, Radio Eng. Elec
tron Phys. , 10, (1965) and so on.
【0005】表面伝導型電子放出素子は基板上に形成さ
れた小面積の薄膜に、膜面に平行に電流を流すことによ
り、電子放出が生ずる現象を利用するものである。この
表面伝導型電子放出素子としては、前記エリンソン等に
よるSnO2 薄膜を用いたもの、Au薄膜によるもの
[G.Dittmer:“The Solid Fil
ms”、9、317(1972)]、In203/SnO
2 薄膜によるもの[M.Hartwell and
C.G.Fonstad:“IEEE Trans.E
D Conf.”、519(1975)]、カーボン薄
膜によるもの[荒木久 他:真空、第26巻、第1号、
22頁(1983)]等が報告されている。The surface conduction electron-emitting device utilizes a phenomenon that electron emission occurs when a current is passed through a thin film of a small area formed on a substrate in parallel with the film surface. As the surface conduction electron-emitting device, one using the SnO 2 thin film by Erinson et al., One using the Au thin film [G. Dittmer: "The Solid Fil"
ms ", 9,317 (1972)] , In 2 0 3 / SnO
2 Thin film [M. Hartwell and
C. G. Fonstad: “IEEE Trans.E
D Conf. , 519 (1975)], by a carbon thin film [Haraki Araki et al .: Vacuum, Vol. 26, No. 1,
22 (1983)] and the like are reported.
【0006】これらの表面伝導型電子放出素子の典型的
な素子構成として前述のM.ハートウェルの素子構成を
図11に示す。同図において112は絶縁性基板であ
る。21は電子放出部形成用薄膜で、H型形状のパター
ンに、スパッタで形成された金属酸化物薄膜等からな
り、後述のフォーミングと呼ばれる通電処理により電子
放出部111が形成される。21は電子放出部を含む薄
膜と呼ぶことにする。As a typical device configuration of these surface conduction electron-emitting devices, the above-mentioned M. The Hartwell device structure is shown in FIG. In the figure, 112 is an insulating substrate. Reference numeral 21 denotes an electron emitting portion forming thin film, which is formed of a metal oxide thin film or the like formed by sputtering on an H-shaped pattern, and the electron emitting portion 111 is formed by an energization process called forming described later. Reference numeral 21 is a thin film including an electron emitting portion.
【0007】従来、これらの表面伝導型電子放出素子に
おいては、電子放出を行う前に電子放出部形成用薄膜2
1を予めフォーミングと呼ばれる通電処理をすることに
よって電子放出部111を形成するのが一般的であっ
た。即ち、フォーミングとは前記電子放出部形成用薄膜
21の両端に電圧を印加通電し、電子放出部形成用薄膜
を局所的に破壊、変形もしくは変質せしめ、電気的に高
抵抗な状態にした電子放出部111を形成することであ
る。尚、電子放出部111は電子放出部形成用薄膜21
の一部に亀裂が発生しその亀裂付近から電子放出が行わ
れる。以下フォーミングにより形成した電子放出部を含
む電子放出部形成用薄膜21を電子放出部を含む薄膜と
呼ぶ。前記フォーミング処理をした表面伝導型電子放出
素子は、上述電子放出部を含む薄膜21に電圧を印加
し、電子に電流を流すことにより、上述電子放出部11
1より電子を放出せしめるものである。しかしながら、
これら従来の表面伝導型電子放出素子においては、実用
化にあたっては、様々の問題があったが、本出願人等
は、後述する様な様々な改善を鋭意検討し、実用化上の
様々な問題点を解決してきた。Conventionally, in these surface conduction electron-emitting devices, the electron-emitting portion forming thin film 2 is formed before electron emission.
It was general that the electron emission portion 111 was formed by subjecting 1 to an energization process called forming in advance. That is, forming means that a voltage is applied to both ends of the electron-emitting-portion forming thin film 21 to locally destroy, deform or alter the electron-emitting-portion forming thin film so that the electron emission is in a high resistance state. To form the part 111. The electron emitting portion 111 is the thin film 21 for forming the electron emitting portion.
A crack is generated in a part of the area and electrons are emitted from the vicinity of the crack. Hereinafter, the electron emission part forming thin film 21 including the electron emission part formed by forming is referred to as a thin film including the electron emission part. In the surface-conduction type electron-emitting device that has been subjected to the forming process, a voltage is applied to the thin film 21 including the above-mentioned electron-emitting portion, and a current is caused to flow through the electrons, so that the above-mentioned electron-emitting portion 11 is formed.
The electron is emitted from 1. However,
In these conventional surface conduction electron-emitting devices, there were various problems in practical use, but the applicants of the present invention diligently studied various improvements as described below, and found various problems in practical use. I have solved the point.
【0008】上述の表面伝導型放出素子は、構造が単純
で製造も容易であることから、大面積にわたって多数の
素子を配列形成できる利点がある。そこで、この特徴を
生かせるようないろいろな応用が研究されている。例え
ば、荷電ビーム源、表示装置等があげられる。多数の表
面伝導型放出素子を配列形成した例としては、並列に表
面伝導型電子放出素子を配列し、個々の素子の両端を配
線にてそれぞれ結線した行を多数配列した電子源があげ
られる。(例えば、本出願人の特開平1−03133
2)また、特に表示装置等の画像形成装置においては、
近年、液晶を用いた平板型表示装置が、CRTに替わっ
て、普及してきたが、自発光型でないため、バックライ
ト等を持たなければならない等の問題点があり、自発光
型の表示装置の開発が、望まれてきた。表面伝導型放出
素子を多数配置した電子源と電子源より放出された電子
によって、可視光を発光せしめる蛍光体とを組み合わせ
た表示装置である画像形成装置は、大画面の装置でも比
較的容易に製造でき、かつ表示品位の優れた自発光型表
示装置である。(例えば、本出願人のUSP50668
83)The above-mentioned surface conduction electron-emitting device has an advantage that a large number of devices can be arrayed over a large area because it has a simple structure and is easy to manufacture. Therefore, various applications that can make full use of this feature are being studied. Examples thereof include a charged beam source and a display device. An example of arranging a large number of surface conduction electron-emitting devices is an electron source in which surface conduction electron-emitting devices are arranged in parallel and a large number of rows in which both ends of each device are connected by wiring are arranged. (For example, Japanese Patent Application Laid-Open No. 1-03133 of the present applicant.
2) Further, particularly in an image forming apparatus such as a display device,
In recent years, flat panel display devices using liquid crystal have become popular in place of CRTs, but since they are not self-luminous, they have problems such as having a backlight, etc. Development has been desired. An image forming apparatus, which is a display apparatus in which a large number of surface conduction electron-emitting devices are arranged and a phosphor that emits visible light by the electrons emitted from the electron sources, is relatively easy to use in an image forming apparatus. It is a self-luminous display device that can be manufactured and has excellent display quality. (For example, applicant's USP 50668
83)
【0009】[0009]
【発明が解決しようとする課題】基板上に行列状に、多
数個の平面型あるいは、垂直型表面伝導型電子放出素子
を配列した電子源構成においては、大画面化、高精細化
をしていくに従い、配線の幅を狭く、かつ厚みを厚くす
る必要があり、これにより層間絶縁膜の段差が大きくな
り、段差部分での被覆が悪くなり上記配線の断線等の問
題が生じた。本発明は、この層間絶縁膜におけるピンホ
ールによる配線間のリークの減少と、層間絶縁膜の段差
部分での被覆の悪さによる上配線の断線等を無くすこと
による歩留まりの向上と、配線および層間絶縁膜の信頼
性の向上を目的とする。In the electron source structure in which a large number of plane type or vertical type surface conduction electron-emitting devices are arranged in a matrix on a substrate, a large screen and high definition are required. The width of the wiring needs to be narrowed and the thickness thereof needs to be increased as the wiring progresses. This causes a large step difference in the interlayer insulating film, resulting in poor coverage at the stepped portion and the above-mentioned problems such as wire breakage. The present invention reduces the leakage between wirings due to pinholes in the interlayer insulating film, improves the yield by eliminating disconnection of the upper wiring due to poor coverage at the step portion of the interlayer insulating film, and improves the yield of wiring and interlayer insulation. The purpose is to improve the reliability of the film.
【0010】[0010]
【課題を解決するための手段】上記目的を達成するため
に本発明は絶縁性基板に層間絶縁膜を介して形成した行
方向配線と列方向配線に、少なくとも1対の素子電極と
電子放出部を含む薄膜とで構成される表面伝導型電子放
出素子の素子電極を接続することで行列状に多数の表面
伝導型電子放出素子を配列した電子源において、前記絶
縁膜が、スパッタ法による絶縁膜と、ガラス塗布法によ
る塗布形絶縁膜を重ねた少なくとも2層以上の多層膜に
より形成される事を特徴とする電子源を提供するもの
で、層間絶縁膜がその形成後、これをドライエッチング
により平坦化し形成してなること、層間絶縁膜が、スパ
ッタ法による絶縁膜形成後、ガラス塗布法による塗布形
絶縁膜を形成し、これをドライエッチングにより平坦化
し形成した膜であること、層間絶縁膜が、ガラス塗布法
による塗布形絶縁膜形成後、スパッタ法による絶縁膜を
形成し、これをドライエッチングにより平坦化し形成し
た膜であることを含むものである。In order to achieve the above object, the present invention provides at least a pair of device electrodes and electron-emitting portions in row-direction wirings and column-direction wirings formed on an insulating substrate via an interlayer insulating film. In the electron source in which a large number of surface conduction electron-emitting devices are arranged in a matrix by connecting the device electrodes of the surface conduction electron-emitting device composed of a thin film containing And an electron source characterized in that it is formed by a multilayer film of at least two layers in which coating type insulating films formed by a glass coating method are stacked. After the interlayer insulating film is formed, it is dry-etched. The interlayer insulating film is a film formed by planarizing and forming, and after forming an insulating film by a sputtering method, a coating type insulating film is formed by a glass coating method and then flattened by dry etching. When the interlayer insulating film, after coating type insulating film formed by the glass coating method, to form an insulating film by a sputtering method, which is intended to include that the film flattened formed by dry etching.
【0011】また本発明は上記電子源を組込んでなる画
像形成装置である。The present invention is also an image forming apparatus incorporating the above electron source.
【0012】[0012]
【作用】本発明は行列状に、多数個の平面型あるいは、
垂直型表面伝導型放出素子を配列した電子源構成におけ
る行方向配線と列方向配線の間の層間絶縁膜について、
スパッタ法により形成した絶縁膜と、ガラス塗布法によ
り形成した塗布形絶縁膜とを、少なくとも2層以上重ね
て形成し、またこれをドライエッチングすることにより
平坦化をすることを特徴としている。According to the present invention, a large number of plane type or
About the interlayer insulating film between the row-direction wiring and the column-direction wiring in the electron source configuration in which the vertical surface conduction electron-emitting devices are arranged,
The present invention is characterized in that an insulating film formed by a sputtering method and a coating type insulating film formed by a glass coating method are formed so as to be overlapped with each other by at least two layers or more, and are planarized by dry etching.
【0013】これにより作られた絶縁膜としては、例え
ば、行方向配線上にスパッタ法により絶縁膜を形成し、
その上に、ガラス塗布法による塗布形絶縁膜を形成し、
ドライエッチを行い平坦化をした絶縁膜、又は、行方向
配線上に、ガラス塗布法により塗布形絶縁膜を形成し、
この上に、スパッタ法により絶縁膜を形成し、これをド
ライエッチして平坦化した絶縁膜、等があげられる。As the insulating film thus formed, for example, an insulating film is formed on the row-direction wiring by a sputtering method,
On top of that, a coating type insulating film is formed by the glass coating method,
A dry-etched flattened insulating film or a coating type insulating film is formed on the row wiring by a glass coating method,
An insulating film is formed by forming an insulating film on this by a sputtering method and flattening it by dry etching.
【0014】前者は、塗布形絶縁膜によりピンボールが
埋められることで、ピンボールによるショート欠陥を減
らすことができ、一方後者は、先に塗布形絶縁膜を形成
するため、前者に比べ、より平坦化がなされる。The former can reduce short-circuit defects due to the pinballs by filling the pinballs with the coating type insulating film, while the latter forms the coating type insulating film first, so that it is more effective than the former. Planarization is performed.
【0015】この様にスパッタ膜と塗布形絶縁膜を形成
するプロセスの順序は目的に応じて選ぶことができる。The order of the processes for forming the sputtered film and the coated insulating film can be selected according to the purpose.
【0016】これにより、大画面化に伴い行方向配線の
アスペクト比が大きくなっても、ガラス塗布法により段
差の少ない絶縁層を形成することができ、その上に行方
向配線を形成する際、断線等が減り、歩留まりがあがる
と共に、ガラス塗布法により、絶縁膜中のピンホールが
埋められ、配線間のリークが減少する。As a result, even if the aspect ratio of the row-direction wiring increases with the increase in screen size, it is possible to form an insulating layer having a small level difference by the glass coating method, and when forming the row-direction wiring on the insulating layer. The disconnection and the like are reduced, the yield is increased, and the pinhole in the insulating film is filled by the glass coating method, so that the leak between the wirings is reduced.
【0017】(実施態様)本発明においては、絶縁膜の
形成はスパッタ法とガラス塗布法により多層絶縁膜を形
成するものである。(Embodiment) In the present invention, an insulating film is formed by forming a multilayer insulating film by a sputtering method and a glass coating method.
【0018】スパッタ法による絶縁膜としては、SiO
2 ,Si3 N4 ,Al2 O3 ,AlN等がある。The insulating film formed by the sputtering method is SiO 2.
2 , Si 3 N 4 , Al 2 O 3 , AlN and the like.
【0019】これらの厚さは0.3〜5.0μmが好ま
しい。スパッタ法は公知の方法で行われる。The thickness of these is preferably 0.3 to 5.0 μm. The sputtering method is performed by a known method.
【0020】ガラス塗布法は回転塗布等が好ましい。こ
れらの厚さは0.3〜5.0μmとすることが望まし
い。The glass coating method is preferably spin coating or the like. The thickness of these is preferably 0.3 to 5.0 μm.
【0021】本発明においては、上記多層絶縁膜を更に
ドライエッチングして平坦化することが好ましい。In the present invention, it is preferable to further dry-etch the above-mentioned multilayer insulating film to flatten it.
【0022】ドライエッチングは、CF4 +H2 ,CF
4 +C2 H4 ,CHF3 ,C2 F6,C3 F8 ,C4 F
10等が好ましい。Dry etching uses CF 4 + H 2 , CF
4 + C 2 H 4 , CHF 3 , C 2 F 6 , C 3 F 8 , C 4 F
10 etc. are preferable.
【0023】基板としては、ソーダ石英ガラス、鉛ガラ
ス、ほうけい酸ガラス、石英ガラスパイロセラム等が好
ましい。As the substrate, soda quartz glass, lead glass, borosilicate glass, quartz glass pyroceram and the like are preferable.
【0024】図1は1実施態様の工程図を示すものであ
る。FIG. 1 shows a process chart of one embodiment.
【0025】工程(a)は絶縁性基板11上に導電性材
料で行方向配線12を形成する工程を示している。The step (a) shows a step of forming the row wiring 12 on the insulating substrate 11 with a conductive material.
【0026】配線材料は導電性の材料が一般的に使用で
きるが、Cr,Au,Ti,Cu等が好ましい。配線の
形成方法としては、真空蒸着法、印刷法、スパッタ法が
利用できる。A conductive material can be generally used as the wiring material, but Cr, Au, Ti, Cu or the like is preferable. As a method for forming the wiring, a vacuum vapor deposition method, a printing method, or a sputtering method can be used.
【0027】(b)の工程はスパッタ法により第1の絶
縁膜13を形成した状態を示している。The step (b) shows a state in which the first insulating film 13 is formed by the sputtering method.
【0028】(c)の工程は、更に第1の絶縁膜13上
に第2の絶縁膜14押してガラス塗布法で回転塗布型ガ
ラス(SOG:Spin On Glass)を全面塗
布し、焼成することにより多層絶縁膜を形成している。In the step (c), the second insulating film 14 is further pressed onto the first insulating film 13, spin coating glass (SOG: Spin On Glass) is applied over the entire surface by a glass coating method, and then baked. A multi-layer insulation film is formed.
【0029】(d)の工程は多層絶縁膜をドライエッチ
ングして平坦化している。In the step (d), the multilayer insulating film is flattened by dry etching.
【0030】(e)の工程は更にドライエッチングをし
たもので、この場合には、第2の絶縁膜14は完全に除
かれ平坦化されている。In the step (e), dry etching is further performed. In this case, the second insulating film 14 is completely removed and planarized.
【0031】この様にして形成した層間絶縁膜におい
て、平坦化されることにより、層間絶縁膜上の列方向配
線の断線が見られない。また、ピンホールによるショー
ト欠陥もほとんど見られず、耐圧についても、電圧20
V印可時、リーク電流がマイナス12乗台と良好であ
る。Since the interlayer insulating film thus formed is flattened, no disconnection of the column-direction wiring on the interlayer insulating film can be seen. In addition, there are almost no short-circuit defects due to pinholes, and the breakdown voltage is 20
When V is applied, the leakage current is good at minus 12th power.
【0032】[0032]
【実施例】各図において番号の等しいものは同じ物を示
す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the respective drawings, the items having the same numbers indicate the same items.
【0033】[実施例1]本実施例は多数個の表面伝導
型素子を配列した電子源構成による画像形成装置の内の
一つである。[Embodiment 1] This embodiment is one of the image forming apparatuses having an electron source structure in which a large number of surface conduction elements are arranged.
【0034】図2に電子源の一部の平面図を示す。また
図中のA−A’,B−B’断面図を図3に示す。ここで
11は基板、12はDxnに対応する行方向配線、22
はDynに対応する列方向配線である。21は電子放出
部を含む薄膜、31,32は素子電極、13は本発明に
より形成した層間絶縁膜、25は素子電極31と行方向
配線12とを電気的に接続するコンタクトホールであ
る。FIG. 2 shows a plan view of a part of the electron source. 3 is a sectional view taken along the line AA 'and BB' in the figure. Here, 11 is a substrate, 12 is row-direction wiring corresponding to Dxn, 22
Is a column direction wiring corresponding to Dyn. Reference numeral 21 is a thin film including an electron emitting portion, 31 and 32 are device electrodes, 13 is an interlayer insulating film formed by the present invention, and 25 is a contact hole for electrically connecting the device electrode 31 and the row wiring 12.
【0035】次に製造方法を図4,図5により工程順に
従って具体的に説明する。 工程(a) 清浄化した青板ガラス上に厚さ0.5μmのシリコン酸
化膜をスパッタ法で形成した基板11上に、真空蒸着に
より厚さ50ÅのCr、厚さ6000ÅのAuを順次積
層した後、ホトレジスト(AZ1370 ヘキスト社
製)をスピンナーにより回転塗布、ベークした後、ホト
マスク像を露光、現像して、行方向配線(下配線)12
のレジストパターンを形成し、Au/Cr堆積膜をウエ
ットエッチングして、所望の形状の下配線12を形成し
た。 工程(b) 厚さ1.0μmのシリコン酸化膜からなる絶縁層をスパ
ッタ法により形成し、この上に、ガラス塗布法で絶縁膜
を形成した。SOG:東京応化工業株式会社OCD T
−2 Si100000を、スピンナーで回転塗布し、
(4000回転15秒)、500℃で30分間焼成し
た。この2層の合計膜厚は1.2μmであった。この絶
縁膜をドライエッチング法(CF4 +H2 ガス)により
膜厚1.0μmまでエッチバックし、平坦化をさせた。Next, the manufacturing method will be concretely described in the order of steps with reference to FIGS. Step (a) After sequentially depositing 50 Å Cr and 6000 Å Au by vacuum deposition on a substrate 11 in which a 0.5 μm-thick silicon oxide film is formed on a cleaned blue plate glass by a sputtering method, A photoresist (AZ1370 Hoechst) is spin-coated with a spinner and baked, and then a photomask image is exposed and developed to form row-direction wiring (lower wiring) 12.
The resist pattern was formed, and the Au / Cr deposited film was wet-etched to form the lower wiring 12 having a desired shape. Step (b) An insulating layer made of a silicon oxide film having a thickness of 1.0 μm was formed by a sputtering method, and an insulating film was formed thereon by a glass coating method. SOG: Tokyo Ohka Kogyo Co., Ltd. OCD T
-2 Si100000 is spin coated with a spinner,
(4000 rotations 15 seconds), and baked at 500 ° C. for 30 minutes. The total film thickness of these two layers was 1.2 μm. This insulating film was flattened by etching back to a film thickness of 1.0 μm by a dry etching method (CF 4 + H 2 gas).
【0036】こうして層間絶縁膜33を形成した。 工程(c) 工程bで堆積した層間絶縁膜33にコンタクトホールを
形成するためのホトレジストパターンを作り、これをマ
スクとして層間絶縁層33をエッチングしてコンタクト
ホール25を形成した。エッチングはCF4 とH2 ガス
を用いたRIE(Reactive Ion Etch
ing)法によった。 工程(d) その後、素子電極31と素子電極間ギャップ11となる
べきパターンをホトレジスト(RD−2000N−41
日立化成社製)形成し、真空蒸着により、厚さ50Å
のTi、厚さ1000ÅのNiを順次積層した。ホトレ
ジストパターンを有機溶剤で溶解し、Ni/Ti堆積膜
をリフトオフし、素子電極間隔L1は3μmとし、素子
電極の幅W1を300μmとする素子電極31,32を
形成した。 工程(e) 素子電極31,32の上に列方向配線(上配線)22の
ホトレジストパターンを形成した後、厚さ50ÅのT
i、厚さ5000ÅのAuを順次真空蒸着法により堆積
し、リフトオフにより不要の部分を除去して、所望の形
状の上配線22を形成した。 工程(f) 素子間電極ギャップL1およびこの近傍に開口を有する
マスクにより膜厚1000ÅのCr膜51を真空蒸着に
より堆積・パターニングし、そのうえに有機Pd(cc
p4230 奥野製薬(株)社製)をスピンナーにより
回転塗布し、300℃で10分間の加熱焼成処理をし
た。また、こうして形成された主元素としてPdよりな
る微粒子からなる薄膜24の膜厚は100Å、シート抵
抗値は5×104 Ω/口であった。なお、ここで述べる
微粒子膜とは、上述したように、複数の微粒子が集合し
た膜であり、その微細構造として、微粒子が個々に分散
配置した状態のみならず、微粒子が互いに隣接、あるい
は、重なり合った状態(島状も含む)の膜をさし、その
粒径とは、前記状態で粒子形状が認識可能な微粒子につ
いての径をいう。 工程(g) Cr膜51および焼成後の薄膜21を酸エッチャントに
よりエッチングして所望のパターンからなる電子放出部
形成用薄膜24aを形成した。 工程(h) コンタクトホール25の部分以外にレジストを塗布する
ようなパターンを形成し、真空蒸着により厚さ50Åの
Ti、厚さ5000ÅのAuを順次堆積した。リフトオ
フにより不要の部分を除去することにより、コンタクト
ホール25を埋め込み、接続部23を形成した。Thus, the interlayer insulating film 33 was formed. Step (c) A photoresist pattern for forming a contact hole was formed in the interlayer insulating film 33 deposited in the step b, and the interlayer insulating layer 33 was etched using this as a mask to form the contact hole 25. The etching is performed by RIE (Reactive Ion Etch) using CF 4 and H 2 gas.
ing) method. Step (d) After that, a pattern to be the device electrode 31 and the device electrode gap 11 is formed with a photoresist (RD-2000N-41).
Formed by Hitachi Chemical Co., Ltd.) and vacuum deposited to a thickness of 50Å
And Ti having a thickness of 1000 Å were sequentially laminated. The photoresist pattern was dissolved in an organic solvent, the Ni / Ti deposition film was lifted off, and the device electrodes 31 and 32 were formed with the device electrode interval L1 of 3 μm and the device electrode width W1 of 300 μm. Step (e) After forming a photoresist pattern of the column direction wiring (upper wiring) 22 on the device electrodes 31 and 32, a T having a thickness of 50Å is formed.
i and Au having a thickness of 5000 Å were sequentially deposited by a vacuum evaporation method, and unnecessary portions were removed by lift-off to form the upper wiring 22 having a desired shape. Step (f) A Cr film 51 having a film thickness of 1000 Å is deposited and patterned by vacuum evaporation using an inter-element electrode gap L1 and a mask having an opening in the vicinity thereof, and organic Pd (cc
p4230 manufactured by Okuno Chemical Industries Co., Ltd. was spin-coated with a spinner and heated and baked at 300 ° C. for 10 minutes. The thin film 24 formed of fine particles of Pd as the main element thus formed had a film thickness of 100Å and a sheet resistance value of 5 × 10 4 Ω / port. Note that the fine particle film described here is a film in which a plurality of fine particles are aggregated as described above, and as a fine structure thereof, not only the fine particles are individually dispersed and arranged, but also the fine particles are adjacent to each other or overlap each other. The state of the film (including an island shape) refers to the diameter of the fine particles whose particle shape is recognizable in the above state. Step (g) The Cr film 51 and the baked thin film 21 were etched by an acid etchant to form an electron emission portion forming thin film 24a having a desired pattern. Step (h) A pattern was formed such that a resist was applied to portions other than the contact hole 25, and Ti with a thickness of 50Å and Au with a thickness of 5000Å were sequentially deposited by vacuum evaporation. The contact hole 25 was buried and the connection portion 23 was formed by removing unnecessary portions by lift-off.
【0037】以上の工程により絶縁性基板11上に下配
線12、層間絶縁膜33、上配線22、素子電極31,
32、電子放出部形成用薄膜24a等を形成した。Through the above steps, the lower wiring 12, the interlayer insulating film 33, the upper wiring 22, the element electrodes 31,
32, the electron emission portion forming thin film 24a and the like are formed.
【0038】つぎに、以上のようにして作成した電子源
を用いて表示装置を構成した例を、図6と図7を用いて
説明する。Next, an example in which a display device is configured by using the electron source created as described above will be described with reference to FIGS. 6 and 7.
【0039】以上のようにして多数の平面型表面伝導電
子放出素子を作成した基板11をリアプレート61上に
固定した後、基板11の5mm上方にフェースプレート
66(ガラス基板63の内面に蛍光膜64とメタルバッ
ク65が形成されて構成される)を支持枠62を介して
配置した。フェースプレート66、支持枠62、リアプ
レート61の接合部にフリットガラスを塗布し、大気中
あるいは窒素雰囲気中で400℃ないし500℃で10
分以上焼成することで封着した。(図6)またリアプレ
ート61への基板11の固定もフリットガラスで行っ
た。After fixing the substrate 11 on which a large number of flat surface-conduction type electron-emitting devices are formed on the rear plate 61 as described above, a face plate 66 (a fluorescent film on the inner surface of the glass substrate 63) is placed 5 mm above the substrate 11. 64 and a metal back 65 are formed) are arranged via the support frame 62. Frit glass is applied to the joint portion of the face plate 66, the support frame 62, and the rear plate 61, and the frit glass is applied at 400 ° C to 500 ° C in the air or nitrogen atmosphere for 10
It was sealed by baking for more than a minute. (FIG. 6) The substrate 11 is also fixed to the rear plate 61 with frit glass.
【0040】図6において、12,13はそれぞれX方
向及びY方向の配線である。In FIG. 6, reference numerals 12 and 13 denote wirings in the X and Y directions, respectively.
【0041】蛍光膜64は、モノクロームの場合は蛍光
体のみから成るが、本実施例では蛍光体はストライプ形
状を採用し、先にブラックストライプを形成し、その間
隙部に各色蛍光体を塗布し、蛍光膜64を作製した。ブ
ラックストライプの材料として通常よく用いられている
黒鉛を主成分とする材料を用いてブラックストライプを
形成したガラス基板63に蛍光体を塗布する方法はスラ
リー法を用いた。In the case of monochrome, the fluorescent film 64 is composed of only the fluorescent material. In this embodiment, the fluorescent material has a stripe shape, a black stripe is first formed, and the fluorescent material of each color is applied to the gap. The fluorescent film 64 was prepared. A slurry method was used as a method of applying the phosphor to the glass substrate 63 on which the black stripe is formed by using a material whose main component is graphite which is often used as the material of the black stripe.
【0042】図7は、蛍光膜64の製造の具体例を示す
図である。蛍光膜64は、モノクロームの場合は蛍光体
のみから成るが、カラーの蛍光膜の場合は、蛍光体の配
列によりブラックストライプあるいはブラックマトリク
スなどと呼ばれる黒色伝導体71と蛍光体72とで構成
される。ブラックストライプ、ブラックマトリクスが設
けられる目的は、カラー表示の場合に必要に成る三原色
蛍光体の各蛍光体72間の塗り分け部を黒くすることで
混色等を目立たなくすることと、蛍光膜64における外
光反射によるコントラストの低下を抑制することにあ
る。ブラックストライプの材料としては、通常よく用い
られている黒鉛を主成分とする材料だけでなく、導電性
があり、光の透過及び反射が少ない材料であればこれに
限るものではない。FIG. 7 is a diagram showing a specific example of manufacturing the fluorescent film 64. In the case of monochrome, the fluorescent film 64 is composed of only the phosphor, but in the case of a color fluorescent film, it is composed of a black conductor 71 and a phosphor 72 called a black stripe or a black matrix depending on the arrangement of the phosphors. . The purpose of providing the black stripes and the black matrix is to make the color mixture or the like inconspicuous by blackening the separately applied portions between the phosphors 72 of the three primary color phosphors, which are necessary in the case of color display, and in the phosphor film 64. This is to suppress a decrease in contrast due to reflection of external light. The material of the black stripe is not limited to the commonly used material containing graphite as a main component, but is not limited to this as long as it is a material having conductivity and little light transmission and reflection.
【0043】また、蛍光膜64の内面側には通常メタル
バック65が設けられる。メタルバックは、蛍光膜作製
後、蛍光膜の内面側表面の平滑化処理(通常フィルミン
グと呼ばれる)を行い、その後、Alを真空状着するこ
とで作成した。A metal back 65 is usually provided on the inner surface side of the fluorescent film 64. The metal back was prepared by performing a smoothing process (usually called filming) on the inner surface of the fluorescent film after the fluorescent film was produced, and then vacuum-depositing Al.
【0044】フェースプレート66には、更に蛍光膜6
4の導伝性を高めるため、蛍光膜64の外面側に透明電
極(不図示)が設けられる場合もあるが、本実施例で
は、メタルバックのみで十分な導伝性が得られたので省
略した。The face plate 66 is further provided with a fluorescent film 6
In order to enhance the conductivity of No. 4, a transparent electrode (not shown) may be provided on the outer surface side of the fluorescent film 64, but in this embodiment, it is omitted because sufficient conductivity is obtained only by the metal back. did.
【0045】前述の封着を行う際、カラーの場合は各色
蛍光体と電子放出素子とを対応させなくてはいけないた
め、十分な位置合わせを行った。In the case of the above-mentioned sealing, in the case of color, the phosphors of the respective colors and the electron-emitting devices must correspond to each other.
【0046】以上のようにして完成したガラス容器内の
雰囲気を排気管(図示せず)を通じ真空ポンプにて排気
し、十分な真空度に達した後、容器外端子Dx1ないし
DxmとDy1ないしDynを通じて電子放出素子形成
用薄膜24aの電極31,32間に電圧を印加し(図
5)、電子放出部111を、電子放出部形成用薄膜24
aを通電処理(フォーミング処理)することにより作成
した。フォーミング処理の電圧波形を図8に示す。The atmosphere in the glass container completed as described above is exhausted by a vacuum pump through an exhaust pipe (not shown), and after reaching a sufficient degree of vacuum, the external terminals Dx1 to Dxm and Dy1 to Dyn. A voltage is applied between the electrodes 31 and 32 of the electron-emitting device forming thin film 24a (FIG. 5) to connect the electron-emitting region 111 to the electron-emitting region forming thin film 24a.
It was created by subjecting a to an energization process (forming process). FIG. 8 shows the voltage waveform of the forming process.
【0047】図8中、T1及びT2は電圧波形のパルス
幅とパルス間隔であり、本実施例ではT1を1ミリ秒、
T2を10ミリ秒とし、三角波の波高値(フォーミング
時のピーク電圧)は5Vとし、フォーミング処理は約1
×10-6torrの真空雰囲気下で60秒間行った。In FIG. 8, T1 and T2 are the pulse width and pulse interval of the voltage waveform. In this embodiment, T1 is 1 millisecond,
T2 is 10 milliseconds, the peak value of the triangular wave (peak voltage during forming) is 5V, and the forming process is about 1
It was performed for 60 seconds in a vacuum atmosphere of × 10 -6 torr.
【0048】このように作成された電子放出部111
は、パラジウム元素を主成分とする微粒子が分散配置さ
れた状態となり、その微粒子の平均粒径は30Åであっ
た。The electron-emitting portion 111 thus created
Was in a state in which fine particles containing palladium element as a main component were dispersed and arranged, and the average particle size of the fine particles was 30Å.
【0049】フォーミングを行い、電子放出部111を
形成し電子放出素子を作成した。Forming was carried out to form an electron emitting portion 111 and an electron emitting device was prepared.
【0050】次に10-6torr程度の真空度で、不図
示の排気管をガスバーナーで熱することで溶着し外囲器
の封止を行った。Next, at a vacuum degree of about 10 -6 torr, an exhaust pipe (not shown) was heated by a gas burner to be welded to seal the envelope.
【0051】最後に封止後の真空度を維持するために、
ゲッター処理を行った。これは、封止を行う直線に、高
周波加熱等の加熱法により、画像形成装置内の所定の位
置(不図示)に配置されたゲッターを加熱し、蒸着膜を
形成処理した。ゲッターはBa等を主成分とした。Finally, in order to maintain the degree of vacuum after sealing,
Getter processing was performed. In this, a getter arranged at a predetermined position (not shown) in the image forming apparatus was heated by a heating method such as high-frequency heating on a straight line for sealing to form a vapor deposition film. The getter was mainly composed of Ba or the like.
【0052】以上のようにして完成した本発明の画像表
示装置において、各電子放出素子には、容器該端子Dx
1ないしDxm,Dy1ないしDynを通じ、走査信号
及び変調信号を不図示の信号発生手段よりそれぞれ、印
加することにより、電子放出させ、高圧端子Hvを通
じ、メタルバック65に1kV〜10kVの高圧を印加
し、電子ビームを加速し、蛍光膜64に衝突させ、励起
・発光させることで画像を表示した。In the image display device of the present invention completed as described above, each electron-emitting device has a container Dx.
Electrons are emitted by applying a scanning signal and a modulation signal from a signal generating means (not shown) through 1 to Dxm and Dy1 to Dyn, and a high voltage of 1 kV to 10 kV is applied to the metal back 65 through the high voltage terminal Hv. An image was displayed by accelerating the electron beam, causing it to collide with the fluorescent film 64, and exciting and emitting light.
【0053】[実施例2]本実施例は、多数の平面型表
面伝導電子放出素子を基板上に形成し、行方向配線と列
方向配線との層間絶縁層が、該行,列方向配線の交差部
にのみ存在し、素子電極と行方向配線及び列方向配線と
の結線がコンタクトホールを介せず結線され電気的に接
続され、かつ絶縁性基板に直接配置された場合である。
電子源の一部の平面図を、図9に示す。また、図9中の
A−A’断面図を図10に示す。ただし、図2,図3を
同じ記号を付した物は、同じものを示す。ここで11は
基板、12は図2のDxnに対応する行方向配線、22
は図2のDynに対応する列方向配線、21は電子源を
含む薄膜、33は層間絶縁層である。[Embodiment 2] In this embodiment, a large number of plane type surface conduction electron-emitting devices are formed on a substrate, and an interlayer insulating layer between row-direction wirings and column-direction wirings is formed of the row- and column-direction wirings. This is a case where it exists only at the intersecting portion, and the connection between the device electrodes and the row-direction wirings and the column-direction wirings is connected and electrically connected without passing through the contact holes, and is directly arranged on the insulating substrate.
A plan view of a part of the electron source is shown in FIG. Further, FIG. 10 shows a cross-sectional view taken along the line AA ′ in FIG. 9. However, the same symbols as those in FIGS. 2 and 3 indicate the same components. Here, 11 is a substrate, 12 is row-direction wiring corresponding to Dxn in FIG.
2 is a column-directional wiring corresponding to Dyn in FIG. 2, 21 is a thin film containing an electron source, and 33 is an interlayer insulating layer.
【0054】次に製造方法を図12により工程順に従っ
て具体的に説明する。 工程−a 清浄化した青板ガラスからなる基板11上に、真空蒸着
により厚さ50ÅのCr、厚さ1000ÅのAuを積層
した後、ホトレジスト(AZ1370 ヘキスト社製)
をスピンナーにより回転塗布し、ベークした後、ホトマ
スク像を露光、現像して、素子電極31,32と結線7
5(図12参照)、X方向配線12のレジストパターン
を形成し、Au/Cr膜をエッチングして、所望の形状
のX方向配線12、素子電極31,32(W=300μ
m、L1=2μ)と結線75を同時に、形成した。 工程−b この上に、ガラス塗布法により絶縁膜を形成した。SO
G:東京応化工業株式会社OCD T−2 Si−59
000をスピンナーで回転塗布し、(2000回転15
秒)、500℃で30分間焼成した。この2層の膜厚合
計は1.1μmであった。この2層からなる絶縁膜をド
ライエッチング法(CF4 +H2 ガス)により膜厚1.
0μmになるまでエッチバックし、平坦化をさせた。 工程−c 工程bで堆積したシリコン酸化膜にX方向配線12とY
方向配線22の交差部のみに設ける所望の形状の層間絶
縁膜を形成するためのホトレジストパターンを作り、こ
れをマスクとして層間絶縁膜をエッチングして、層間絶
縁膜33を形成した。エッチングはCF4 とH2 ガスを
用いたRIE(Reactive Ion Etchi
ng)法によった。 工程−d その後、Y方向配線22となるべきパターンをホトレジ
スト(RD−2000N−41 日立化成社製)形成
し、真空蒸着法により、厚さ5000ÅのAuを堆積し
た。ホトレジストパターンを有機溶剤で溶解し、Au堆
積膜をリフトオフし、X方向配線を形成した。 工程−e 実施例1と同様にして、素子間電極31,32およびこ
の近傍に開口を有する、電子放出部を含む薄膜21の形
状で、膜厚1000ÅのCr膜を真空蒸着により堆積・
パターニングし、そのうえに有機Pd(ccp4230
奥野製薬(株)社製)をスピンナーにより回転塗布、
300℃で10分間の加熱焼成処理をした。また、こう
して形成された主元素としてPdよりなる微粒子からな
る薄膜24の膜厚は75Å、シート抵抗値は1×105
Ω/口であった。Next, the manufacturing method will be concretely described in the order of steps with reference to FIG. Step-a After laminating Cr having a thickness of 50 Å and Au having a thickness of 1000 Å by vacuum deposition on the substrate 11 made of cleaned soda lime glass, a photoresist (made by AZ1370 Hoechst).
Is spin coated with a spinner and baked, and then a photomask image is exposed and developed to connect the device electrodes 31 and 32 to the connection 7
5 (see FIG. 12), a resist pattern for the X-direction wiring 12 is formed, and the Au / Cr film is etched to form the X-direction wiring 12 and the device electrodes 31, 32 (W = 300 μm) having a desired shape.
m, L1 = 2 μ) and the connection 75 were simultaneously formed. Step-b An insulating film was formed on this by a glass coating method. SO
G: Tokyo Ohka Kogyo Co., Ltd. OCD T-2 Si-59
000 is spin coated with a spinner (2000 rpm 15
Second) and baked at 500 ° C. for 30 minutes. The total film thickness of these two layers was 1.1 μm. Thickness 1 an insulating film made of the two layers by dry etching (CF 4 + H 2 gas).
Etching back was performed to 0 μm to flatten the surface. Step-c X-direction wiring 12 and Y are formed on the silicon oxide film deposited in Step b.
A photoresist pattern for forming an interlayer insulating film having a desired shape provided only at the intersections of the direction wirings 22 was formed, and the interlayer insulating film was etched using this as a mask to form the interlayer insulating film 33. The etching is performed by RIE (Reactive Ion Etchi) using CF 4 and H 2 gas.
ng) method. Step-d After that, a photoresist (RD-2000N-41 manufactured by Hitachi Chemical Co., Ltd.) was formed into a pattern to be the Y-direction wiring 22, and 5000 Å-thick Au was deposited by a vacuum vapor deposition method. The photoresist pattern was dissolved in an organic solvent, the Au deposited film was lifted off, and an X-direction wiring was formed. Step-e In the same manner as in Example 1, a Cr film having a film thickness of 1000 Å is deposited by vacuum vapor deposition in the shape of the thin film 21 including the inter-element electrodes 31 and 32 and the openings in the vicinity thereof and including the electron emitting portion.
After patterning, organic Pd (ccp4230
Okuno Pharmaceutical Co., Ltd.) spin coated by spinner,
It was heated and baked at 300 ° C. for 10 minutes. The thin film 24 formed of fine particles of Pd as the main element thus formed has a film thickness of 75Å and a sheet resistance value of 1 × 10 5.
Ω / mouth.
【0055】その後、Cr膜および焼成後の薄膜24を
酸エッチャントによりウエットエッチングして所望のパ
ターンの電子放出部形成用薄膜24aを形成した。Then, the Cr film and the baked thin film 24 were wet-etched with an acid etchant to form an electron-emitting portion forming thin film 24a having a desired pattern.
【0056】以上の工程により絶縁性基板11上にX方
向配線12、層間絶縁膜33、Y方向配線22、素子電
極31,32、電子放出部形成用薄膜24a等を形成し
た。Through the above steps, the X-direction wiring 12, the interlayer insulating film 33, the Y-direction wiring 22, the device electrodes 31, 32, the electron emitting portion forming thin film 24a, etc. were formed on the insulating substrate 11.
【0057】[0057]
【発明の効果】以上説明した様に、本発明により、行列
上に、多数個の平面型あるいは、垂直型表面伝導型放出
素子を配列した電子源構成における行方向配線と列方向
配線の間の層間絶縁膜について、行方向配線のアクペク
ト比が大きくなっても段差の少ない絶縁層を形成する事
ができ、その上に列方向配線を形成する際、断線等が減
り歩留まりが向上すると共に、SOGにより、絶縁膜中
のピンホールが埋められ、配線間のリークが減少する。As described above, according to the present invention, between the row-direction wiring and the column-direction wiring in the electron source structure in which a large number of plane type or vertical type surface conduction electron-emitting devices are arranged in a matrix. Regarding the interlayer insulating film, it is possible to form an insulating layer having a small step even when the aspect ratio of the row-direction wiring is large, and when forming the column-direction wiring on the insulation layer, disconnection and the like are reduced, and the SOG is improved. As a result, the pinhole in the insulating film is filled, and the leak between wirings is reduced.
【図1】本発明に係る層間絶縁膜の形成方法の一例を示
す工程図である。FIG. 1 is a process chart showing an example of a method for forming an interlayer insulating film according to the present invention.
【図2】電子源の一実施例を示す平面部分図である。FIG. 2 is a partial plan view showing an embodiment of an electron source.
【図3】図2のA−A’線及びB−B’線に沿った断面
拡大図である。3 is an enlarged cross-sectional view taken along lines AA ′ and BB ′ of FIG.
【図4】本発明の電子源の製造方法の一例を示す前半工
程図である。FIG. 4 is a first-half process drawing showing an example of a method for manufacturing an electron source of the present invention.
【図5】本発明の電子源の製造方法の一例を示す後半工
程図である。FIG. 5 is a second half process chart showing an example of the method for manufacturing the electron source of the present invention.
【図6】本発明の画像形成装置の一例を示す部分切欠斜
視図である。FIG. 6 is a partially cutaway perspective view showing an example of the image forming apparatus of the present invention.
【図7】本発明の画像形成装置に用いる蛍光膜の一例を
示す説明図である。FIG. 7 is an explanatory diagram showing an example of a fluorescent film used in the image forming apparatus of the present invention.
【図8】本発明の電子源製造の際の通電処理の電圧波形
図である。FIG. 8 is a voltage waveform diagram of an energization process in manufacturing the electron source of the present invention.
【図9】電子源の他の実施例を示す平面部分図である。FIG. 9 is a partial plan view showing another embodiment of the electron source.
【図10】図9中のA−A’線に沿った部分断面図であ
る。10 is a partial cross-sectional view taken along the line AA ′ in FIG.
【図11】本発明に用いる表面伝導型電子放出素子の基
本構成の一例を示すもので、(a)は平面図、(b)は
側面図である。11A and 11B show an example of a basic configuration of a surface conduction electron-emitting device used in the present invention, FIG. 11A is a plan view and FIG. 11B is a side view.
【図12】本発明の他の電子源の製造方法を示す工程図
である。FIG. 12 is a process drawing showing another electron source manufacturing method of the present invention.
11 絶縁性基板 12 行方向配線(下配線、X方向配線) 13 スパッタ法による絶縁膜 14 ガラス塗布法による絶縁膜 21 電子放出部を含む薄膜 22 列方向配線(上配線、Y方向配線) 23 接続部 24 薄膜 24a 電子放出部形成用薄膜 25 コンタクトホール 31,32 素子電極 33 層間絶縁膜 51 Cr膜 61 リアプレート 62 支持枠 63 ガラス基板 64 蛍光膜 65 メタルバック 66 フェースプレート 68 外囲器 71 黒色導電材 72 蛍光枠 111 電子放出部 112 絶縁性基板 11 Insulating Substrate 12 Row Direction Wiring (Lower Wiring, X Direction Wiring) 13 Insulating Film by Sputtering Method 14 Insulating Film by Glass Coating Method 21 Thin Film Including Electron Emitting Area 22 Column Direction Wiring (Upper Wiring, Y Direction Wiring) 23 Connection Part 24 Thin film 24a Electron emission part forming thin film 25 Contact hole 31, 32 Element electrode 33 Interlayer insulating film 51 Cr film 61 Rear plate 62 Support frame 63 Glass substrate 64 Fluorescent film 65 Metal back 66 Face plate 68 Envelope 71 Black conductive Material 72 Fluorescent frame 111 Electron emission part 112 Insulating substrate
Claims (5)
た行方向配線と列方向配線に、少なくとも1対の素子電
極と電子放出部を含む薄膜とで構成される表面伝導型電
子放出素子の素子電極を接続することで行列状に多数の
表面伝導型電子放出素子を配列した電子源において、前
記絶縁膜が、スパッタ法による絶縁膜と、ガラス塗布法
による塗布形絶縁膜を重ねた少なくとも2層以上の多層
膜により形成される事を特徴とする電子源。1. A surface conduction electron-emitting device comprising row-direction wirings and column-direction wirings formed on an insulating substrate with an interlayer insulating film interposed between at least one pair of device electrodes and a thin film including an electron-emitting portion. In the electron source in which a large number of surface conduction electron-emitting devices are arranged in a matrix by connecting the device electrodes of, at least the insulating film includes an insulating film formed by a sputtering method and a coated insulating film formed by a glass coating method. An electron source characterized by being formed of a multilayer film of two or more layers.
エッチングにより平坦化し形成してなる請求項1に記載
の電子源。2. The electron source according to claim 1, wherein the interlayer insulating film is formed and then planarized by dry etching.
形成後、ガラス塗布法による塗布形絶縁膜を形成し、こ
れをドライエッチングにより平坦化し形成した膜である
請求項1に記載の電子源。3. The electron source according to claim 1, wherein the interlayer insulating film is a film formed by forming a coating type insulating film by a glass coating method after planarizing the insulating film by a sputtering method and flattening the same by dry etching. .
形絶縁膜形成後、スパッタ法による絶縁膜を形成し、こ
れをドライエッチングにより平坦化し形成した膜である
請求項1に記載の電子源。4. The electron source according to claim 1, wherein the interlayer insulating film is a film formed by forming a coating type insulating film by a glass coating method, then forming an insulating film by a sputtering method, and flattening the insulating film by dry etching. .
込んでなる画像形成装置。5. An image forming apparatus incorporating the electron source according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11626594A JPH07326282A (en) | 1994-05-30 | 1994-05-30 | Electron source and image forming device with built-in electron source |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11626594A JPH07326282A (en) | 1994-05-30 | 1994-05-30 | Electron source and image forming device with built-in electron source |
Publications (1)
Publication Number | Publication Date |
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JP (1) | JPH07326282A (en) |
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JP2006253032A (en) * | 2005-03-11 | 2006-09-21 | Hitachi Ltd | Image display device |
-
1994
- 1994-05-30 JP JP11626594A patent/JPH07326282A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006253032A (en) * | 2005-03-11 | 2006-09-21 | Hitachi Ltd | Image display device |
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