JPH0730389A - Differential amplifier circuit - Google Patents
Differential amplifier circuitInfo
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- JPH0730389A JPH0730389A JP5195547A JP19554793A JPH0730389A JP H0730389 A JPH0730389 A JP H0730389A JP 5195547 A JP5195547 A JP 5195547A JP 19554793 A JP19554793 A JP 19554793A JP H0730389 A JPH0730389 A JP H0730389A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、差動増幅回路に関し、
特に簡単な構成で同振幅でかつ、位相差が180°違う
2つの信号を出力できる差動増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier circuit,
The present invention relates to a differential amplifier circuit which can output two signals having the same amplitude and a phase difference of 180 ° different from each other with a particularly simple configuration.
【0002】[0002]
【従来の技術】従来の差動増幅回路は、図4に示すよう
に、単相のアナログ信号を入力するトランジスタ23と
DCバイアスを入力するトランジスタ22との差動増幅
器を構成した場合、それぞれのコレクタからは、電流源
トランジスタ27のベースに帰還回路は無く、又、同振
幅、位相差180°の信号を得る為に、トランジスタ2
3、24のコレクタは、それぞれエミッタホロアトラン
ジスタ29、30のベースに接続され、トランジスタ2
9、30のエミッタは、第2の差動増幅回路のスイッチ
ングトランジスタ37、38のベースにそれぞれ接続さ
れ、出力信号は、負荷抵抗35、36とスイッチングト
ランジスタ37、38のコレクタとの接点より得てい
る。第1の差動増幅回路では、AC信号が入力される、
トランジスタ23のコレクタ出力振幅と、DCバイアス
が入力されるトランジスタ24のコレクタ出力振幅とが
異なる為、エミッタホロア回路を介し、第2の差動増幅
回路に入力することで振幅差の少ない、又、位相器が1
80°に近い2出力信号を得ていた。2. Description of the Related Art In a conventional differential amplifier circuit, as shown in FIG. 4, when a differential amplifier including a transistor 23 for inputting a single-phase analog signal and a transistor 22 for inputting a DC bias is formed, each of them will be described. There is no feedback circuit at the base of the current source transistor 27 from the collector, and in order to obtain a signal with the same amplitude and a phase difference of 180 °, the transistor 2
The collectors of the transistors 3 and 24 are connected to the bases of the emitter follower transistors 29 and 30, respectively.
The emitters of 9 and 30 are respectively connected to the bases of the switching transistors 37 and 38 of the second differential amplifier circuit, and the output signal is obtained from the contact point between the load resistors 35 and 36 and the collectors of the switching transistors 37 and 38. There is. In the first differential amplifier circuit, an AC signal is input,
Since the collector output amplitude of the transistor 23 and the collector output amplitude of the transistor 24 to which the DC bias is input are different, inputting to the second differential amplifier circuit via the emitter follower circuit causes a small amplitude difference and a phase difference. Vessel 1
I was getting two output signals close to 80 °.
【0003】[0003]
【発明が解決しようとする課題】この従来の差動増幅器
では、1段だけで構成した場合、2つの出力信号の振幅
誤差、180°位相差からの誤差は大きかった。又、誤
差の小さな信号を得る為には、少なくとも2段以上の差
動増幅回路の構成が必要となり、回路電流が多くなり、
またレイアウト面積も大きくなっているという課題があ
った。In this conventional differential amplifier, when it is configured by only one stage, the amplitude error between the two output signals and the error from the 180 ° phase difference are large. Further, in order to obtain a signal with a small error, it is necessary to configure at least two stages of differential amplifier circuits, which increases the circuit current,
There is also a problem that the layout area is also large.
【0004】[0004]
【課題を解決するための手段】本発明の差動増幅回路
は、単相のアナログ信号を入力する入力端子がベースと
接続された第1のトランジスタと、前記第1のトランジ
スタのコレクタは、第1の負荷抵抗を介して、高電位源
に接続され、第2のトランジスタのベースはDC源に接
続され、コレクタは第2の負荷抵抗を介して、前記高電
位源に接続され、第1のトランジスタのコレクタは第1
の出力端子に、第2のトランジスタのコレクタは第2の
出力端子にそれぞれ接続され、第1のトランジスタのエ
ミッタに第3の抵抗を接続し、第2のトランジスタのエ
ミッタに第4の抵抗を接続し、第3、第4の抵抗の他端
同士は接続され、第3、第4の抵抗同士の接点から、第
3のトランジスタのコレクタに接続され、第3のトラン
ジスタのエミッタは、第5の抵抗を介して接地され、ベ
ースはDC源に接続された差動増幅回路において、第1
の出力端子に第6の抵抗を接続し、第2の出力端子に第
7の抵抗を接続し、第6、第7の抵抗の他端同士は接続
され、さらに容量を介して前記第3のトランジスタのベ
ースに接続される帰還回路を備えているものである。In a differential amplifier circuit of the present invention, a first transistor having an input terminal for inputting a single-phase analog signal connected to a base, and a collector of the first transistor is a first transistor. A high-potential source via a load resistor of 1, a base of the second transistor is connected to a DC source, and a collector of the second transistor is connected to the high-potential source via a second load resistor; The transistor collector is the first
To the output terminal of the second transistor, the collector of the second transistor is connected to the second output terminal, the emitter of the first transistor is connected to the third resistor, and the emitter of the second transistor is connected to the fourth resistor. The other ends of the third and fourth resistors are connected to each other, and the contact point between the third and fourth resistors is connected to the collector of the third transistor. The emitter of the third transistor is connected to the fifth resistor. In a differential amplifier circuit in which a base is connected to a DC source, which is grounded through a resistor,
A sixth resistor is connected to the output terminal of the third resistor, a seventh resistor is connected to the second output terminal, the other ends of the sixth and seventh resistors are connected to each other, and the third resistor is connected via a capacitor. It is provided with a feedback circuit connected to the base of the transistor.
【0005】[0005]
【実施例】次に本発明の実施例について、図面を参照し
て説明する。 [実施例1]図1は、本発明の一実施例の回路図であ
る。差動増幅回路を構成するスイッチングトランジスタ
3、4の一方のベースからAC信号を入力し、もう一方
のベースは、DCバイアスを印加する。スイッチングト
ランジスタ3、4のコレクタには負荷抵抗1、2が接続
され、さらにコレクタからはそれぞれ出力1、2を得
る。入力周波数が高くなると、出力1の振幅が出力2よ
り大きくなり、また、出力1に対し、出力2の位相差は
180°より遅れてくる。これは、入力信号がトランジ
スタ3のエミッタへ伝わり、さらにトランジスタ4のエ
ミッタへ、さらに、反転し、トランジスタ4のコレクタ
出力へ伝達されるまでの遅延時間が入力周波数に対し、
無視できなくなるからである。Embodiments of the present invention will now be described with reference to the drawings. [Embodiment 1] FIG. 1 is a circuit diagram of an embodiment of the present invention. An AC signal is input from one base of the switching transistors 3 and 4 forming the differential amplifier circuit, and a DC bias is applied to the other base. Load resistors 1 and 2 are connected to the collectors of the switching transistors 3 and 4, and outputs 1 and 2 are obtained from the collectors, respectively. When the input frequency becomes higher, the amplitude of the output 1 becomes larger than that of the output 2, and the phase difference of the output 2 with respect to the output 1 lags behind 180 °. This is because the delay time until the input signal is transmitted to the emitter of the transistor 3, further inverted to the emitter of the transistor 4 and transmitted to the collector output of the transistor 4 with respect to the input frequency,
Because it cannot be ignored.
【0006】本発明では、この出力1、2の間に出力帰
還抵抗9、10を接続しさらに、この抵抗の接点よりD
Cカット容量11を介し、電流源トランジスタ7のベー
スにAC帰還をかけている。出力1、2に振幅差がある
と、抵抗9、10の接点は、出力1と同相で変動する。
この信号をトランジスタ7のベースに入力すると、たと
えば、出力1がhigh(H)レベルの場合、トランジ
スタ7の電流が増加し、スイッチングトランジスタ4の
電流が増加し、出力2は、よりLow(L)レベルへ変
位する。出力1が(L)レベルの場合も逆のことが起る
為、出力1、2の振幅は等しくなる。また、スイッチン
グトランジスタ4のスイッチング動作の遅れを、電流源
トランジスタ7に流れる電流を変化させることで、補う
ことができる為、位相差も180°に近づく。図2は、
負荷抵抗1、2を500Ω、出力帰還抵抗9、10を1
KΩ、DCカット容量11を2pFに設定したときの差
動増幅器の利得を示したシュミレーション結果である。
参考として、帰還回路の無い差動1段増幅のものと比較
すると、入力周波数1GHz以上の場合、信号入力側ト
ランジスタのコレクタにおける利得は、もう一方のトラ
ンジスタのコレクタにおける利得に比べ、利得差が小さ
くなるよう改善されている。In the present invention, output feedback resistors 9 and 10 are connected between the outputs 1 and 2, and D is connected from the contact point of the resistors.
AC feedback is applied to the base of the current source transistor 7 via the C-cut capacitor 11. If there is an amplitude difference between the outputs 1 and 2, the contacts of the resistors 9 and 10 change in phase with the output 1.
When this signal is input to the base of the transistor 7, for example, when the output 1 is high (H) level, the current of the transistor 7 increases, the current of the switching transistor 4 increases, and the output 2 becomes lower (L). Displace to level. The reverse occurs when the output 1 is at the (L) level, so that the outputs 1 and 2 have the same amplitude. Further, since the delay of the switching operation of the switching transistor 4 can be compensated by changing the current flowing through the current source transistor 7, the phase difference also approaches 180 °. Figure 2
Load resistors 1 and 2 are 500Ω, output feedback resistors 9 and 10 are 1
9 is a simulation result showing the gain of the differential amplifier when KΩ and the DC cut capacitance 11 are set to 2 pF.
As a reference, when compared with a differential one-stage amplifier without a feedback circuit, when the input frequency is 1 GHz or higher, the gain at the collector of the signal input side transistor is smaller than the gain at the collector of the other transistor. Has been improved.
【0007】[実施例2]図3は、本発明の第2の実施
例である。FETにおいても同様な効果が得られる。第
1の実施例と同様にバイポーラトランジスタをFETに
置換えた場合、出力帰還抵抗9、10の接点よりDCカ
ット用容量11を介して電流源FET14のゲートにA
C帰還をかけることで第1の実施例と同じ原理で、出
1、2の振幅及び位相誤差を低減できる。[Second Embodiment] FIG. 3 shows a second embodiment of the present invention. Similar effects can be obtained in the FET. When the bipolar transistor is replaced with the FET as in the first embodiment, the gate of the current source FET 14 is connected to the gate of the current feedback FET 14 through the DC feedback capacitor 11 from the contact of the output feedback resistors 9 and 10.
By applying the C feedback, the amplitude and phase errors of the outputs 1 and 2 can be reduced by the same principle as in the first embodiment.
【0008】[0008]
【発明の効果】以上説明したように本発明によれば、単
相入力差動増幅回路の、互いに逆相となる2つの出力端
子間を抵抗で接続し、その中点よりDCカット用容量を
介し、電流源トランジスタのベースへAC帰還をかける
ことで、1段の差動増幅回路構成において、両相出力信
号の振幅誤差及び、180°位相差からの位相誤差を小
さくすることができるという効果を奏するものである。As described above, according to the present invention, the two output terminals of the single-phase input differential amplifier circuit, which are out of phase with each other, are connected by a resistor, and the DC-cutting capacitor is connected from the middle point. Through the AC feedback to the base of the current source transistor through the effect, it is possible to reduce the amplitude error of the output signals of both phases and the phase error from the 180 ° phase difference in the one-stage differential amplifier circuit configuration. Is played.
【図1】本発明の一実施例の回路図。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図2】図1に示した増幅器の利得の周波数特性。FIG. 2 is a frequency characteristic of gain of the amplifier shown in FIG.
【図3】本発明の第2の実施例の回路図。FIG. 3 is a circuit diagram of a second embodiment of the present invention.
【図4】従来例の回路図。FIG. 4 is a circuit diagram of a conventional example.
1、2、21、22、35、36. 負荷抵抗 3、4、23、24、37、38. スイッチング
トランジスタ 5、6、25、26、39、40. エミッタ帰還
抵抗 7、27、31、32、41. 電流源トラン
ジスタ 8、28、33、34、42. 電流源抵抗 9、10. 出力帰還抵抗 11. DCカット
容量 29、30. エミッタホ
ロアトランジスタ 12、13. スイッチン
グFET 14. 電流源FE
T1, 2, 21, 22, 35, 36. Load resistance 3, 4, 23, 24, 37, 38. Switching transistors 5, 6, 25, 26, 39, 40. Emitter feedback resistors 7, 27, 31, 32, 41. Current source transistors 8, 28, 33, 34, 42. Current source resistance 9, 10. Output feedback resistor 11. DC cut capacity 29, 30. Emitter follower transistor 12, 13. Switching FET 14. Current source FE
T
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成6年1月7日[Submission date] January 7, 1994
【手続補正1】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正2】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】0004[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【0004】[0004]
【課題を解決するための手段】本発明の差動増幅回路
は、単相のアナログ信号を入力する入力端子がベースと
接続された第1のトランジスタと、前記第1のトランジ
スタのコレクタは、第1の負荷抵抗を介して、高電位源
に接続され、第2のトランジスタのベースはDC源に接
続され、コレクタは第2の負荷抵抗を介して、前記高電
位源に接続され、第1のトランジスタのコレクタは第1
の出力端子に、第2のトランジスタのコレクタは第2の
出力端子にそれぞれ接続され、第1のトランジスタのエ
ミッタに第3の抵抗を接続し、第2のトランジスタのエ
ミッタに第4の抵抗を接続し、第3、第4の抵抗の他端
同士は接続され、第3、第4の抵抗同士の接点から、第
3のトランジスタのコレクタに接続され、第3のトラン
ジスタのエミッタは、第5の抵抗を介して接地され、ベ
ースはDC源に接続された差動増幅回路において、第1
の出力端子に第6の抵抗を接続し、第2の出力端子に第
7の抵抗を接続し、第6、第7の抵抗の他端同士は接続
され、さらに容量を介して前記第3のトランジスタのベ
ースに接続される帰還回路を備えているものである。ま
た、上記の差動増幅回路の第3のトランジスタをFET
に置換え、出力帰還抵抗の接点よりDCカット用容量を
介して電流源FETのゲートにAC帰還をかけることを
特徴とする差動増幅回路である。In a differential amplifier circuit of the present invention, a first transistor having an input terminal for inputting a single-phase analog signal connected to a base, and a collector of the first transistor is a first transistor. A high-potential source via a load resistor of 1, a base of the second transistor is connected to a DC source, and a collector of the second transistor is connected to the high-potential source via a second load resistor; The transistor collector is the first
To the output terminal of the second transistor, the collector of the second transistor is connected to the second output terminal, the emitter of the first transistor is connected to the third resistor, and the emitter of the second transistor is connected to the fourth resistor. The other ends of the third and fourth resistors are connected to each other, and the contact point between the third and fourth resistors is connected to the collector of the third transistor. The emitter of the third transistor is connected to the fifth resistor. In a differential amplifier circuit in which a base is connected to a DC source, which is grounded through a resistor,
A sixth resistor is connected to the output terminal of the third resistor, a seventh resistor is connected to the second output terminal, the other ends of the sixth and seventh resistors are connected to each other, and the third resistor is connected via a capacitor. It is provided with a feedback circuit connected to the base of the transistor. In addition, the third transistor of the differential amplifier circuit is a FET
The differential amplifier circuit is characterized in that AC feedback is applied to the gate of the current source FET from the contact of the output feedback resistor through the DC cutting capacitor.
Claims (1)
がベースと接続された第1のトランジスタと、前記第1
のトランジスタのコレクタは、第1の負荷抵抗を介して
高電位源に接続され、第2のトランジスタのベースは、
DC源に接続され、コレクタは第2の負荷抵抗を介し
て、前記高電位源に接続され、第1のトランジスタのコ
レクタは第1の出力端子に、第2のトランジスタのコレ
クタは、第2の出力端子にそれぞれ接続され、第1のト
ランジスタのエミッタは第2のトランジスタのエミッタ
と直接接続されるか、又は、第1のトランジスタのエミ
ッタに第3の抵抗を接続し、第2のトランジスタのエミ
ッタに第4の抵抗を接続し、第3、第4の抵抗の他端同
士は接続され、前記第1、第2トランジスタのエミッタ
同士の接点、又は、第3、第4の抵抗同士の接点から、
第3のトランジスタのコレクタに接続され、第3のトラ
ンジスタのエミッタは第5の抵抗を介して接地され、ベ
ースはDC源に接続された差動増幅回路において、第1
の出力端子に第6の抵抗を接続し、第2の出力端子に第
7の抵抗を接続し、第6、第7の抵抗の他端同士は接続
され、さらに、容量を介し前記第3のトランジスタのベ
ースに接続されることを特徴とする差動増幅回路。1. A first transistor having an input terminal for inputting a single-phase analog signal connected to a base, and the first transistor.
The collector of the transistor of is connected to the high potential source through the first load resistor, and the base of the second transistor is
A DC source is connected, a collector is connected to the high potential source via a second load resistor, a collector of the first transistor is connected to the first output terminal, and a collector of the second transistor is connected to the second output terminal. The emitter of the first transistor is directly connected to the emitter of the second transistor, or the emitter of the second transistor is connected to the emitter of the first transistor by connecting the third resistor to the emitter of the first transistor. To a fourth resistor, the other ends of the third and fourth resistors are connected to each other, and a contact between the emitters of the first and second transistors, or a contact between the third and fourth resistors is connected. ,
The differential amplifier circuit is connected to the collector of the third transistor, the emitter of the third transistor is grounded through the fifth resistor, and the base is connected to the DC source.
A sixth resistor is connected to the output terminal of the third resistor, a seventh resistor is connected to the second output terminal, the other ends of the sixth and seventh resistors are connected, and the third resistor is connected via a capacitor. A differential amplifier circuit characterized by being connected to the base of a transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5195547A JPH0730389A (en) | 1993-07-13 | 1993-07-13 | Differential amplifier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5195547A JPH0730389A (en) | 1993-07-13 | 1993-07-13 | Differential amplifier circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0730389A true JPH0730389A (en) | 1995-01-31 |
Family
ID=16342918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5195547A Pending JPH0730389A (en) | 1993-07-13 | 1993-07-13 | Differential amplifier circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0730389A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000156616A (en) * | 1998-11-19 | 2000-06-06 | Sony Corp | Multi-input differential amplifier circuit |
JP2011521604A (en) * | 2008-05-23 | 2011-07-21 | クゥアルコム・インコーポレイテッド | Amplifier with improved linearization |
JP2019122001A (en) * | 2018-01-11 | 2019-07-22 | 株式会社東芝 | Circuit, reception circuit, optical receiver, optical transmission system, and active optical cable |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59110222A (en) * | 1982-12-16 | 1984-06-26 | Sony Corp | Two-phase pulse signal generating circuit |
-
1993
- 1993-07-13 JP JP5195547A patent/JPH0730389A/en active Pending
Patent Citations (1)
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