JPH0730108A - MIS type semiconductor device and manufacturing method thereof - Google Patents
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ＭＩＳ型半導体装置に於て、ポリサイドゲート
電極中のＮ型不純物とＰ形不純物の相互拡散を抑え、安
定したＰ型、Ｎ型多結晶シリコンをもつポリサイドゲー
ト電極を構成できる技術を提供する。
【構成】ポリサイドゲート電極、配線中に窒素を導入さ
せたり、ポリシリコン層３０６とシリサイド層３０７間
に窒素を含む金属化合物層３２２を設けることによっ
て、引き続いて行われる熱処理によってもドーパント不
純物の異常な拡散や増速拡散を防止する。
【効果】不純物導入後の熱処理温度及び時間に余裕があ
り、不純物導入時に形成される結晶欠陥を十分回復でき
るため、素子の信頼性が向上する。また、導入した不純
物のイオン化率を高め、ポリシリコン層とシリサイド層
との接触抵抗が下がり、最大動作速度が向上する。また
ＮｃｈＭＯＳトランジスタとＰｃｈＭＯＳトランジスタ
間をポリサイド構造のまま接続でき集積度が向上する。
(57) [Summary] (Modified) [Purpose] Stable P-type and N-type polycrystalline silicon in a MIS type semiconductor device by suppressing mutual diffusion of N-type impurities and P-type impurities in a polycide gate electrode. Provided is a technique capable of forming a polycide gate electrode having [Arrangement] Nitrogen is introduced into the polycide gate electrode and wiring, and a metal compound layer 322 containing nitrogen is provided between the polysilicon layer 306 and the silicide layer 307, so that the dopant impurities are abnormal even by the subsequent heat treatment. To prevent rapid diffusion and accelerated diffusion. [Effect] Since there is a margin in the heat treatment temperature and time after the introduction of impurities and the crystal defects formed when the impurities are introduced can be sufficiently recovered, the reliability of the device is improved. Further, the ionization rate of the introduced impurities is increased, the contact resistance between the polysilicon layer and the silicide layer is lowered, and the maximum operation speed is improved. Further, the NchMOS transistor and the PchMOS transistor can be connected to each other while maintaining the polycide structure, and the integration degree is improved.
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＭＩＳ型半導体装置お
よび、その製造方法に関するものである。特に、ゲート
配線の構造を改良した半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MIS type semiconductor device and a method for manufacturing the same. In particular, it relates to a semiconductor device having an improved gate wiring structure.
【０００２】[0002]
【従来の技術】従来より、ＭＩＳ形トランジスタのゲー
ト電極及び配線の構造として、ゲート酸化膜の上にポリ
シリコン層と金属シリコン化合物であるシリサイド層と
が積層された、ポリサイドゲートが知られている。この
様なポリサイドの形成方法については、例えば「月刊Se
miconductor World」プレスジャーナル社１９８７年１
２月１３９〜１４８頁に記載されている。また、このポ
リサイド電極は酸化後シリサイドが剥離してしまうとい
う問題点を有していた。これを解決する方法としては、
例えば特開昭６１−１８１１５０、特開昭６１−２５１
１７０に開示されているように、燐、硼素、砒素等のド
ーパント不純物をシリサイド表面からイオン注入法等を
用いて導入することによりストレスを緩和し、シリサイ
ド膜とポリシリコン膜との密着性を向上させることがで
き現在では広くＬＳＩの電極及び配線構造として用いら
れている。2. Description of the Related Art As a structure of a gate electrode and a wiring of a MIS transistor, a polycide gate in which a polysilicon layer and a silicide layer which is a metal silicon compound are laminated on a gate oxide film has been known. There is. For the method of forming such polycide, see, for example, “Monthly Se
miconductor World ”Press Journal, 1987 1
February 139-148. Further, this polycide electrode has a problem that the silicide is separated after the oxidation. The way to solve this is
For example, JP-A-61-181150 and JP-A-61-251
As disclosed in No. 170, by introducing a dopant impurity such as phosphorus, boron, or arsenic from the surface of the silicide by using an ion implantation method or the like, stress is relieved and adhesion between the silicide film and the polysilicon film is improved. At present, it is widely used as the electrode and wiring structure of LSI.
【０００３】図６に、従来のＭＩＳ型半導体装置の製造
方法及び構造をゲート酸化工程以降について概略を示
す。FIG. 6 schematically shows a conventional MIS type semiconductor device manufacturing method and structure after the gate oxidation step.
【０００４】Ｎ型、比抵抗 １０ 〜２０Ωｃｍのシリ
コン基板１０１上に、ゲート酸化膜１０２を１０００℃
Ｏ2 雰囲気中で ２０ｎｍ形成させたのち、ゲート
電極層１０８）として 例えば、多結晶シリコン層１０
７をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）法によって２００ｎｍ堆積させた後、Ｗ
Ｓｉ2（タングステンシリサイド）層１０３をスパッタ
法によって ３００ｎｍ堆積させる。この時のタングス
テンとシリコンの組成比は必ずしも２というわけではな
く様々な組成比を取り得る。この後、燐イオン１１１を
イオン注入法によって ３０ＫｅＶのエネルギーで５×
１０15個／ｃｍ2注入させる（図６（ａ））。A gate oxide film 102 is formed on a silicon substrate 101 having an N type and a specific resistance of 10 to 20 Ωcm at 1000 ° C.
After being formed to a thickness of 20 nm in an O 2 atmosphere, the polycrystalline silicon layer 10 is used as the gate electrode layer 108).
7 for CVD (Chemical Vapor Depo)
after the deposition of 200 nm by the
A Si 2 (tungsten silicide) layer 103 is deposited to a thickness of 300 nm by a sputtering method. At this time, the composition ratio of tungsten and silicon is not necessarily 2, and various composition ratios can be taken. After that, phosphorus ions 111 are ion-implanted at an energy of 30 KeV for 5 ×.
10 15 pieces / cm 2 are injected (FIG. 6A).
【０００５】ついで、ポジレジストを用いたフォトリソ
グラフィーによって所望のパターニングをし、ドライエ
ッチングによって ゲート電極層１０８をエッチングす
る（図６（ｂ））。ドライエッチングは ＣＦ4ガスを
用い 圧力０．８ｍＴｏｒｒ雰囲気中、１５０Ｗのパワ
ーで 約６０秒行う。Next, desired patterning is performed by photolithography using a positive resist, and the gate electrode layer 108 is etched by dry etching (FIG. 6B). The dry etching is performed with CF 4 gas in a pressure of 0.8 mTorr at a power of 150 W for about 60 seconds.
【０００６】さらに、９００℃ 水蒸気雰囲気中で３０
分間酸化し、ゲート電極層２０８の周囲に約２０００∂
の酸化シリコン膜を形成させる。[0006] Further, in a steam atmosphere at 900 ° C, 30
Oxidized for about 2000 ∂ around the gate electrode layer 208
Forming a silicon oxide film.
【０００７】こののち ＭＯＳトランジスターのソー
ス、ドレインとなる部分をポジレジストをもちいたフォ
トリソグラフィーによって、開孔した後、イオン化砒素
を９×１０15個／ｃｍ2イオン注入する（図６
（ｃ））。After that, the source and drain portions of the MOS transistor are opened by photolithography using a positive resist, and then ionized arsenic is ion-implanted at 9 × 10 15 / cm 2 (FIG. 6).
(C)).
【０００８】この後、酸化シリコン膜を、たとえばＣＶ
Ｄ法によって堆積させたのち、コンタクト孔をフォトリ
ソグラフイー、および ドライエッチングによって開孔
し、配線金属例えば Ａｌを蒸着し、配線金属をフォト
リソグラフイー、および ドライエッチング して、配
線に必要な部分をのこす（図６（ｄ））。After that, the silicon oxide film is, for example, CV.
After depositing by the D method, contact holes are opened by photolithography and dry etching, wiring metal such as Al is vapor-deposited, and the wiring metal is subjected to photolithography and dry etching to remove the necessary parts for wiring. Strain (Fig. 6 (d)).
【０００９】以上従来のＭＩＳ型半導体装置の製造方法
の概略をしめした。The outline of the conventional manufacturing method of the MIS type semiconductor device has been described above.
【００１０】さらに、素子の微細化の進展にともないト
ランジスタ性能を決めるゲート電極幅の微細化とともに
ゲート電極層の厚さの低減化も進められてきている。ま
た、ポリサイド電極層中のポリシリコンの導電タイプに
ついても、従来はＮチャネルＭＯＳトランジスタ、Ｐチ
ャネルＭＯＳトランジスタ共ポリシリコン中はｎ型であ
ったが、素子性能を向上させるためにＮチャネルトラン
ジスタの電極タイプとしてｎ型ポリシリコンを持つポリ
サイド電極、Ｐチャネルトランジスタの電極タイプとし
てｐ型ポリシリコンをもつポリサイド電極が必要とされ
る。Further, with the progress of miniaturization of devices, the gate electrode width which determines the transistor performance has been miniaturized and the thickness of the gate electrode layer has been reduced. Regarding the conductivity type of the polysilicon in the polycide electrode layer, conventionally, both the N-channel MOS transistor and the P-channel MOS transistor are n-type in the polysilicon, but the electrode of the N-channel transistor is improved to improve the device performance. A polycide electrode having n-type polysilicon as a type and a polycide electrode having p-type polysilicon as an electrode type of a P-channel transistor are required.
【００１１】図７は、別の従来の半導体装置の平面図の
一部をしめしたものである。FIG. 7 shows a part of a plan view of another conventional semiconductor device.
【００１２】半導体基板上に、素子の活性領域２０２と
厚い酸化膜でおおわれた素子の分離領域２０３が形成さ
れており、素子の活性領域上にはゲート酸化膜が形成さ
れている。このゲート酸化膜の上部には多結晶シリコン
層とタングステンシリサイド層とからなるポリサイド層
がゲート電極層２０１としてパターニングされている。
このタングステンポリサイド層からなるゲート電極層
２０１は、ＮチャネルＭＯＳトランジスタ部２０４とＰ
チャネルＭＯＳトランジスタ部２０５のゲート電極層を
共有しており、例えば図７のような相補型ＭＯＳインバ
ーターを形成している。Ｎチャネルトランジスタ部分２
０４にはソース、ドレイン領域を形成するためにＮ型不
純物を領域２０６中に導入する。 この時同時にタング
ステンポリサイド中にもＮ型不純物が導入される。この
Ｎ型不純物の濃度は通常１×１０20個／ｃｍ3以上の
燐、または砒素が含まれている。A device active region 202 and a device isolation region 203 covered with a thick oxide film are formed on a semiconductor substrate, and a gate oxide film is formed on the device active region. A polycide layer formed of a polycrystalline silicon layer and a tungsten silicide layer is patterned as a gate electrode layer 201 on the gate oxide film.
The gate electrode layer 201 formed of the tungsten polycide layer is formed by the N-channel MOS transistor portion 204 and the P-channel MOS transistor portion 204.
The gate electrode layer of the channel MOS transistor portion 205 is shared, and a complementary MOS inverter as shown in FIG. 7, for example, is formed. N-channel transistor part 2
At 04, N-type impurities are introduced into the region 206 to form the source and drain regions. At the same time, N-type impurities are also introduced into the tungsten polycide. The concentration of this N-type impurity is usually 1 × 10 20 / cm 3 or more of phosphorus or arsenic.
【００１３】同様に、Ｐチャネルトランジスタ部分２０
５にはソース、ドレイン領域を形成するためにＰ型不純
物を領域２０７中に導入する。このとき、Ｐ型不純物は
多結晶シリコン中にも導入される。 このＰ型不純物の
濃度は１×１０20個／ｃｍ-3程度のホウ素が含まれてい
る。このように、ソース、ドレイン及び、ゲート電極層
への不純物の導入はゲート電極層に対して自己整合的に
行なわれるために、ＮチャネルＭＯＳトランジスタのゲ
ート電極層中にはＮ型不純物が、ＰチャネルＭＯＳトラ
ンジスターのゲート電極層中にはＰ型不純物が導入され
る（図７（ａ））。Similarly, the P-channel transistor portion 20
In FIG. 5, P-type impurities are introduced into the region 207 to form the source and drain regions. At this time, the P-type impurity is also introduced into the polycrystalline silicon. This P-type impurity has a concentration of about 1 × 10 20 / cm −3 of boron. Thus, the introduction of impurities into the source, drain, and gate electrode layers is performed in a self-aligned manner with respect to the gate electrode layers, so that N-type impurities in the gate electrode layers of N-channel MOS transistors are P-type impurities are introduced into the gate electrode layer of the channel MOS transistor (FIG. 7A).
【００１４】この後、導入された不純物を電気的に活性
化させる為に９５０度２０分程度不活性ガス雰囲気中で
熱処理を行なう。層間絶縁膜を形成した後、配線層であ
るアルミニウム２０９を接続孔２０８を介して多結晶シ
リコンと接続させていた（図７（ｂ））。After that, a heat treatment is performed in an inert gas atmosphere for about 950 ° C. for 20 minutes to electrically activate the introduced impurities. After forming the interlayer insulating film, aluminum 209 which is a wiring layer was connected to the polycrystalline silicon through the connection hole 208 (FIG. 7B).
【００１５】以上従来のＭＩＳ型半導体装置の製造方法
の概略を２例しめした。The outline of the conventional method of manufacturing a MIS type semiconductor device has been described above as two examples.
【００１６】[0016]
【発明が解決しようとする課題】従来の半導体装置で
は、前記従来例のようにゲート電極層として、ポリサイ
ド電極として多結晶シリコンとタングステンポリサイド
を用いている。しかし、Ｐ型ＭＯＳトランジスタのゲー
ト電極層を３価の不純物原子、たとえばほう素を用いて
多結晶シリコンからなる電極層を形成させた場合、ほう
素は多結晶シリコン中の結晶粒界を介して単結晶中より
も３倍から５倍程度早く拡散するため、ほう素は燐の場
合よりは早くゲート絶縁膜に到達してしまう。しかも、
ほう素は絶縁膜中を迅速に拡散してしまうため。微細化
されたトランジスタのゲート酸化膜中を容易に通り抜け
てしきい値電圧を変化させたり、ほう素が絶縁膜中でク
ラスター化してしまい絶縁膜の機能を失ってしまう、い
わゆる突き抜け現象を起こしてしまうという問題点を有
していた。たとえば、前記実施例で９５０℃の熱処理を
行なうと導入させたほう素がゲート酸化膜を若干突き抜
けるために、ＭＯＳトランジスタのしきい値電圧が０．
１から１ボルト以上も変動してしまっていた。特開平１
−２５１７５７には、上記突き抜けを回避する一方法が
開示されている。しかし、多結晶シリコン間に絶縁膜で
あるシリコン窒化膜を介在させるとゲート電極部に新た
な容量を作ることになってしまいデバイスの高速化の妨
げになる。In the conventional semiconductor device, polycrystalline silicon and tungsten polycide are used as the polycide electrode as the gate electrode layer as in the conventional example. However, when the gate electrode layer of the P-type MOS transistor is formed of an electrode layer made of polycrystalline silicon by using trivalent impurity atoms, for example, boron, boron is intercalated through the crystal grain boundaries in the polycrystalline silicon. Since boron diffuses about 3 to 5 times faster than in a single crystal, boron reaches the gate insulating film earlier than in the case of phosphorus. Moreover,
Boron diffuses quickly in the insulating film. It easily penetrates through the gate oxide film of a miniaturized transistor to change the threshold voltage, or boron is clustered in the insulating film and loses the function of the insulating film. It had a problem that it would end up. For example, when the heat treatment at 950 ° C. is performed in the above-described embodiment, the introduced boron slightly penetrates the gate oxide film, so that the threshold voltage of the MOS transistor becomes 0.
It had fluctuated from 1 to over 1 volt. JP-A-1
No. 251757 discloses a method of avoiding the punch-through. However, if a silicon nitride film, which is an insulating film, is interposed between polycrystalline silicon, a new capacitance is created in the gate electrode portion, which hinders the speeding up of the device.
【００１７】さらにポリサイド電極の場合、多結晶シリ
コンとタングステンシリサイド間の偏析係数はタングス
テンシリサイドの方が３倍程度大きいため、多結晶シリ
コン中の不純物はタングステンシリサイド中へより多く
取り込まれることになる。また、一般にシリサイド中の
不純物の拡散係数は非常に大きいことが知られており、
６００℃の熱処理によってドーパントの拡散距離は２０
ミクロンにも達する。このため、ＮチャネルＭＯＳトラ
ンジスタの電極中にある砒素がＰチャネルＭＯＳトラン
ジスタの電極へ、逆にＰチャネルＭＯＳトランジスタの
電極中にある硼素がＮチャネルＭＯＳトランジスタの電
極へ拡散することになり、電極中の多結晶シリコン中の
それぞれの不純物濃度を下げ仕事関数を変化させるため
にトランジスタのしきい値電圧が変化してしまうばかり
か、多結晶シリコン層とシリサイド層との接触抵抗が増
大して回路の遅延時間を遅くしてしまうという問題点を
有していた。従来技術では、イオン注入と熱拡散により
一旦ポリシリコン中に不純物が導入されても、上記の理
由でトランジスタ多結晶シリコンからゲート膜中及びシ
リサイド中へ不純物が再分布してしまうためトランジス
タの微細化とそれにともなう低電圧動作化の障害の一つ
になっていた。この現象はトランジスタの微細化にとも
ないポリシリコン膜厚が薄くなればより顕著になること
は自明である。Further, in the case of the polycide electrode, since the segregation coefficient between polycrystalline silicon and tungsten silicide is about three times as large as that of tungsten silicide, more impurities in polycrystalline silicon will be taken into tungsten silicide. In addition, it is generally known that the diffusion coefficient of impurities in silicide is very large,
The diffusion distance of the dopant is 20 by the heat treatment at 600 ° C.
It even reaches micron. Therefore, arsenic in the electrode of the N-channel MOS transistor diffuses to the electrode of the P-channel MOS transistor, and conversely, boron in the electrode of the P-channel MOS transistor diffuses to the electrode of the N-channel MOS transistor. Not only does the threshold voltage of the transistor change in order to lower the impurity concentration in the polycrystalline silicon and change the work function, but also the contact resistance between the polycrystalline silicon layer and the silicide layer increases and the circuit There was a problem that the delay time was delayed. In the conventional technique, even if impurities are once introduced into polysilicon by ion implantation and thermal diffusion, the impurities are redistributed from the transistor polycrystalline silicon into the gate film and the silicide for the above-mentioned reason, and hence the transistor is miniaturized. It was one of the obstacles to low voltage operation. It is self-evident that this phenomenon becomes more remarkable as the polysilicon film thickness becomes thinner with the miniaturization of the transistor.
【００１８】そこで、本発明はこのような課題を解決し
ようとするもので、その目的とするところは、安定した
Ｐ型、Ｎ型多結晶シリコンをもつポリサイドゲート電極
を構成できる技術を提供するものである。Therefore, the present invention is intended to solve such a problem, and an object thereof is to provide a technique capable of forming a polycide gate electrode having stable P-type and N-type polycrystalline silicon. It is a thing.
【００１９】[0019]
（手段１） 主に金属−絶縁膜−半導体基板が半導体
素子の主要構成要素としてなっており、前記金属として
構成される材料は、前記絶縁膜上から順にシリコンを主
成分として含む第１のシリコン層とシリコンと高融点金
属とを主成分として含む第１のシリサイド層とから構成
されてなるＭＩＳ半導体素子に於て、前記半導体基板と
絶縁膜層間、前記絶縁膜と第１シリコン層間、前記第１
シリコン層と第１のシリサイド層間の少なくとも何れか
には、窒素の最高濃度が１×１０14個／ｃｍ3以上２×
１０22個／ｃｍ3未満含まれる領域が存在してなること
を特徴とするＭＩＳ型半導体装置。(Means 1) A metal-insulating film-semiconductor substrate is mainly a main constituent element of a semiconductor element, and the material constituted as the metal is first silicon containing silicon as a main component in order from above the insulating film. In a MIS semiconductor element comprising a layer, a first silicide layer containing silicon and a refractory metal as main components, the semiconductor substrate and the insulating film layer, the insulating film and the first silicon layer, the first silicon layer, 1
At least one of the silicon layer and the first silicide layer has a maximum nitrogen concentration of 1 × 10 14 pieces / cm 3 or more 2 ×
A MIS type semiconductor device characterized in that there is a region containing less than 10 22 pieces / cm 3 .
【００２０】（手段２） 主に金属−絶縁膜−半導体
が半導体素子の主要構成要素としてなっており、前記金
属として構成される材料は、前記絶縁膜上から順にシリ
コンを主成分として含む第１のシリコン層とシリコンと
高融点金属とを主成分として含む第１のシリサイド層と
から構成されてなるＭＩＳ半導体素子に於て、前記第１
シリコン層と第１のシリサイド層間には、窒素と金属を
主成分として含む第１の窒化膜層が介在してなることを
特徴とするＭＩＳ型半導体装置。(Means 2) Mainly metal-insulating film-semiconductor is a main constituent element of a semiconductor element, and the material constituted as the metal is a first component containing silicon as a main component in order from above the insulating film. And a first silicide layer containing silicon and a refractory metal as main components.
A MIS type semiconductor device characterized in that a first nitride film layer containing nitrogen and a metal as a main component is interposed between a silicon layer and a first silicide layer.
【００２１】（手段３） 前記、手段２のＭＩＳ型半導
体装置において、第１の窒化膜層を構成する主要素とし
て窒素の他にチタン、タングステン、クロム、ニッケ
ル、バナジウム、銅、金、白金、鉛、パラジウム、マン
ガン、鉄、コバルト、あることを特徴とする請求項２記
載のＭＩＳ形半導体装置。(Means 3) In the MIS type semiconductor device of the above means 2, titanium, tungsten, chromium, nickel, vanadium, copper, gold, platinum, in addition to nitrogen, is used as a main element constituting the first nitride film layer. 3. The MIS type semiconductor device according to claim 2, wherein lead, palladium, manganese, iron and cobalt are contained.
【００２２】（手段４） ＭＩＳ型半導体装置の製造方
法において、少なくともシリコン基板上にゲート酸化を
する工程と、多結晶シリコン層を堆積する工程と、シリ
サイド層を堆積する工程と該シリサイド層上から窒素イ
オンをイオン注入する工程と、熱処理をする工程とから
なることを特徴とする ＭＩＳ型半導体装置の製造方
法。(Means 4) In the method of manufacturing a MIS type semiconductor device, at least a step of performing gate oxidation on a silicon substrate, a step of depositing a polycrystalline silicon layer, a step of depositing a silicide layer, and a step of depositing the silicide layer A method of manufacturing a MIS type semiconductor device, comprising a step of implanting nitrogen ions and a step of heat treatment.
【００２３】（手段５） ＭＩＳ型半導体装置の製造方
法において、少なくともシリコン基板上にゲート酸化を
する工程と、多結晶シリコン層を堆積する工程と、該多
結晶シリコン層上から窒素イオンをイオン注入する工程
と、熱処理をする工程と、シリサイド層を堆積する工程
とレジストパターンをマスクにして、前記シリサイド層
と多結晶シリコン層をエッチングする工程とからなるこ
とを特徴とする ＭＩＳ型半導体装置の製造方法。(Means 5) In the method of manufacturing a MIS type semiconductor device, at least a step of performing gate oxidation on a silicon substrate, a step of depositing a polycrystalline silicon layer, and an ion implantation of nitrogen ions from the polycrystalline silicon layer. A step of performing a heat treatment, a step of depositing a silicide layer, and a step of etching the silicide layer and the polycrystalline silicon layer using a resist pattern as a mask. Method.
【００２４】（手段６） ＭＩＳ型半導体装置の製造方
法において、シリコン基板上に、少なくともゲート酸化
をする工程と、第１の窒素を含むプラズマ処理する工程
と多結晶シリコン層を堆積する工程と、第２の窒素を含
むプラズマ処理する工程と、シリサイド層を堆積する工
程とレジストパターンをマスクにして、前記シリサイド
層と多結晶シリコン層をエッチングする工程とからなる
ことを特徴とする ＭＩＳ型半導体装置の製造方法。(Means 6) In the method of manufacturing a MIS type semiconductor device, at least a gate oxidation step, a first nitrogen-containing plasma treatment step, and a polycrystalline silicon layer deposition step are performed on a silicon substrate. A MIS-type semiconductor device comprising a step of performing a second plasma treatment containing nitrogen, a step of depositing a silicide layer, and a step of etching the silicide layer and the polycrystalline silicon layer using a resist pattern as a mask. Manufacturing method.
【００２５】（手段７） ＭＩＳ型半導体装置の製造方
法において、シリコン基板上に、少なくともゲート酸化
する工程と、多結晶シリコン層を堆積する工程と、該多
結晶シリコン層上に、金属層を堆積する工程と熱処理に
よって該金属層を窒化金属層にする工程と該窒化金属層
上に、シリサイド層を堆積する工程と、レジストパター
ンをマスクにして、前記シリサイド層、窒化金属層、多
結晶シリコン層をエッチングする工程からなることを特
徴とする ＭＩＳ型半導体装置の製造方法。(Means 7) In the method of manufacturing a MIS type semiconductor device, at least a gate oxidation step on a silicon substrate, a step of depositing a polycrystalline silicon layer, and a metal layer on the polycrystalline silicon layer. And a step of depositing a silicide layer on the metal nitride layer by heat treatment, a step of depositing a silicide layer on the metal nitride layer, and using the resist pattern as a mask, the silicide layer, the metal nitride layer, and the polycrystalline silicon layer. A method of manufacturing a MIS type semiconductor device, which comprises a step of etching.
【００２６】（手段８） ＭＩＳ型半導体装置の製造方
法において、シリコン基板上に、少なくともゲート酸化
する工程と、多結晶シリコン層を堆積する工程と、該多
結晶シリコン層上に、窒化金属層を堆積する工程と該窒
化金属層上に、シリサイド層を堆積する工程と、レジス
トパターンをマスクにして、前記シリサイド層、窒化金
属層、多結晶シリコン層をエッチングする工程からなる
ことを特徴とする ＭＩＳ型半導体装置の製造方法。(Means 8) In the method of manufacturing a MIS type semiconductor device, at least a gate oxidation step on a silicon substrate, a step of depositing a polycrystalline silicon layer, and a metal nitride layer on the polycrystalline silicon layer. A MIS comprising: a step of depositing, a step of depositing a silicide layer on the metal nitride layer, and a step of etching the silicide layer, the metal nitride layer, and the polycrystalline silicon layer using a resist pattern as a mask. Type semiconductor device manufacturing method.
【００２７】（手段９） ＭＩＳ型半導体装置の製造方
法において、シリコン基板上に、少なくともゲート酸化
する工程と、多結晶シリコン層を堆積する工程と、該多
結晶シリコン層上に、窒化シリサイド層を堆積する工程
と該窒化シリサイド層上に、シリサイド層を堆積する工
程と、レジストパターンをマスクにして、前記シリサイ
ド層、窒化シリサイド層、多結晶シリコン層をエッチン
グする工程からなることを特徴とする ＭＩＳ型半導体
装置の製造方法。(Means 9) In the method of manufacturing a MIS type semiconductor device, at least a step of oxidizing a gate on a silicon substrate, a step of depositing a polycrystalline silicon layer, and a nitride silicide layer on the polycrystalline silicon layer. A MIS comprising: a step of depositing, a step of depositing a silicide layer on the nitrided silicide layer, and a step of etching the silicide layer, the nitrided silicide layer, and the polycrystalline silicon layer using a resist pattern as a mask. Type semiconductor device manufacturing method.
【００２８】（手段１０） 前記、手段４、手段５、手
段６、手段７、手段８、手段９のＭＩＳ型半導体装置の
製造方法において、シリサイド膜としてタングステンシ
リサイド、モリブデンシリサイド、クロムシリサイド、
ニッケルシリサイド、チタンシリサイド、バナジウムシ
リサイド、白金シリサイド、鉛シリサイド、パラジウム
シリサイド、マンガンシリサイド、鉄シリサイド、コバ
ルトシリサイドであることを特徴とする手段４、手段
５、手段６及び手段７、手段８、手段９記載のＭＩＳ形
半導体装置の製造方法。(Means 10) In the manufacturing method of the MIS type semiconductor device of the above-mentioned means 4, means 5, means 6, means 7, means 8, and means 9, tungsten silicide, molybdenum silicide, chromium silicide is used as the silicide film.
Means 4, means 5, means 6 and means 7, means 8, means 9 characterized in that they are nickel silicide, titanium silicide, vanadium silicide, platinum silicide, lead silicide, palladium silicide, manganese silicide, iron silicide, cobalt silicide. A method for manufacturing the MIS type semiconductor device described.
【００２９】（手段１１） 前記、手段７のＭＩＳ型半
導体装置の製造方法において、金属膜膜としてチタン、
タングステン、モリブデン、クロム、ニッケル、バナジ
ウム、白金、鉛、パラジウム、マンガン、鉄、コバルト
であることを特徴とする手段７記載のＭＩＳ形半導体装
置の製造方法。(Means 11) In the method of manufacturing a MIS type semiconductor device according to means 7, titanium is used as the metal film.
8. The method for manufacturing a MIS type semiconductor device according to means 7, wherein the manufacturing method is tungsten, molybdenum, chromium, nickel, vanadium, platinum, lead, palladium, manganese, iron, or cobalt.
【００３０】（手段１２） 前記、手段８のＭＩＳ型半
導体装置の製造方法において、窒化金属膜として窒化チ
タン、窒化タングステン、窒化モリブデン、窒化クロ
ム、窒化ニッケル、窒化バナジウム、窒化白金、窒化
鉛、窒化パラジウム、窒化マンガン、窒化鉄、窒化コバ
ルト、窒化チタンタングステン、窒化チタンモリブデ
ン、窒化タングステンモリブデンであることを特徴とす
る手段８記載のＭＩＳ形半導体装置の製造方法。(Means 12) In the method for manufacturing a MIS semiconductor device according to means 8, titanium nitride, tungsten nitride, molybdenum nitride, chromium nitride, nickel nitride, vanadium nitride, platinum nitride, lead nitride, nitride is used as a metal nitride film. 9. The method for manufacturing a MIS type semiconductor device according to means 8, which is palladium, manganese nitride, iron nitride, cobalt nitride, titanium tungsten nitride, titanium molybdenum nitride, or tungsten molybdenum nitride.
【００３１】（手段１３） 前記、手段９のＭＩＳ型半
導体装置の製造方法において、窒化シリサイド膜として
窒化タングステンシリサイド、窒化モリブデンシリサイ
ド、窒化クロムシリサイド、窒化ニッケルシリサイド、
窒化チタンシリサイド、窒化バナジウムシリサイド、窒
化白金シリサイド、窒化鉛シリサイド、窒化パラジウム
シリサイド、窒化マンガンシリサイド、窒化鉄シリサイ
ド、窒化コバルトシリサイド、窒化チタンタングステ
ン、窒化チタンモリブデン、窒化チタンタングステンシ
リサイド、窒化チタンモリブデンシリサイド、窒化タン
グステンモリブデンシリサイドであることを特徴とする
手段９記載のＭＩＳ形半導体装置の製造方法。(Means 13) In the method of manufacturing a MIS type semiconductor device according to means 9, tungsten nitride silicide, molybdenum nitride silicide, chromium nitride silicide, nickel nitride silicide is used as a nitride silicide film.
Titanium nitride silicide, vanadium nitride silicide, platinum nitride silicide, lead nitride silicide, palladium nitride silicide, manganese nitride silicide, iron nitride silicide, cobalt nitride silicide, titanium tungsten nitride, titanium molybdenum nitride, titanium tungsten silicide, titanium nitride molybdenum silicide, 10. The method for manufacturing a MIS type semiconductor device according to means 9, which is tungsten molybdenum nitride silicide.
【００３２】[0032]
【作用】多結晶シリコン中でほう素の拡散が増速してし
まうのは、ほう素は、シリコン中の未結合手を介して拡
散するからである。一般に、多結晶シリコンの粒界に多
量に存在するこの未結合シリコンがほう素の拡散を早め
る原因となっている。窒素はこのシリコンの未結合手と
結合をつくるために未結合手の濃度を減少させて、ほう
素の多結晶シリコン中の拡散係数を減少させて、Ｐ型多
結晶シリコンをゲート電極材料に適用させた場合の安定
性を向上させる事ができる。The reason why the diffusion of boron is accelerated in polycrystalline silicon is that boron diffuses through dangling bonds in silicon. In general, the large amount of unbonded silicon present in the grain boundaries of polycrystalline silicon is a cause of accelerating the diffusion of boron. Nitrogen reduces the concentration of dangling bonds to form bonds with this dangling bond of silicon, reduces the diffusion coefficient of boron in polycrystalline silicon, and applies P-type polycrystalline silicon to the gate electrode material. It is possible to improve the stability of the case.
【００３３】また、特に金属の窒化物は導電性を持つと
ともに、一般に不純物の拡散バリア層となる。このため
多結晶シリコンからシリサイド層への不純物の拡散を抑
止できる。Further, in particular, metal nitride has conductivity and generally serves as an impurity diffusion barrier layer. Therefore, diffusion of impurities from polycrystalline silicon to the silicide layer can be suppressed.
【００３４】[0034]
（実施例１）図１は、本発明によるＭＩＳ型半導体装置
の製造装置及びその製造方法の一実施例である。シリコ
ン基板３０１上に、素子の活性領域３０２、３０３と厚
い酸化膜でおおわれた素子の分離領域３０４が形成され
ている。初めに、１０００℃ 乾燥酸素中 ４０分熱酸
化して、４０ｎｍのゲート酸化膜３０５を形成させた。
このゲート酸化膜の上部に多結晶シリコン膜３０６を堆
積させた。形成条件としては、６２０℃の雰囲気中でシ
ランの熱分解によって行なわれ、４００ｎｍ堆積した。
フッ酸水溶液中で自然酸化膜を除去した後、スパッタ法
によってタングステンシリサイド膜３０７を堆積させ
た。堆積条件は、ＷＳｉ2.9のシリサイドターゲットを
用いて１．５ＫＷの電力、１ｍＴｏｒｒのアルゴンガス
圧のもとで処理をした。シリサイドの形成方法は他に、
ＣＶＤ法などがよく知られている。(Embodiment 1) FIG. 1 shows an embodiment of an apparatus and method for manufacturing a MIS type semiconductor device according to the present invention. On a silicon substrate 301, device active regions 302 and 303 and a device isolation region 304 covered with a thick oxide film are formed. First, thermal oxidation was performed in dry oxygen at 1000 ° C. for 40 minutes to form a gate oxide film 305 having a thickness of 40 nm.
A polycrystalline silicon film 306 was deposited on the gate oxide film. As the formation conditions, silane was thermally decomposed in an atmosphere of 620 ° C., and 400 nm was deposited.
After removing the natural oxide film in a hydrofluoric acid aqueous solution, a tungsten silicide film 307 was deposited by a sputtering method. As for the deposition conditions, a WSi 2.9 silicide target was used, and processing was performed under an electric power of 1.5 KW and an argon gas pressure of 1 mTorr. Other methods for forming silicide
The CVD method and the like are well known.
【００３５】つぎに、イオン注入法を用いてイオン化し
た窒素３２４を加速電圧５０ＫｅＶで１×１０14個／ｃ
ｍ2程度導入させた（図１（ａ））。Next, 1 × 10 14 nitrogen / c of nitrogen 324 ionized by the ion implantation method is applied at an acceleration voltage of 50 KeV.
About m 2 was introduced (FIG. 1 (a)).
【００３６】この後フォトリソグラフィー技術とエッチ
ング技術によって、ポリサイド層を加工し、ゲート電極
層１０１として形成させた。次に、ポリシリコンのグレ
イン境界に存在するシリコンの未結合手と注入した窒素
を結合させるために、９００℃の温度で乾燥酸素中２０
分熱処理をした。このゲート電極層は、ＮチャネルＭＯ
Ｓトランジスタ部１０４とＰチャネルＭＯＳトランジス
タ部１０５のゲート電極層を共有している（図示されて
いない）。このとき、Ｎチャネルトランジスタ部分には
ソース、ドレイン領域を形成するために、フォトリソグ
ラフィー技術によってレジストパターン３１１を形成し
たのち、Ｎ型不純物として、たとえば砒素イオン３１２
を４５ｋｅＶで５×１０15個／ｃｍ2を導入した（図１
（ｂ））。同様に、Ｐチャネルトランジスタ部分３１０
にはソース、ドレイン領域を形成するために、フォトリ
ソグラフィー技術によってレジストパターン３１２を形
成したのち、Ｐ型不純物として、たとえば硼素イオン３
１３を３０ＫｅＶで５×１０15個／ｃｍ2を導入した。
この、ソース、ドレイン領域への不純物の導入はゲート
電極層に対して自己整合的に行なわれるために、Ｎチャ
ネルＭＯＳトランジスタのゲート電極層中にはＮ型不純
物が、ＰチャネルＭＯＳトランジスターのゲート電極層
中にはＰ型不純物が導入されている。さらに、導入させ
たＮ型、Ｐ型不純物を活性化させるために、９５０℃の
不活性ガス雰囲気中で２０分熱処理を行なった。この熱
処理によってもトランジスタのしきい値電圧がシフトし
たり、いわゆる突き抜け現象が現れる等の特性の劣化は
ない（図１（ｃ））。After that, the polycide layer was processed by photolithography and etching to form the gate electrode layer 101. Next, in order to combine the dangling bonds of the silicon existing at the grain boundaries of the polysilicon with the injected nitrogen, the temperature was set to 900 ° C. in dry oxygen for 20 minutes.
Heat treatment was performed for minutes. This gate electrode layer is an N channel MO
The gate electrode layers of the S transistor section 104 and the P channel MOS transistor section 105 are shared (not shown). At this time, a resist pattern 311 is formed by a photolithography technique to form a source / drain region in the N-channel transistor portion, and then, for example, arsenic ions 312 are used as N-type impurities.
Was introduced at 5 × 10 15 pieces / cm 2 at 45 keV (Fig. 1
(B)). Similarly, the P-channel transistor portion 310
In order to form source and drain regions, a resist pattern 312 is formed by a photolithography technique, and then, for example, boron ions 3 are used as P-type impurities.
13 was introduced at 5 × 10 15 pieces / cm 2 at 30 KeV.
Since the introduction of the impurities into the source / drain regions is performed in a self-aligned manner with respect to the gate electrode layer, N-type impurities are present in the gate electrode layer of the N-channel MOS transistor and the gate electrode of the P-channel MOS transistor. P-type impurities are introduced into the layer. Further, in order to activate the introduced N-type and P-type impurities, heat treatment was performed for 20 minutes in an inert gas atmosphere at 950 ° C. This heat treatment does not cause the deterioration of the characteristics such as the shift of the threshold voltage of the transistor or the appearance of the so-called punch-through phenomenon (FIG. 1 (c)).
【００３７】この後層間絶縁膜を形成した後、配線層で
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図１（ｄ））。After that, after forming an interlayer insulating film, aluminum which is a wiring layer was connected to polycrystalline silicon through a connection hole (FIG. 1 (d)).
【００３８】上の方法においては、ポリサイドの一つと
してタングステンポリサイドを選んで説明したが、 モ
リブデンポリサイド、クロムポリサイド、ニッケルポリ
サイド、チタンポリサイド、バナジウムポリサイド、白
金ポリサイド、鉛ポリサイド、パラジウムポリサイド、
マンガンポリサイド、鉄ポリサイド、コバルトポリサイ
ド等であってもよい。また、窒素イオン注入は、多結晶
シリコンを堆積した後に行っても効果がある。In the above method, tungsten polycide was selected as one of the polycides, but molybdenum polycide, chromium polycide, nickel polycide, titanium polycide, vanadium polycide, platinum polycide, lead polycide, Palladium polycide,
It may be manganese polycide, iron polycide, cobalt polycide or the like. Further, the nitrogen ion implantation is effective even if it is performed after depositing polycrystalline silicon.
【００３９】（実施例２）図２は、本発明によるＭＩＳ
型半導体装置の製造装置及びその製造方法の一実施例で
ある。シリコン基板３０１上に、素子の活性領域３０
２、３０３と厚い酸化膜でおおわれた素子の分離領域３
０４が形成されている。初めに、１０００℃乾燥酸素中
４０分熱酸化して、４０ｎｍのゲート酸化膜３０５を形
成させた。この後、５０Ｗ１００ＴｏｒｒのＮ2プラズ
マを３０秒照射した（図２（ａ））。これによってゲー
ト膜表面を終端していた水素が置換されて窒素になり界
面が安定するようになる。次に、このゲート酸化膜の上
部に多結晶シリコン膜３０６を堆積させる。形成条件と
しては、６２０℃の雰囲気中でシランの熱分解によって
行なわれ、４００ｎｍ堆積した。フッ酸水溶液中で自然
酸化膜を除去した後、再びＮ2プラズマを先ほどと同じ
条件によって処理した（図２（ｂ））。つぎに、スパッ
タ法によってタングステンシリサイド膜３０７を堆積さ
せた。堆積条件は、ＷＳｉ2.9のシリサイドターゲット
を用いて１．５ＫＷの電力、１ｍＴｏｒｒのアルゴンガ
ス圧のもとで処理をした。(Embodiment 2) FIG. 2 shows a MIS according to the present invention.
1 is an embodiment of a manufacturing apparatus of a semiconductor device and a manufacturing method thereof. The active region 30 of the device is formed on the silicon substrate 301.
2, 303 and element isolation region 3 covered with a thick oxide film
04 are formed. First, thermal oxidation was performed in dry oxygen at 1000 ° C. for 40 minutes to form a 40 nm gate oxide film 305. After that, 50 W 100 Torr N 2 plasma was irradiated for 30 seconds (FIG. 2A). As a result, hydrogen terminating the surface of the gate film is replaced with nitrogen, and the interface becomes stable. Next, a polycrystalline silicon film 306 is deposited on the gate oxide film. As the formation conditions, silane was thermally decomposed in an atmosphere of 620 ° C., and 400 nm was deposited. After removing the natural oxide film in the hydrofluoric acid aqueous solution, N 2 plasma was treated again under the same conditions as above (FIG. 2B). Next, a tungsten silicide film 307 was deposited by the sputtering method. As for the deposition conditions, a WSi 2.9 silicide target was used, and processing was performed under an electric power of 1.5 KW and an argon gas pressure of 1 mTorr.
【００４０】この後フォトリソグラフィー技術とエッチ
ング技術によって、ポリサイド層を加工し、ゲート電極
層１０１として形成させた（図２（ｃ））。次に、ポリ
シリコンのグレイン境界に存在するシリコンの未結合手
と注入した窒素を結合させるために、９００℃の温度で
乾燥酸素中２０分熱処理をした。このゲート電極層は、
ＮチャネルＭＯＳトランジスタ部１０４とＰチャネルＭ
ＯＳトランジスタ部１０５のゲート電極層を共有してい
る（図示されていない）。このとき、Ｎチャネルトラン
ジスタ部分にはソース、ドレイン領域を形成するため
に、フォトリソグラフィー技術によってレジストパター
ン３１１を形成したのち、Ｎ型不純物として、たとえば
砒素イオン３１２を４５ｋｅＶで５×１０15個／ｃｍ2
を導入した。同様に、Ｐチャネルトランジスタ部分３１
０にはソース、ドレイン領域を形成するために、フォト
リソグラフィー技術によってレジストパターン３１２を
形成したのち、Ｐ型不純物として、たとえば硼素イオン
３１３を３０ＫｅＶで５×１０15個／ｃｍ2を導入し
た。この、ソース、ドレイン領域への不純物の導入はゲ
ート電極層に対して自己整合的に行なわれるために、Ｎ
チャネルＭＯＳトランジスタのゲート電極層中にはＮ型
不純物が、ＰチャネルＭＯＳトランジスターのゲート電
極層中にはＰ型不純物が導入されている。さらに、導入
させたＮ型、Ｐ型不純物を活性化させるために、９５０
℃の不活性ガス雰囲気中で２０分熱処理を行なった。こ
の熱処理によってもトランジスタのしきい値電圧がシフ
トしたり、いわゆる突き抜け現象が現れる等の特性の劣
化はない。Then, the polycide layer was processed by photolithography and etching to form a gate electrode layer 101 (FIG. 2C). Next, in order to combine the dangling bonds of the silicon existing at the grain boundaries of the polysilicon with the injected nitrogen, a heat treatment was performed at a temperature of 900 ° C. for 20 minutes in dry oxygen. This gate electrode layer is
N channel MOS transistor section 104 and P channel M
The gate electrode layer of the OS transistor portion 105 is shared (not shown). At this time, in order to form a source / drain region in the N-channel transistor portion, a resist pattern 311 is formed by a photolithography technique, and then, for example, arsenic ions 312 as an N-type impurity at 45 keV and 5 × 10 15 / cm 3. 2
Was introduced. Similarly, the P-channel transistor portion 31
In order to form the source and drain regions at 0, a resist pattern 312 was formed by a photolithography technique, and then, for example, boron ions 313 were introduced as 5 × 10 15 ions / cm 2 at 30 KeV as a P-type impurity. Since the introduction of impurities into the source and drain regions is performed in a self-aligned manner with respect to the gate electrode layer, N
N-type impurities are introduced into the gate electrode layer of the channel MOS transistor, and P-type impurities are introduced into the gate electrode layer of the P-channel MOS transistor. Further, in order to activate the introduced N-type and P-type impurities, 950
It heat-processed for 20 minutes in the inert gas atmosphere of (degree C). This heat treatment does not cause the deterioration of the characteristics such as the shift of the threshold voltage of the transistor and the appearance of a so-called punch-through phenomenon.
【００４１】この後層間絶縁膜を形成した後、配線層で
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図２（ｄ））。After that, after forming an interlayer insulating film, aluminum which is a wiring layer was connected to polycrystalline silicon through a connection hole (FIG. 2 (d)).
【００４２】上の方法においては、ポリサイドの一つと
してタングステンポリサイドを選んで説明したが、 モ
リブデンポリサイド、クロムポリサイド、ニッケルポリ
サイド、チタンポリサイド、バナジウムポリサイド、白
金ポリサイド、鉛ポリサイド、パラジウムポリサイド、
マンガンポリサイド、鉄ポリサイド、コバルトポリサイ
ド等であってもよい。In the above method, tungsten polycide was selected as one of the polycides for explanation, but molybdenum polycide, chromium polycide, nickel polycide, titanium polycide, vanadium polycide, platinum polycide, lead polycide, Palladium polycide,
It may be manganese polycide, iron polycide, cobalt polycide or the like.
【００４３】（実施例３）図３は、本発明によるＭＩＳ
型半導体装置の製造装置及びその製造方法の一実施例で
ある。シリコン基板３０１上に、素子の活性領域３０
２、３０３と厚い酸化膜でおおわれた素子の分離領域３
０４が形成されている。初めに、１０００℃ 乾燥酸素
中 ４０分熱酸化して、４０ｎｍのゲート酸化膜３０５
を形成させた。このゲート酸化膜の上部に多結晶シリコ
ン膜３０６を堆積させた。形成条件としては、６２０℃
の雰囲気中でシランの熱分解によって行なわれ、４００
ｎｍ堆積した。フッ酸水溶液中で自然酸化膜を除去した
後、スパッタ法によってチタン膜３２１を２０ｎｍ堆積
させた。堆積条件は、Ｔｉのターゲットを用いて１ＫＷ
の電力、４ｍＴｏｒｒのアルゴンガス圧のもとで処理を
した。チタン膜の形成方法としては、熱蒸着法の他にＣ
ＶＤ法などがある。また、チタンの他にタングステン、
モリブデン、クロム、ニッケル、バナジウム、白金、
鉛、パラジウム、マンガン、鉄、コバルトなどであって
もよい（図３（ａ））。(Embodiment 3) FIG. 3 shows a MIS according to the present invention.
1 is an embodiment of a manufacturing apparatus of a semiconductor device and a manufacturing method thereof. The active region 30 of the device is formed on the silicon substrate 301.
2, 303 and element isolation region 3 covered with a thick oxide film
04 are formed. First, thermal oxidation was performed in dry oxygen at 1000 ° C. for 40 minutes to obtain a gate oxide film 305 having a thickness of 40 nm.
Was formed. A polycrystalline silicon film 306 was deposited on the gate oxide film. The formation conditions are 620 ° C.
In the atmosphere of silane by thermal decomposition of 400
nm deposited. After removing the natural oxide film in the hydrofluoric acid aqueous solution, a titanium film 321 having a thickness of 20 nm was deposited by a sputtering method. The deposition conditions are 1 KW using a Ti target.
Power of 4 mTorr and an argon gas pressure of 4 mTorr. As the method for forming the titanium film, in addition to the thermal evaporation method, C
VD method and the like. In addition to titanium, tungsten,
Molybdenum, chromium, nickel, vanadium, platinum,
It may be lead, palladium, manganese, iron, cobalt or the like (FIG. 3A).
【００４４】つぎに、８００℃ Ｎ２雰囲気中で３０秒
熱処理を行って、チタンを窒化チタン３２２に変化させ
た。この時ポリシリコンと接続している部分は窒化チタ
ンシリサイドとなり、ポリシリコンとの密着性が高ま
る。そして、スパッタ法によってタングステンシリサイ
ド膜３０７を３００ｎｍ堆積させた。堆積条件は、ＷＳ
ｉ2. 9のシリサイドターゲットを用いて１．５ＫＷの電
力、１ｍＴｏｒｒのアルゴンガス圧のもとで処理をし
た。タングステンシリサイド層３０７の下地は窒化チタ
ン膜３２２でありこれ以降の熱処理において、不純物の
拡散バリアとなるばかりでなくタングステンシリサイド
との密着性も優れていることから、加工処理中のはがれ
を完全に防止できる。もちろんここで、実施例１に示し
たような窒素イオン注入を行うことによってさらに効果
が期待できる。フォトリソグラフィー技術とエッチング
技術によって、ポリサイド層を加工し、ゲート電極層１
０１として形成させた（図３（ｂ））。Next, heat treatment was performed in an N 2 atmosphere at 800 ° C. for 30 seconds to change titanium into titanium nitride 322. At this time, the part connected to the polysilicon becomes titanium nitride silicide, and the adhesion with the polysilicon is enhanced. Then, a tungsten silicide film 307 was deposited to a thickness of 300 nm by a sputtering method. The deposition conditions are WS
i 2. 1.5KW of power using a silicide target 9, and the original in the process of argon gas pressure of 1 mTorr. Since the underlying layer of the tungsten silicide layer 307 is the titanium nitride film 322, it not only serves as a diffusion barrier of impurities in the subsequent heat treatment, but also has excellent adhesiveness with the tungsten silicide, so that peeling during processing is completely prevented. it can. Of course, further effects can be expected here by performing the nitrogen ion implantation as shown in the first embodiment. The gate electrode layer 1 is processed by processing the polycide layer by photolithography technology and etching technology.
No. 01 was formed (FIG. 3B).
【００４５】次に、９００℃の温度で乾燥酸素中２０分
熱処理をした。このゲート電極層は、ＮチャネルＭＯＳ
トランジスタ部１０４とＰチャネルＭＯＳトランジスタ
部１０５のゲート電極層１０１を共有している（図示さ
れていない）。このとき、Ｎチャネルトランジスタ部分
にはソース、ドレイン領域を形成するために、フォトリ
ソグラフィー技術によってレジストパターン３１１を形
成したのち、Ｎ型不純物として、たとえば砒素イオン３
１２を４５ｋｅＶで５×１０15個／ｃｍ2を導入した。
同様に、Ｐチャネルトランジスタ部分３１０にはソー
ス、ドレイン領域を形成するために、フォトリソグラフ
ィー技術によってレジストパターン３１２を形成したの
ち、Ｐ型不純物として、たとえば硼素イオン３１３を３
０ＫｅＶで５×１０15個／ｃｍ2を導入した（図３
（ｃ））。この、ソース、ドレイン領域への不純物の導
入はゲート電極層に対して自己整合的に行なわれるため
に、ＮチャネルＭＯＳトランジスタのゲート電極層中に
はＮ型不純物が、ＰチャネルＭＯＳトランジスターのゲ
ート電極層中にはＰ型不純物が導入されている。さら
に、導入させたＮ型、Ｐ型不純物を活性化させるため
に、９５０℃の不活性ガス雰囲気中で２０分熱処理を行
なった。この熱処理によってもトランジスタのしきい値
電圧がシフトしたり、いわゆる突き抜け現象が現れる等
の特性の劣化はない。Next, heat treatment was performed at 900 ° C. for 20 minutes in dry oxygen. This gate electrode layer is an N channel MOS
The gate electrode layer 101 of the transistor section 104 and the P-channel MOS transistor section 105 is shared (not shown). At this time, a resist pattern 311 is formed by a photolithography technique in order to form a source / drain region in the N-channel transistor portion, and then, for example, arsenic ions 3 are used as N-type impurities.
12 was introduced at 45 keV and 5 × 10 15 pieces / cm 2 .
Similarly, after forming a resist pattern 312 by a photolithography technique in order to form a source / drain region in the P-channel transistor portion 310, boron ions 313, for example, of 3 are formed as P-type impurities.
5 × 10 15 pieces / cm 2 was introduced at 0 KeV (FIG. 3).
(C)). Since the introduction of the impurities into the source / drain regions is performed in a self-aligned manner with respect to the gate electrode layer, N-type impurities are present in the gate electrode layer of the N-channel MOS transistor and the gate electrode of the P-channel MOS transistor. P-type impurities are introduced into the layer. Further, in order to activate the introduced N-type and P-type impurities, heat treatment was performed for 20 minutes in an inert gas atmosphere at 950 ° C. This heat treatment does not cause the deterioration of the characteristics such as the shift of the threshold voltage of the transistor and the appearance of a so-called punch-through phenomenon.
【００４６】この後層間絶縁膜を形成した後、配線層で
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図３（ｄ））。After that, after forming an interlayer insulating film, aluminum which is a wiring layer was connected to polycrystalline silicon through a connection hole (FIG. 3 (d)).
【００４７】上の方法においては、窒化チタン層３２２
の上に形成するシリサイドの一つとしてタングステンシ
リサイドを選んで説明したが、 モリブデンシリサイ
ド、クロムシリサイド、ニッケルシリサイド、チタンシ
リサイド、バナジウムシリサイド、白金シリサイド、鉛
シリサイド、パラジウムシリサイド、マンガンシリサイ
ド、鉄シリサイド、コバルトシリサイド等であってもよ
い。In the above method, titanium nitride layer 322
Tungsten silicide was selected as one of the silicides formed on the above, but molybdenum silicide, chromium silicide, nickel silicide, titanium silicide, vanadium silicide, platinum silicide, lead silicide, palladium silicide, manganese silicide, iron silicide, cobalt. It may be silicide or the like.
【００４８】（実施例４）図４は、本発明によるＭＩＳ
型半導体装置の製造装置及びその製造方法の一実施例で
ある。シリコン基板３０１上に、素子の活性領域３０
２、３０３と厚い酸化膜でおおわれた素子の分離領域３
０４が形成されている。初めに、１０００℃ 乾燥酸素
中 ４０分熱酸化して、４０ｎｍのゲート酸化膜３０５
を形成させた。このゲート酸化膜の上部に多結晶シリコ
ン膜３０６を堆積させた。形成条件としては、６２０℃
の雰囲気中でシランの熱分解によって行なわれ、４００
ｎｍ堆積した。フッ酸水溶液中で自然酸化膜を除去した
後、スパッタ法によって窒化チタン膜３２２を２０ｎｍ
堆積させた。堆積条件は、Ｔｉのターゲットを用いて１
ＫＷの電力、４ｍＴｏｒｒの窒素ガス圧のもとで処理を
した。窒化チタン膜の形成方法としては、熱蒸着法の他
にＣＶＤ法などがある。また、窒化チタンの他に窒化タ
ングステン、窒化モリブデン、窒化クロム、窒化ニッケ
ル、窒化バナジウム、窒化白金、窒化鉛、窒化パラジウ
ム、窒化マンガン、窒化鉄、窒化コバルト、窒化チタン
タングステン、窒化モリブデンタングステン、窒化モリ
ブデンチタンなどであってもよい。そして、スパッタ法
によってタングステンシリサイド膜３０７を３００ｎｍ
堆積させた。堆積条件は、ＷＳｉ2.9のシリサイドター
ゲットを用いて１．５ＫＷの電力、１ｍＴｏｒｒのアル
ゴンガス圧のもとで処理をした。タングステンシリサイ
ド層３０７の下地は窒化チタン膜３２２でありこれ以降
の熱処理において、不純物の拡散バリアとなるばかりで
なくタングステンシリサイドとの密着性も優れているこ
とから、加工処理中のはがれを完全に防止できる（図４
（ａ））。もちろんここで、実施例１に示したような窒
素イオン注入を行うことによってさらに効果が期待でき
る。フォトリソグラフィー技術とエッチング技術によっ
て、ポリサイド層を加工し、ゲート電極層１０１として
形成させた（図４（ｂ））。(Embodiment 4) FIG. 4 shows a MIS according to the present invention.
1 is an embodiment of a manufacturing apparatus of a semiconductor device and a manufacturing method thereof. The active region 30 of the device is formed on the silicon substrate 301.
2, 303 and element isolation region 3 covered with a thick oxide film
04 are formed. First, thermal oxidation was performed in dry oxygen at 1000 ° C. for 40 minutes to obtain a gate oxide film 305 having a thickness of 40 nm.
Was formed. A polycrystalline silicon film 306 was deposited on the gate oxide film. The formation conditions are 620 ° C.
In the atmosphere of silane by thermal decomposition of 400
nm deposited. After removing the natural oxide film in the hydrofluoric acid aqueous solution, the titanium nitride film 322 having a thickness of 20 nm is formed by the sputtering method.
Deposited. The deposition conditions are 1 using a Ti target.
The treatment was performed under a power of KW and a nitrogen gas pressure of 4 mTorr. As a method for forming the titanium nitride film, there is a CVD method in addition to the thermal evaporation method. In addition to titanium nitride, tungsten nitride, molybdenum nitride, chromium nitride, nickel nitride, vanadium nitride, platinum nitride, lead nitride, palladium nitride, manganese nitride, iron nitride, cobalt nitride, titanium nitride tungsten, molybdenum tungsten nitride, molybdenum nitride. It may be titanium or the like. Then, the tungsten silicide film 307 having a thickness of 300 nm is formed by the sputtering method.
Deposited. As for the deposition conditions, a WSi 2.9 silicide target was used, and processing was performed under an electric power of 1.5 KW and an argon gas pressure of 1 mTorr. Since the underlying layer of the tungsten silicide layer 307 is the titanium nitride film 322, it not only serves as a diffusion barrier for impurities in the subsequent heat treatment, but also has excellent adhesiveness with the tungsten silicide, so that peeling during processing is completely prevented. Yes (Figure 4
(A)). Of course, further effects can be expected here by performing the nitrogen ion implantation as shown in the first embodiment. The polycide layer was processed by photolithography technology and etching technology to form the gate electrode layer 101 (FIG. 4B).
【００４９】次に、９００℃の温度で乾燥酸素中２０分
熱処理をした。このゲート電極層は、ＮチャネルＭＯＳ
トランジスタ部１０４とＰチャネルＭＯＳトランジスタ
部１０５のゲート電極層１０１を共有している（図示さ
れていない）。このとき、Ｎチャネルトランジスタ部分
にはソース、ドレイン領域を形成するために、フォトリ
ソグラフィー技術によってレジストパターン３１１を形
成したのち、Ｎ型不純物として、たとえば砒素イオン３
１２を４５ｋｅＶで５×１０15［個／ｃｍ2］を導入し
た。同様に、Ｐチャネルトランジスタ部分３１０にはソ
ース、ドレイン領域を形成するために、フォトリソグラ
フィー技術によってレジストパターン３１２を形成した
のち、Ｐ型不純物として、たとえば硼素イオン３１３を
３０ＫｅＶで５×１０15個／ｃｍ2を導入した（図４
（ｃ））。この、ソース、ドレイン領域への不純物の導
入はゲート電極層に対して自己整合的に行なわれるため
に、ＮチャネルＭＯＳトランジスタのゲート電極層中に
はＮ型不純物が、ＰチャネルＭＯＳトランジスターのゲ
ート電極層中にはＰ型不純物が導入されている。さら
に、導入させたＮ型、Ｐ型不純物を活性化させるため
に、９５０℃の不活性ガス雰囲気中で２０分熱処理を行
なった。この熱処理によってもトランジスタのしきい値
電圧がシフトしたり、いわゆる突き抜け現象が現れる等
の特性の劣化はない。Next, heat treatment was performed at a temperature of 900 ° C. for 20 minutes in dry oxygen. This gate electrode layer is an N channel MOS
The gate electrode layer 101 of the transistor section 104 and the P-channel MOS transistor section 105 is shared (not shown). At this time, a resist pattern 311 is formed by a photolithography technique in order to form a source / drain region in the N-channel transistor portion, and then, for example, arsenic ions 3 are used as N-type impurities.
12 was introduced at 45 keV at 5 × 10 15 [pieces / cm 2 ]. Similarly, in order to form source and drain regions in the P-channel transistor portion 310, after forming a resist pattern 312 by a photolithography technique, for example, boron ions 313 as P-type impurities at 30 KeV and 5 × 10 15 / cm 2 was introduced (Fig. 4
(C)). Since the introduction of the impurities into the source / drain regions is performed in a self-aligned manner with respect to the gate electrode layer, N-type impurities are present in the gate electrode layer of the N-channel MOS transistor and the gate electrode of the P-channel MOS transistor. P-type impurities are introduced into the layer. Further, in order to activate the introduced N-type and P-type impurities, heat treatment was performed for 20 minutes in an inert gas atmosphere at 950 ° C. This heat treatment does not cause the deterioration of the characteristics such as the shift of the threshold voltage of the transistor and the appearance of a so-called punch-through phenomenon.
【００５０】この後層間絶縁膜を形成した後、配線層で
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図４（ｄ））。After that, after forming an interlayer insulating film, aluminum which is a wiring layer was connected to polycrystalline silicon through a connection hole (FIG. 4 (d)).
【００５１】上の方法においては、窒化チタン層３２２
の上に形成するシリサイドの一つとしてタングステンシ
リサイドを選んで説明したが、 モリブデンシリサイ
ド、クロムシリサイド、ニッケルシリサイド、チタンシ
リサイド、バナジウムシリサイド、白金シリサイド、鉛
シリサイド、パラジウムシリサイド、マンガンシリサイ
ド、鉄シリサイド、コバルトシリサイド等であってもよ
い。In the above method, titanium nitride layer 322
Tungsten silicide was selected as one of the silicides formed on the above, but molybdenum silicide, chromium silicide, nickel silicide, titanium silicide, vanadium silicide, platinum silicide, lead silicide, palladium silicide, manganese silicide, iron silicide, cobalt. It may be silicide or the like.
【００５２】（実施例５）図５は、本発明によるＭＩＳ
型半導体装置の製造装置及びその製造方法の一実施例で
ある。シリコン基板３０１上に、素子の活性領域３０
２、３０３と厚い酸化膜でおおわれた素子の分離領域３
０４が形成されている。初めに、１０００℃ 乾燥酸素
中 ４０分熱酸化して、４０ｎｍのゲート酸化膜３０５
を形成させた。このゲート酸化膜の上部に多結晶シリコ
ン膜３０６を堆積させた。形成条件としては、６２０℃
の雰囲気中でシランの熱分解によって行なわれ、４００
ｎｍ堆積した。フッ酸水溶液中で自然酸化膜を除去した
後、スパッタ法によって窒化チタンシリサイド膜３２２
を２０ｎｍ堆積させた。堆積条件は、ＴｉＳｉ2.5のタ
ーゲットを用いて１ＫＷの電力、４ｍＴｏｒｒの窒素ガ
ス圧のもとで処理をした。チタンとシリコンの組成比は
２以上３．５以下が望ましい。窒化チタンシリサイド膜
の形成方法としては、ＣＶＤ法やチタンシリサイド膜を
スパッタ法或はＣＶＤ法で形成させたのち、Ｎ2あるい
はアンモニア雰囲気中で熱処理する事によって形成する
ことが出来る。また、窒化チタンシリサイドの他に窒化
タングステンシリサイド、窒化モリブデンシリサイド、
窒化クロムシリサイド、窒化ニッケルシリサイド、窒化
バナジウムシリサイド、窒化白金シリサイド、窒化鉛シ
リサイド、窒化パラジウムシリサイド、窒化マンガンシ
リサイド、窒化鉄シリサイド、窒化コバルトシリサイ
ド、窒化チタンタングステンシリサイド、窒化モリブデ
ンタングステンシリサイド、窒化モリブデンチタンシリ
サイドなどであってもよい。(Embodiment 5) FIG. 5 shows a MIS according to the present invention.
1 is an embodiment of a manufacturing apparatus of a semiconductor device and a manufacturing method thereof. The active region 30 of the device is formed on the silicon substrate 301.
2, 303 and element isolation region 3 covered with a thick oxide film
04 are formed. First, thermal oxidation was performed in dry oxygen at 1000 ° C. for 40 minutes to obtain a gate oxide film 305 having a thickness of 40 nm.
Was formed. A polycrystalline silicon film 306 was deposited on the gate oxide film. The formation conditions are 620 ° C.
In the atmosphere of silane by thermal decomposition of 400
nm deposited. After removing the natural oxide film in the hydrofluoric acid aqueous solution, the titanium nitride silicide film 322 is formed by the sputtering method.
Was deposited to 20 nm. As for the deposition condition, a TiSi 2.5 target was used and the treatment was performed under a power of 1 KW and a nitrogen gas pressure of 4 mTorr. The composition ratio of titanium and silicon is preferably 2 or more and 3.5 or less. As a method for forming the titanium nitride silicide film, a CVD method or a titanium silicide film may be formed by a sputtering method or a CVD method, and then heat treatment may be performed in an N 2 or ammonia atmosphere. In addition to titanium nitride silicide, tungsten nitride silicide, molybdenum nitride silicide,
Chromium nitride silicide, nickel nitride silicide, vanadium nitride silicide, platinum nitride silicide, lead nitride silicide, palladium nitride silicide, manganese nitride silicide, iron nitride silicide, cobalt nitride silicide, titanium tungsten silicide, molybdenum tungsten nitride silicide, molybdenum titanium nitride nitride. And so on.
【００５３】そして、スパッタ法によってタングステン
シリサイド膜３０７を３００ｎｍ堆積させた。堆積条件
は、ＷＳｉ2.9のシリサイドターゲットを用いて１．５
ＫＷの電力、１ｍＴｏｒｒのアルゴンガス圧のもとで処
理をした。窒化チタンシリサイドのスパッタとタングス
テンシリサイドのスパッタを連続して行うことによって
自然酸化膜の悪影響を完全に取り払うことが出来る。タ
ングステンシリサイド層３０７の下地は窒化チタン膜３
２２でありこれ以降の熱処理において、不純物の拡散バ
リアとなるばかりでなくタングステンシリサイドとの密
着性も優れていることから、加工処理中のはがれを完全
に防止できる（図５（ａ））。もちろんここで、実施例
１に示したような窒素イオン注入を行うことによってさ
らに効果が期待できる。フォトリソグラフィー技術とエ
ッチング技術によって、ポリサイド層を加工し、ゲート
電極層１０１として形成させた（図５（ｂ））。Then, a tungsten silicide film 307 was deposited to a thickness of 300 nm by the sputtering method. The deposition conditions are 1.5 using a WSi 2.9 silicide target.
The treatment was performed under an electric power of KW and an argon gas pressure of 1 mTorr. By continuously performing the sputtering of titanium nitride silicide and the sputtering of tungsten silicide, the adverse effect of the natural oxide film can be completely eliminated. The underlying layer of the tungsten silicide layer 307 is the titanium nitride film 3
In the subsequent heat treatment, since it not only serves as a diffusion barrier for impurities but also has excellent adhesion to tungsten silicide, peeling during processing can be completely prevented (FIG. 5A). Of course, further effects can be expected here by performing the nitrogen ion implantation as shown in the first embodiment. The polycide layer was processed by photolithography technology and etching technology to form the gate electrode layer 101 (FIG. 5B).
【００５４】次に、９００℃の温度で乾燥酸素中２０分
熱処理をした。このゲート電極層は、ＮチャネルＭＯＳ
トランジスタ部１０４とＰチャネルＭＯＳトランジスタ
部１０５のゲート電極層１０１を共有している（図示さ
れていない）。このとき、Ｎチャネルトランジスタ部分
にはソース、ドレイン領域を形成するために、フォトリ
ソグラフィー技術によってレジストパターン３１１を形
成したのち、Ｎ型不純物として、たとえば砒素イオン３
１２を４５ｋｅＶで５×１０15個／ｃｍ2を導入した。
同様に、Ｐチャネルトランジスタ部分３１０にはソー
ス、ドレイン領域を形成するために、フォトリソグラフ
ィー技術によってレジストパターン３１２を形成したの
ち、Ｐ型不純物として、たとえば硼素イオン３１３を３
０ＫｅＶで５×１０15個／ｃｍ2を導入した（図５
（ｃ））。この、ソース、ドレイン領域への不純物の導
入はゲート電極層に対して自己整合的に行なわれるため
に、ＮチャネルＭＯＳトランジスタのゲート電極層中に
はＮ型不純物が、ＰチャネルＭＯＳトランジスターのゲ
ート電極層中にはＰ型不純物が導入されている。さら
に、導入させたＮ型、Ｐ型不純物を活性化させるため
に、９５０℃の不活性ガス雰囲気中で２０分熱処理を行
なった。この熱処理によってもトランジスタのしきい値
電圧がシフトしたり、いわゆる突き抜け現象が現れる等
の特性の劣化はない。Next, heat treatment was performed at a temperature of 900 ° C. for 20 minutes in dry oxygen. This gate electrode layer is an N channel MOS
The gate electrode layer 101 of the transistor section 104 and the P-channel MOS transistor section 105 is shared (not shown). At this time, a resist pattern 311 is formed by a photolithography technique in order to form a source / drain region in the N-channel transistor portion, and then, for example, arsenic ions 3 are used as N-type impurities.
12 was introduced at 45 keV and 5 × 10 15 pieces / cm 2 .
Similarly, after forming a resist pattern 312 by a photolithography technique in order to form a source / drain region in the P-channel transistor portion 310, boron ions 313, for example, of 3 are formed as P-type impurities.
5 × 10 15 pieces / cm 2 was introduced at 0 KeV (FIG. 5).
(C)). Since the introduction of the impurities into the source / drain regions is performed in a self-aligned manner with respect to the gate electrode layer, N-type impurities are present in the gate electrode layer of the N-channel MOS transistor and the gate electrode of the P-channel MOS transistor. P-type impurities are introduced into the layer. Further, in order to activate the introduced N-type and P-type impurities, heat treatment was performed for 20 minutes in an inert gas atmosphere at 950 ° C. This heat treatment does not cause the deterioration of the characteristics such as the shift of the threshold voltage of the transistor and the appearance of a so-called punch-through phenomenon.
【００５５】この後層間絶縁膜を形成した後、配線層で
あるアルミニウムを接続孔を介して多結晶シリコンと接
続させた（図５（ｄ））。After that, after forming an interlayer insulating film, aluminum, which is a wiring layer, was connected to polycrystalline silicon through a connection hole (FIG. 5 (d)).
【００５６】上の方法においては、窒化チタン層３２２
の上に形成するシリサイドの一つとしてタングステンシ
リサイドを選んで説明したが、 モリブデンシリサイ
ド、クロムシリサイド、ニッケルシリサイド、チタンシ
リサイド、バナジウムシリサイド、白金シリサイド、鉛
シリサイド、パラジウムシリサイド、マンガンシリサイ
ド、鉄シリサイド、コバルトシリサイド等であってもよ
い。In the above method, titanium nitride layer 322
Tungsten silicide was selected as one of the silicides formed on the above, but molybdenum silicide, chromium silicide, nickel silicide, titanium silicide, vanadium silicide, platinum silicide, lead silicide, palladium silicide, manganese silicide, iron silicide, cobalt. It may be silicide or the like.
【００５７】以上、本発明の５つの実施例を具体的にし
めした。しかし、この実施例は、あくまで一実施例であ
り例えば、ＭＯＳトランジスタのチャネル領域に導入さ
せる不純物種として、前記窒素の他に酸素、ヘリウム、
ネオン、アルゴン、クリプトン、キセノンであってもそ
の効果がきたいできる。The five embodiments of the present invention have been specifically described above. However, this embodiment is merely an embodiment, and for example, as the impurity species to be introduced into the channel region of the MOS transistor, oxygen, helium,
Even neon, argon, krypton, and xenon can exert their effect.
【００５８】[0058]
【発明の効果】以上本発明によれば、不純物導入後の熱
処理温度及び時間に余裕をもたせることが出来るように
なったため、不純物導入時に形成される結晶欠陥を十分
回復させることが出来るようになり、素子の信頼性を向
上させることが可能になった。また、導入した不純物の
イオン化率を高めることが出来るようになったため、ポ
リシリコン層とシリサイド層との接触抵抗を下げること
ができたため、、トランジスタの最大動作速度を従来よ
り５パーセント程度向上させることができ、集積回路の
性能を向上させることが出来た。さらに、従来ＮｃｈＭ
ＯＳトランジスタとＰｃｈＭＯＳトランジスタ間をポリ
サイド構造のまま接続することは不純物の横方向拡散の
ために不可能であったが、本発明により接続が可能にな
り集積度を向上させることが出来た。As described above, according to the present invention, the heat treatment temperature and time after the impurity introduction can be made to have a margin, so that the crystal defects formed at the time of the impurity introduction can be sufficiently recovered. , It became possible to improve the reliability of the device. Further, since the ionization rate of the introduced impurities can be increased and the contact resistance between the polysilicon layer and the silicide layer can be reduced, the maximum operating speed of the transistor should be improved by about 5% as compared with the conventional one. It was possible to improve the performance of the integrated circuit. Furthermore, conventional NchM
Although it was impossible to connect the OS transistor and the PchMOS transistor in the polycide structure as it is due to the lateral diffusion of impurities, the present invention enables the connection and improves the degree of integration.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明のＭＯＳ型半導体装置製造方法の一実施
例の工程断面図である。FIG. 1 is a process sectional view of an embodiment of a method for manufacturing a MOS semiconductor device of the present invention.
【図２】本発明のＭＯＳ型半導体装置製造方法の一実施
例の工程断面図である。FIG. 2 is a process cross-sectional view of an example of a method for manufacturing a MOS semiconductor device of the present invention.
【図３】本発明のＭＯＳ型半導体装置製造方法の一実施
例の工程断面図である。FIG. 3 is a process cross-sectional view of an example of the method for manufacturing a MOS semiconductor device of the present invention.
【図４】本発明のＭＯＳ型半導体装置製造方法の一実施
例の工程断面図である。FIG. 4 is a process cross-sectional view of an example of the method for manufacturing a MOS semiconductor device of the present invention.
【図５】本発明のＭＯＳ型半導体装置製造方法の一実施
例の工程断面図である。FIG. 5 is a process sectional view of an example of a method for manufacturing a MOS semiconductor device of the present invention.
【図６】従来のＭＯＳ型半導体装置製造方法の工程断面
図である。FIG. 6 is a process sectional view of a conventional method for manufacturing a MOS semiconductor device.
【図７】従来のＭＯＳ型半導体装置製造方法の平面図で
ある。FIG. 7 is a plan view of a conventional MOS semiconductor device manufacturing method.
１０１ ・・・シリコン基板 １０２ ・・・ゲート酸化膜 １０３ ・・・タングステンシリサイド層 １０８ ・・・ゲート電極層 １１１ ・・・燐イオン １１２ ・・・硼素イオン １１３ ・・・砒素イオン １１４ ・・・拡散層 １１５ ・・・アルミニウム １１６ ・・・ＣＶＤ酸化膜 ２０１ ・・・ゲート電極層 ２０２ ・・・素子の活性領域 ２０３ ・・・素子分離領域 ２０４ ・・・ＮチャネルＭＯＳトランジスタとなる部
分 ２０５ ・・・ＰチャネルＭＯＳトランジスタとなる部
分 ２０６ ・・・Ｎ型不純物導入領域 ２０７ ・・・Ｐ型不純物導入領域 ２０８ ・・・接続孔 ２０９ ・・・アルミニウム ３０１ ・・・シリコン基板 ３０２ ・・・素子の活性領域 ３０３ ・・・素子の活性領域 ３０４ ・・・素子分離領域 ３０５ ・・・ゲート酸化膜 ３０６ ・・・多結晶シリコン膜 ３０７ ・・・タングステンシリサイド膜 ３０８ ・・・酸化シリコン膜 ３０９ ・・・ＮチャネルＭＯＳトランジスタとなる部
分 ３１０ ・・・ＰチャネルＭＯＳトランジスタとなる部
分 ３１１ ・・・レジストパターン ３１２ ・・・砒素イオン ３１３ ・・・レジストパターン ３１４ ・・・硼素イオン ３１５ ・・・拡散層 ３１６ ・・・ＣＶＤ酸化膜 ３１７ ・・・アルミニウム ３１８ ・・・ｐウェル ３１９ ・・・ｎウェル ３２０ ・・・Ｎ2プラズマ ３２１ ・・・チタン膜 ３２２ ・・・窒化チタン膜 ３２３ ・・・窒化チタンシリサイド膜 ３２４ ・・・窒素イオン101 ・ ・ ・ Silicon substrate 102 ・ ・ ・ Gate oxide film 103 ・ ・ ・ Tungsten silicide layer 108 ・ ・ ・ Gate electrode layer 111 ・ ・ ・ Phosphorus ion 112 ・ ・ ・ Boron ion 113 ・ ・ ・ Arsenic ion 114 ・ ・ ・ Diffusion Layer 115 ・ ・ ・ Aluminum 116 ・ ・ ・ CVD oxide film 201 ・ ・ ・ Gate electrode layer 202 ・ ・ ・ Device active region 203 ・ ・ ・ Device isolation region 204 ・ ・ ・ N channel MOS transistor portion 205 ・ ・ ・P-channel MOS transistor portion 206 ・ ・ ・ N-type impurity introduction region 207 ・ ・ ・ P-type impurity introduction region 208 ・ ・ ・ Connecting hole 209 ・ ・ ・ Aluminum 301 ・ ・ ・ Silicon substrate 302 ・ ・ ・ Device active region 303 ・ ・ ・ Active region of device 304 ・ ・ ・ Device isolation region 305 ・ ・ ・ Gate acid Film 306 ・ ・ ・ Polycrystalline silicon film 307 ・ ・ ・ Tungsten silicide film 308 ・ ・ ・ Silicon oxide film 309 ・ ・ ・ N channel MOS transistor part 310 ・ ・ ・ P channel MOS transistor part 311 ・ ・ ・ Resist Pattern 312 ・ ・ ・ Arsenic ion 313 ・ ・ ・ Resist pattern 314 ・ ・ ・ Boron ion 315 ・ ・ ・ Diffusion layer 316 ・ ・ ・ CVD oxide film 317 ・ ・ ・ Aluminum 318 ・ ・ ・ P well 319 ・ ・ ・ N well 320・ ・ ・ N 2 plasma 321 ・ ・ ・ Titanium film 322 ・ ・ ・ Titanium nitride film 323 ・ ・ ・ Titanium nitride silicide film 324 ・ ・ ・ Nitrogen ion
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 Ｄ 7376−4Ｍ 21/8238 27/092 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI technical display location H01L 21/28 D 7376-4M 21/8238 27/092
Claims (13)
体素子の主要構成要素としてなっており、前記金属とし
て構成される材料は、前記絶縁膜上から順にシリコンを
主成分として含む第１のシリコン層とシリコンと高融点
金属とを主成分として含む第１のシリサイド層とから構
成されてなるＭＩＳ半導体素子に於て、前記半導体基板
と絶縁膜層間、前記絶縁膜と第１シリコン層間、前記第
１シリコン層と第１のシリサイド層間の少なくとも何れ
かには、窒素の最高濃度が１×１０14個／ｃｍ3以上２
×１０22個／ｃｍ3未満含まれる領域が存在してなるこ
とを特徴とするＭＩＳ型半導体装置。1. A metal-insulating film-semiconductor substrate is mainly a main constituent element of a semiconductor element, and a material constituted as the metal is a first component containing silicon as a main component in order from above the insulating film. In a MIS semiconductor device including a silicon layer and a first silicide layer containing silicon and a refractory metal as main components, the semiconductor substrate and the insulating film layer, the insulating film and the first silicon layer, and At least one of the first silicon layer and the first silicide layer has a maximum nitrogen concentration of 1 × 10 14 / cm 3 or more 2
A MIS type semiconductor device, characterized in that a region of less than × 10 22 pieces / cm 3 is present.
子の主要構成要素としてなっており、前記金属として構
成される材料は、前記絶縁膜上から順にシリコンを主成
分として含む第１のシリコン層とシリコンと高融点金属
とを主成分として含む第１のシリサイド層とから構成さ
れてなるＭＩＳ半導体素子に於て、前記第１シリコン層
と第１のシリサイド層間には、窒素と金属を主成分とし
て含む第１の窒化膜層が介在してなることを特徴とする
ＭＩＳ型半導体装置。2. A metal-insulating film-semiconductor is mainly a main constituent element of a semiconductor element, and a material composed of the metal is first silicon containing silicon as a main component in order from above the insulating film. In a MIS semiconductor device including a first silicide layer containing silicon and a refractory metal as main components, nitrogen and metal are mainly contained between the first silicon layer and the first silicide layer. A MIS type semiconductor device characterized in that a first nitride film layer included as a component is interposed.
おいて、第１の窒化膜層を構成する主要素として窒素の
他にチタン、タングステン、クロム、ニッケル、バナジ
ウム、銅、金、白金、鉛、パラジウム、マンガン、鉄、
コバルト、あることを特徴とする請求項２記載のＭＩＳ
形半導体装置。3. The MIS type semiconductor device according to claim 2, wherein titanium, tungsten, chromium, nickel, vanadium, copper, gold, platinum, lead is used as a main element constituting the first nitride film layer in addition to nitrogen. , Palladium, manganese, iron,
MIS according to claim 2, characterized in that it is cobalt.
Type semiconductor device.
て、少なくともシリコン基板上にゲート酸化をする工程
と、多結晶シリコン層を堆積する工程と、シリサイド層
を堆積する工程と該シリサイド層上から窒素イオンをイ
オン注入する工程と、熱処理をする工程とからなること
を特徴とするＭＩＳ型半導体装置の製造方法。4. A method of manufacturing a MIS type semiconductor device, wherein at least a step of performing gate oxidation on a silicon substrate, a step of depositing a polycrystalline silicon layer, a step of depositing a silicide layer, and nitrogen ions from the silicide layer. And a heat treatment step. A method of manufacturing a MIS type semiconductor device, comprising:
て、少なくともシリコン基板上にゲート酸化をする工程
と、多結晶シリコン層を堆積する工程と、該多結晶シリ
コン層上から窒素イオンをイオン注入する工程と、熱処
理をする工程と、シリサイド層を堆積する工程とレジス
トパターンをマスクにして、前記シリサイド層と多結晶
シリコン層をエッチングする工程とからなることを特徴
とするＭＩＳ型半導体装置の製造方法。5. A method of manufacturing a MIS type semiconductor device, comprising: a step of performing gate oxidation on at least a silicon substrate; a step of depositing a polycrystalline silicon layer; and a step of implanting nitrogen ions from the polycrystalline silicon layer. And a step of performing a heat treatment, a step of depositing a silicide layer, and a step of etching the silicide layer and the polycrystalline silicon layer using the resist pattern as a mask, the method for manufacturing a MIS type semiconductor device.
て、シリコン基板上に、少なくともゲート酸化をする工
程と、第１の窒素を含むプラズマ処理する工程と多結晶
シリコン層を堆積する工程と、第２の窒素を含むプラズ
マ処理する工程と、シリサイド層を堆積する工程とレジ
ストパターンをマスクにして、前記シリサイド層と多結
晶シリコン層をエッチングする工程とからなることを特
徴とするＭＩＳ型半導体装置の製造方法。6. A method of manufacturing a MIS type semiconductor device, comprising: a step of performing at least gate oxidation on a silicon substrate; a step of performing a first nitrogen-containing plasma treatment; a step of depositing a polycrystalline silicon layer; and a second step. And a step of performing a plasma treatment containing nitrogen, a step of depositing a silicide layer, and a step of etching the silicide layer and the polycrystalline silicon layer using the resist pattern as a mask. Method.
て、シリコン基板上に、少なくともゲート酸化する工程
と、多結晶シリコン層を堆積する工程と、該多結晶シリ
コン層上に、金属層を堆積する工程と熱処理によって該
金属層を窒化金属層にする工程と該窒化金属層上に、シ
リサイド層を堆積する工程と、レジストパターンをマス
クにして、前記シリサイド層、窒化金属層、多結晶シリ
コン層をエッチングする工程からなることを特徴とする
ＭＩＳ型半導体装置の製造方法。7. A method of manufacturing a MIS type semiconductor device, comprising: a step of at least gate-oxidizing a silicon substrate; a step of depositing a polycrystalline silicon layer; and a step of depositing a metal layer on the polycrystalline silicon layer. And a step of forming the metal layer into a metal nitride layer by heat treatment, a step of depositing a silicide layer on the metal nitride layer, and a step of etching the silicide layer, the metal nitride layer, and the polycrystalline silicon layer using a resist pattern as a mask. A method of manufacturing a MIS type semiconductor device, comprising:
て、シリコン基板上に、少なくともゲート酸化する工程
と、多結晶シリコン層を堆積する工程と、該多結晶シリ
コン層上に、窒化金属層を堆積する工程と該窒化金属層
上に、シリサイド層を堆積する工程と、レジストパター
ンをマスクにして、前記シリサイド層、窒化金属層、多
結晶シリコン層をエッチングする工程からなることを特
徴とするＭＩＳ型半導体装置の製造方法。8. A method of manufacturing a MIS type semiconductor device, comprising: a step of at least gate-oxidizing a silicon substrate; a step of depositing a polycrystalline silicon layer; and a metal nitride layer being deposited on the polycrystalline silicon layer. And a step of depositing a silicide layer on the metal nitride layer, and a step of etching the silicide layer, the metal nitride layer and the polycrystalline silicon layer using a resist pattern as a mask. Device manufacturing method.
て、シリコン基板上に、少なくともゲート酸化する工程
と、多結晶シリコン層を堆積する工程と、該多結晶シリ
コン層上に、窒化シリサイド層を堆積する工程と該窒化
シリサイド層上に、シリサイド層を堆積する工程と、レ
ジストパターンをマスクにして、前記シリサイド層、窒
化シリサイド層、多結晶シリコン層をエッチングする工
程からなることを特徴とするＭＩＳ型半導体装置の製造
方法。9. A method of manufacturing a MIS type semiconductor device, comprising: a step of oxidizing at least a gate on a silicon substrate; a step of depositing a polycrystalline silicon layer; and a step of depositing a nitrided silicide layer on the polycrystalline silicon layer. And a step of depositing a silicide layer on the nitrided silicide layer and a step of etching the silicide layer, the nitrided silicide layer and the polycrystalline silicon layer using a resist pattern as a mask. Device manufacturing method.
６、請求項７、請求項８、請求項９のＭＩＳ型半導体装
置の製造方法において、シリサイド膜としてタングステ
ンシリサイド、モリブデンシリサイド、クロムシリサイ
ド、ニッケルシリサイド、チタンシリサイド、バナジウ
ムシリサイド、白金シリサイド、鉛シリサイド、パラジ
ウムシリサイド、マンガンシリサイド、鉄シリサイド、
コバルトシリサイドであることを特徴とする請求項４、
請求項５、請求項６及び請求項７、請求項８、請求項９
記載のＭＩＳ形半導体装置の製造方法。10. The method of manufacturing a MIS semiconductor device according to claim 4, claim 5, claim 6, claim 7, claim 8, or claim 9, wherein the silicide film is made of tungsten silicide, molybdenum silicide, or chromium. Silicide, nickel silicide, titanium silicide, vanadium silicide, platinum silicide, lead silicide, palladium silicide, manganese silicide, iron silicide,
5. A cobalt silicide,
Claim 5, Claim 6, and Claim 7, Claim 8, and Claim 9
A method for manufacturing the MIS type semiconductor device described.
の製造方法において、金属膜膜としてチタン、タングス
テン、モリブデン、クロム、ニッケル、バナジウム、白
金、鉛、パラジウム、マンガン、鉄、コバルトであるこ
とを特徴とする請求項７記載のＭＩＳ形半導体装置の製
造方法。11. The method for manufacturing a MIS semiconductor device according to claim 7, wherein the metal film is titanium, tungsten, molybdenum, chromium, nickel, vanadium, platinum, lead, palladium, manganese, iron, or cobalt. 8. The method for manufacturing a MIS type semiconductor device according to claim 7.
の製造方法において、窒化金属膜として窒化チタン、窒
化タングステン、窒化モリブデン、窒化クロム、窒化ニ
ッケル、窒化バナジウム、窒化白金、窒化鉛、窒化パラ
ジウム、窒化マンガン、窒化鉄、窒化コバルト、窒化チ
タンタングステン、窒化チタンモリブデン、窒化タング
ステンモリブデンであることを特徴とする請求項８記載
のＭＩＳ形半導体装置の製造方法。12. The method for manufacturing a MIS type semiconductor device according to claim 8, wherein the metal nitride film is titanium nitride, tungsten nitride, molybdenum nitride, chromium nitride, nickel nitride, vanadium nitride, platinum nitride, lead nitride, or palladium nitride. 9. The method for manufacturing a MIS type semiconductor device according to claim 8, wherein the MIS semiconductor device is manganese nitride, iron nitride, cobalt nitride, titanium tungsten nitride, titanium molybdenum nitride, or tungsten molybdenum nitride.
の製造方法において、窒化シリサイド膜として窒化タン
グステンシリサイド、窒化モリブデンシリサイド、窒化
クロムシリサイド、窒化ニッケルシリサイド、窒化チタ
ンシリサイド、窒化バナジウムシリサイド、窒化白金シ
リサイド、窒化鉛シリサイド、窒化パラジウムシリサイ
ド、窒化マンガンシリサイド、窒化鉄シリサイド、窒化
コバルトシリサイド、窒化チタンタングステン、窒化チ
タンモリブデン、窒化チタンタングステンシリサイド、
窒化チタンモリブデンシリサイド、窒化タングステンモ
リブデンシリサイドであることを特徴とする請求項９記
載のＭＩＳ形半導体装置の製造方法。13. The method for manufacturing a MIS type semiconductor device according to claim 9, wherein the nitride silicide film is tungsten nitride silicide, molybdenum nitride silicide, chromium nitride silicide, nickel nitride silicide, titanium nitride silicide, vanadium nitride silicide, platinum nitride. Silicide, lead nitride silicide, palladium nitride silicide, manganese nitride silicide, iron nitride silicide, cobalt nitride silicide, titanium tungsten nitride, titanium molybdenum nitride, titanium tungsten tungsten silicide,
10. The method for manufacturing a MIS type semiconductor device according to claim 9, wherein the method is titanium molybdenum nitride silicide or tungsten molybdenum nitride silicide.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168191A JPH0730108A (en) | 1993-07-07 | 1993-07-07 | MIS type semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168191A JPH0730108A (en) | 1993-07-07 | 1993-07-07 | MIS type semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730108A true JPH0730108A (en) | 1995-01-31 |
Family
ID=15863476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168191A Withdrawn JPH0730108A (en) | 1993-07-07 | 1993-07-07 | MIS type semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730108A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299469A (en) * | 2001-04-04 | 2002-10-11 | Seiko Instruments Inc | Semiconductor device |
| CN110391233A (en) * | 2018-04-17 | 2019-10-29 | 联华电子股份有限公司 | Semiconductor device and method of making the same |
| US10971592B2 (en) | 2018-08-27 | 2021-04-06 | Toshiba Memory Corporation | Semiconductor device with gate electrode having side surfaces doped with carbon |
-
1993
- 1993-07-07 JP JP5168191A patent/JPH0730108A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299469A (en) * | 2001-04-04 | 2002-10-11 | Seiko Instruments Inc | Semiconductor device |
| CN110391233A (en) * | 2018-04-17 | 2019-10-29 | 联华电子股份有限公司 | Semiconductor device and method of making the same |
| CN110391233B (en) * | 2018-04-17 | 2022-10-14 | 联华电子股份有限公司 | Semiconductor device and method of making the same |
| US10971592B2 (en) | 2018-08-27 | 2021-04-06 | Toshiba Memory Corporation | Semiconductor device with gate electrode having side surfaces doped with carbon |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040903 |