JPH07307409A - Semiconductor device and its production method - Google Patents
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Abstract
Description
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にパッケージの表面に外部接続端子を有
する半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having an external connection terminal on the surface of a package and a manufacturing method thereof.
【０００２】近年の半導体装置の高密度実装化に伴い、
パッケージの小型化が要求されている。また、半導体チ
ップの高集積化に伴い、パッケージング技術の向上も望
まれている。With the recent high-density mounting of semiconductor devices,
Miniaturization of packages is required. Further, with the high integration of semiconductor chips, improvement in packaging technology is also desired.
【０００３】上記の各要求を実現するためには、高密度
化されることにより多数の端子を有した半導体チップを
小型のパッケージに収納する必要がある。しかるに、外
部接続端子としてパッケージの側面よりリードを延出し
た構成のパッケージ構造では、半導体チップの端子の増
大に伴いリード数も増大するため、パッケージの小型化
にはリードの配設面より限界がある。In order to fulfill each of the above requirements, it is necessary to house a semiconductor chip having a large number of terminals due to high density in a small package. However, in the package structure in which the leads are extended from the side surface of the package as the external connection terminals, the number of leads also increases as the number of terminals of the semiconductor chip increases. is there.
【０００４】そこで近年では、外部接続端子としてリー
ドに代えてバンプ(Bump)を用い、パッケージ表面にバン
プを形成することにより、外部接続端子の配設ピッチを
小さくし、これにより半導体チップの高密度化及びパッ
ケージの小型化に共に対応できるようにした半導体装置
が提供されている。Therefore, in recent years, bumps are used as external connection terminals instead of leads, and bumps are formed on the package surface to reduce the pitch of the external connection terminals. There is provided a semiconductor device capable of coping with both miniaturization and package miniaturization.
【０００５】[0005]
【従来の技術】図１１に外部接続端子としてバンプを用
いた従来の半導体装置１の一例を示す。同図において、
２は多層配線基板であり、半導体チップ３はこの多層配
線基板２の上面に搭載されている。また、多層配線基板
２の上面にはリードパターン４がプリント形成されてお
り、このリードパターン４と半導体チップ３に形成され
たパッド５との間にはワイヤ６が配設されている。2. Description of the Related Art FIG. 11 shows an example of a conventional semiconductor device 1 using bumps as external connection terminals. In the figure,
Reference numeral 2 denotes a multilayer wiring board, and the semiconductor chip 3 is mounted on the upper surface of the multilayer wiring board 2. Further, a lead pattern 4 is printed on the upper surface of the multilayer wiring board 2, and a wire 6 is arranged between the lead pattern 4 and a pad 5 formed on the semiconductor chip 3.
【０００６】半導体チップ３とワイヤ６により電気的に
接続されたリードパターン４は、多層配線基板２の内部
に形成された内層パターン及びスルーホール（共に図に
現れず）を介して多層配線基板２の下面に引き出されて
おり、この引き出し位置には外部接続端子となるバンプ
７が形成されている。The lead pattern 4 electrically connected to the semiconductor chip 3 by the wire 6 is provided with an inner layer pattern and a through hole (both not shown in the figure) formed inside the multilayer wiring board 2 to form the multilayer wiring board 2. And a bump 7 serving as an external connection terminal is formed at this pulling-out position.
【０００７】更に、多層配線基板２の上面には封止樹脂
８が配設されており、半導体チップ３を封止する構成と
されていた。Further, a sealing resin 8 is provided on the upper surface of the multilayer wiring board 2 so as to seal the semiconductor chip 3.
【０００８】[0008]
【発明が解決しようとする課題】しかるに、上記した従
来構成の半導体装置１では、多層配線基板２を構成要素
としており、この多層配線基板２は内層パターンやスル
ーホールが形成された構成であるため製造コストが高
く、これに伴い半導体装置１のコストが上昇してしまう
という問題点があった。However, in the above-described semiconductor device 1 having the conventional structure, the multilayer wiring board 2 is used as a constituent element, and the multilayer wiring board 2 has the inner layer pattern and the through holes. There is a problem that the manufacturing cost is high and the cost of the semiconductor device 1 is increased accordingly.
【０００９】また、半導体装置１の厚さ寸法に注目する
と、多層配線基板２の厚さ寸法は半導体チップ３の厚さ
寸法に比べてかなり大きいため、よって多層配線基板２
を用いることにより半導体装置１の厚さ寸法が大きくな
り、半導体装置１の低背化を図ることができないという
問題点があった。Further, paying attention to the thickness dimension of the semiconductor device 1, since the thickness dimension of the multilayer wiring board 2 is considerably larger than the thickness dimension of the semiconductor chip 3, the multilayer wiring board 2 is
However, there is a problem in that the thickness of the semiconductor device 1 becomes large and the height of the semiconductor device 1 cannot be reduced.
【００１０】また、上記した従来構成の半導体装置１で
は、半導体チップ３とバンプ７を電気的に接続するため
に、リードパターン４と半導体チップ３のパッド５との
間にワイヤ６を配設する必要があり、よって半導体装置
１内にワイヤ６を配設するためのスペース（図中、矢印
Ｌで示す）が半導体チップ３の周りに必要となり、この
スペース分だけ半導体装置１が大型化してしまうという
問題点があった。Further, in the above-described semiconductor device 1 having the conventional structure, the wire 6 is arranged between the lead pattern 4 and the pad 5 of the semiconductor chip 3 in order to electrically connect the semiconductor chip 3 and the bump 7. Therefore, a space (indicated by an arrow L in the figure) for disposing the wire 6 in the semiconductor device 1 is required around the semiconductor chip 3, and the semiconductor device 1 becomes large in size by this space. There was a problem.
【００１１】本発明は上記の点に鑑みてなされたもので
あり、コストの低減及び小型化を図りうる半導体装置及
びその製造方法を提供することを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor device capable of reducing the cost and the size thereof, and a manufacturing method thereof.
【００１２】[0012]
【課題を解決するための手段】上記の課題は下記の手段
を講じることにより解決するとができる。[Means for Solving the Problems] The above problems can be solved by taking the following measures.
【００１３】請求項１の発明では、半導体チップと、こ
の半導体チップを封止するパッケージとを具備する半導
体装置において、上記半導体チップに形成されたパッド
に一端が接続されると共に、他端がパッケージの表面に
露出するよう引き出されたワイヤにより外部電極が形成
されており、この外部電極の引き出し位置に、外部電極
を所定範囲にわたり露出させるための凹部を形成したこ
とを特徴とするものである。According to the invention of claim 1, in a semiconductor device comprising a semiconductor chip and a package for sealing the semiconductor chip, one end is connected to a pad formed on the semiconductor chip and the other end is the package. The external electrode is formed by a wire that is drawn out so as to be exposed on the surface of the external electrode, and a recess for exposing the external electrode over a predetermined range is formed at the extraction position of the external electrode.
【００１４】また、請求項２の発明では、上記凹部に、
外部電極に接続するバンプを設けたことを特徴とするも
のである。Further, according to the invention of claim 2, in the concave portion,
It is characterized in that bumps connected to the external electrodes are provided.
【００１５】また、請求項３の発明では、半導体チップ
と、この半導体チップを封止するパッケージとを具備す
る半導体装置において、上記半導体チップに形成された
パッドに一端が接続されると共に、他端がパッケージの
表面に沿って延出するワイヤにより、外部電極が形成さ
れることを特徴とするものである。According to a third aspect of the invention, in a semiconductor device including a semiconductor chip and a package for sealing the semiconductor chip, one end is connected to a pad formed on the semiconductor chip and the other end is connected. The external electrodes are formed by wires extending along the surface of the package.
【００１６】また、請求項４の発明方法では、半導体チ
ップが搭載されるステージと、半導体チップとの間にワ
イヤが配設されるリード部とを具備し、かつステージが
このリード部に対して低い位置とされたリードフレーム
を形成するリードフレーム形成工程と、上記ステージに
半導体チップを固定すると共に、半導体チップに形成さ
れたパッドと上記リード部との間にワイヤを配設する半
導体チップ搭載工程と、上記半導体チップが搭載された
リードフレームを金型に装着すると共にこの金型に樹脂
を充填し、半導体チップを封止するパッケージを形成す
るパッケージ形成工程と、このパッケージ形成工程の終
了後、上記半導体チップのワイヤが配設された面と、上
記リード部の配設位置との間位置を切断してパッケージ
の一部をワイヤと共に切断除去する不要部除去工程とを
具備することを特徴とするものである。According to a fourth aspect of the invention, there is provided a stage on which a semiconductor chip is mounted, and a lead portion on which a wire is arranged between the semiconductor chip and the stage with respect to this lead portion. A lead frame forming step of forming a lead frame at a lower position, and a semiconductor chip mounting step of fixing a semiconductor chip to the stage and arranging a wire between the pad formed on the semiconductor chip and the lead portion. And a package forming step of mounting a lead frame on which the semiconductor chip is mounted in a mold and filling the mold with a resin to form a package for sealing the semiconductor chip, and after completion of the package forming step, The surface of the semiconductor chip on which the wire is disposed and the position where the lead portion is disposed are cut to cut a part of the package into a wire. It is characterized in that it comprises a unnecessary portion removing step of cutting removed.
【００１７】更に、請求項５の発明方法では、上記不要
部除去工程において、上記リードフレームが金型に装着
された状態において、上記ワイヤの配設位置を金型を構
成する上型と下型との分離位置に配設したことを特徴と
するものである。Further, in the invention method of claim 5, in the step of removing the unnecessary portion, in the state where the lead frame is mounted on the mold, the wire is disposed at the upper die and the lower die forming the die. It is characterized in that it is arranged at a separation position from the.
【００１８】[0018]
【作用】上記の各手段は下記のように作用する。The above-mentioned means operate as follows.
【００１９】請求項１の発明によれば、従来のように多
層配線基板を設ける必要はなくなり、半導体チップをワ
イヤのみによりパッケージの表面に電気的に引き出すこ
とが可能となるため、半導体装置のコスト低減を図るこ
とができる。また、上記のように多層配線基板が不要と
なることにより、半導体装置の低背化を図ることもでき
る。According to the first aspect of the present invention, it is not necessary to provide a multilayer wiring board as in the prior art, and the semiconductor chip can be electrically pulled out to the surface of the package only by the wires. Therefore, the cost of the semiconductor device can be reduced. It can be reduced. Further, since the multilayer wiring board is not required as described above, the height of the semiconductor device can be reduced.
【００２０】また、従来必要であったパッケージ内にお
ける半導体チップと多層配線基板との間のワイヤ配設処
理は不要となり、これに伴い従来ワイヤを配設するため
に必要であったスペースも不要となり、半導体装置の小
型化を図ることができる。Further, the wire arranging process between the semiconductor chip and the multilayer wiring board in the package, which is conventionally required, becomes unnecessary, and the space conventionally required for arranging the wires becomes unnecessary. Therefore, the semiconductor device can be downsized.
【００２１】更に、パッケージの外部電極引出し位置に
凹部を形成し、外部電極部を所定範囲にわたり露出する
構成としたことにより、ワイヤのパッケージからの露出
面積を広くすることができ実装性を向上させることがで
きる。Further, by forming a recess at the external electrode lead-out position of the package and exposing the external electrode portion over a predetermined range, the exposed area of the wire from the package can be widened and the mountability can be improved. be able to.
【００２２】また、請求項２の発明によれば、ワイヤの
パッケージの表面に引き出され外部電極部を形成する部
位にバンプを設けたことにより、ワイヤ単体が露出した
構成に比べて接続面積が広がるため、半導体装置を実装
する際における実装性を向上させることができる。According to the second aspect of the present invention, since the bump is provided on the portion of the wire that is pulled out from the surface of the package and forms the external electrode portion, the connection area is widened as compared with the configuration in which the single wire is exposed. Therefore, mountability when mounting the semiconductor device can be improved.
【００２３】また、請求項３の発明によれば、パッケー
ジの表面に引き出され外部電極部をパッケージの表面に
沿って延出させた構成とすることにより、この延出部分
にバンプと同様の機能を持たせることができる。よっ
て、バンプを形成することなく半導体装置を実装する際
における実装性を向上させることができる。According to the third aspect of the present invention, the external electrode portion, which is drawn out to the surface of the package and extends along the surface of the package, has the same function as the bump in the extended portion. Can have Therefore, it is possible to improve mountability when mounting the semiconductor device without forming bumps.
【００２４】また、請求項４の発明方法によれば、リー
ドフレーム形成工程において所定形状のリードフレーム
を形成し、半導体チップ搭載工程において半導体チップ
とリード部との間にワイヤを配設し、パッケージ形成工
程において半導体チップを封止するパッケージを形成し
た後、不要部除去工程において半導体チップのワイヤが
配設された面とリード部の配設位置との間位置を切断し
てパッケージの一部をワイヤと共に切断除去することに
より、請求項１記載の半導体装置を製造することができ
る。この際、リードフレーム形成工程，半導体チップ搭
載工程及びパッケージ形成工程は一般の半導体装置の製
造方法において実施されている工程と同一工程であり、
また不要部除去工程もパッケージの所定位置を切断する
処理であるため、容易に行うことができる。According to the fourth aspect of the present invention, a lead frame having a predetermined shape is formed in the lead frame forming step, and a wire is arranged between the semiconductor chip and the lead portion in the semiconductor chip mounting step to form a package. After forming the package that seals the semiconductor chip in the forming step, in the unnecessary portion removing step, the position between the surface of the semiconductor chip on which the wire is arranged and the position of the lead portion is cut to cut a part of the package. The semiconductor device according to the first aspect can be manufactured by cutting and removing together with the wire. At this time, the lead frame forming step, the semiconductor chip mounting step, and the package forming step are the same steps as those performed in a general semiconductor device manufacturing method.
Further, the unnecessary portion removing process is also a process of cutting a predetermined position of the package, and thus can be easily performed.
【００２５】更に、請求項５の発明方法によれば、上記
不要部除去工程において上記リードフレームが金型に装
着された状態において、上記ワイヤの配設位置を金型を
構成する上型と下型との分離位置に配設したことによ
り、ワイヤは形成されるパッケージの表面に沿って延出
した構成となるため、請求項３記載の半導体装置を容易
に形成することができる。Further, according to the invention method of claim 5, in the state where the lead frame is mounted in the mold in the unnecessary portion removing step, the positions of the wires are set to the upper mold and the lower mold constituting the mold. By arranging the wire at the position separated from the mold, the wire extends along the surface of the package to be formed, so that the semiconductor device according to claim 3 can be easily formed.
【００２６】[0026]
【実施例】次に本発明の実施例について図面と共に説明
する。Embodiments of the present invention will now be described with reference to the drawings.
【００２７】図１は本発明の第１実施例である半導体装
置２０を示している。図１（Ａ）は半導体装置２０の実
装面を示しており、また図１（Ｂ）は図１（Ａ）におけ
るＡ２−Ａ２線に沿った断面を示している。FIG. 1 shows a semiconductor device 20 which is a first embodiment of the present invention. 1A shows a mounting surface of the semiconductor device 20, and FIG. 1B shows a cross section taken along line A2-A2 in FIG. 1A.
【００２８】この半導体装置２０は、大略すると半導体
チップ１１と、この半導体チップ１１を封止するパッケ
ージ１２と、ワイヤ１３とにより構成された、極めて構
成の簡単な半導体装置である。The semiconductor device 20 is a semiconductor device having a very simple structure, which is roughly composed of a semiconductor chip 11, a package 12 for encapsulating the semiconductor chip 11, and a wire 13.
【００２９】半導体チップ１１はステージ１４に載置さ
れた状態でパッケージ１２内に封止されており、その上
面部には電極部となるパッド１５が配設されている。ま
た、パッケージ１２は例えばポリイミド系の樹脂を所定
形状に形成した樹脂パッケージであり、半導体チップ１
１を内部に封止することにより半導体チップ１１を保護
している。The semiconductor chip 11 is sealed in the package 12 while being mounted on the stage 14, and pads 15 serving as electrode portions are provided on the upper surface of the package. The package 12 is a resin package in which, for example, a polyimide resin is formed into a predetermined shape, and the semiconductor chip 1
The semiconductor chip 11 is protected by sealing 1 inside.
【００３０】ワイヤ１３は、半導体チップ１１に形成さ
れたパッド１５にその下端が接続されると共に、上端部
はパッケージ１２の実装面１２ａに露出するよう引き出
され外部電極部１６を形成している。この外部電極部１
６は、半導体装置１０を実装基板（図示せず）に実装す
る際に、実装基板に形成された電極部と接続される部位
となるものである。尚、このワイヤ１３は、例えば金
（Ａｕ）或いはアルミニウム（Ａｌ）等の導電性金属に
より構成されており、一般の半導体装置において半導体
チップとリードとを接続するワイヤとして汎用されてい
るものである。The lower end of the wire 13 is connected to the pad 15 formed on the semiconductor chip 11, and the upper end of the wire 13 is drawn out so as to be exposed at the mounting surface 12a of the package 12 to form the external electrode portion 16. This external electrode part 1
Reference numeral 6 denotes a portion to be connected to an electrode portion formed on the mounting board when the semiconductor device 10 is mounted on the mounting board (not shown). The wire 13 is made of a conductive metal such as gold (Au) or aluminum (Al), and is generally used as a wire for connecting a semiconductor chip and a lead in a general semiconductor device. .
【００３１】更に、パッケージ１２の外部電極部１６の
引出し位置には、例えば半球状の凹部２１が形成されて
おり、外部電極部１６を所定範囲にわたり露出した構成
とされている。Further, for example, a hemispherical concave portion 21 is formed at a position where the external electrode portion 16 of the package 12 is pulled out, and the external electrode portion 16 is exposed over a predetermined range.
【００３２】半導体装置２０を上記構成とすることによ
り、従来のように半導体装置内に多層配線基板２（図１
１参照）を設ける必要はなくなり、半導体チップ１１を
ワイヤ１３のみによりパッケージ１２の実装面１２ａに
電気的に引き出すことが可能となるため半導体装置１０
のコスト低減を図ることができる。また、上記のように
多層配線基板２が不要となることにより半導体装置１０
の低背化を図ることができる。By configuring the semiconductor device 20 as described above, the multilayer wiring board 2 (see FIG.
It is not necessary to provide the semiconductor chip 11 and the semiconductor chip 11 can be electrically pulled out to the mounting surface 12a of the package 12 only by the wire 13, and thus the semiconductor device 10
The cost can be reduced. Further, since the multilayer wiring board 2 is not required as described above, the semiconductor device 10
The height can be reduced.
【００３３】また、従来必要であったパッケージ内にお
ける半導体チップ３と多層配線基板２との間のワイヤ配
設処理は不要となり、これに伴い従来ワイヤを配設する
ために必要であったスペース（図１１に矢印Ｌで示すス
ペース）も不要となり、半導体装置２０の小型化を図る
ことができる。Further, the wire arranging process between the semiconductor chip 3 and the multilayer wiring board 2 in the package, which is conventionally required, becomes unnecessary, and the space required for arranging the wires in the related art is accordingly eliminated. The space (indicated by the arrow L in FIG. 11) is not necessary, and the semiconductor device 20 can be downsized.
【００３４】また、ワイヤ１３はパッケージ１２の実装
面１２ａに向け略垂直に上方に延出した構成とされてい
るため、ワイヤ１３の長さを短くすることができ、イン
ピーダンス特性の向上を図ることができるため、高速処
理を行う半導体チップ１１に対しても十分に対応するこ
とができる。Further, since the wire 13 is configured to extend substantially vertically upward toward the mounting surface 12a of the package 12, the length of the wire 13 can be shortened and the impedance characteristic can be improved. Therefore, it is possible to sufficiently deal with the semiconductor chip 11 that performs high-speed processing.
【００３５】更に、凹部２１を形成することにより外部
電極部１６をパッケージ１２より所定範囲にわたり露出
する構成とすることにより、ワイヤ１３のパッケージ１
２からの露出面積を広くすることができる。よって、半
導体装置２０を実装基板に形成された電極部と半田付け
する際、半田と接合される接合面積は広くなり外部電極
部１６と実装基板の電極部との電気的接続を確実に行う
ことが可能となり、半導体装置２０の実装性を向上させ
ることができる。Further, by forming the concave portion 21 to expose the external electrode portion 16 from the package 12 over a predetermined range, the package 1 of the wire 13 is formed.
The exposed area from 2 can be widened. Therefore, when the semiconductor device 20 is soldered to the electrode portion formed on the mounting substrate, the joint area to be joined with the solder is widened, and the electrical connection between the external electrode portion 16 and the electrode portion of the mounting substrate is ensured. Therefore, the mountability of the semiconductor device 20 can be improved.
【００３６】図２は本発明の第２実施例である半導体装
置３０を示す図である。尚、同図において図１に示した
半導体装置２０と同一構成については同一符号を付して
その説明を省略する。FIG. 2 is a diagram showing a semiconductor device 30 which is a second embodiment of the present invention. In the figure, the same components as those of the semiconductor device 20 shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【００３７】図２に示す半導体装置３０は、ワイヤ１３
がパッケージ１２の実装面１２ａに引き出され外部電極
部１６を形成する凹部２１の形成部位に、バンプ３１を
設けたことを特徴とするものである。このバンプ３１と
しては、例えば半田バンプの適用が考えられる。The semiconductor device 30 shown in FIG.
Are provided on the mounting surface 12a of the package 12 and the bumps 31 are provided at the portions where the recesses 21 are formed to form the external electrode portions 16. The bumps 31 may be solder bumps, for example.
【００３８】このように、外部電極部１６が露出される
位置である凹部２１ににバンプ３１を設けたことによ
り、図２に示した第１実施例に係る半導体装置２０のよ
うに、ワイヤ１３が単に凹部２１内で露出した構成に比
べて電気的な接続面積が広がるため、半導体装置３０を
実装基板に実装する際における実装性を向上させること
ができる。As described above, by providing the bumps 31 in the recesses 21 where the external electrode portions 16 are exposed, the wires 13 are provided as in the semiconductor device 20 according to the first embodiment shown in FIG. Since the electrical connection area is wider than that of the structure exposed in the recess 21, the mountability when mounting the semiconductor device 30 on the mounting substrate can be improved.
【００３９】図３は本発明の第３実施例である半導体装
置４０を示す図である。尚、同図においても図１に示し
た半導体装置２０と同一構成については同一符号を付し
てその説明を省略する。FIG. 3 is a diagram showing a semiconductor device 40 which is a third embodiment of the present invention. In the figure, the same components as those of the semiconductor device 20 shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【００４０】図３に示す半導体装置４０は、パッケージ
１２の実装面１２ａに引き出され外部電極部４１をパッ
ケージ１２の実装面１２ａに沿って外周縁に向け延出形
成させた構成としたことを特徴とするものである。The semiconductor device 40 shown in FIG. 3 is characterized in that it is drawn out to the mounting surface 12a of the package 12 and the external electrode portion 41 is formed to extend toward the outer peripheral edge along the mounting surface 12a of the package 12. It is what
【００４１】上記構成とすることにより、実装面１２ａ
の上部に延出形成された外部電極部４１に第２実施例で
述べたバンプ３１と同様の機能を持たせることができ
る。また、この外部電極部４１はワイヤ１３と一体的な
構成であるため、第２実施例に係る半導体装置３０のよ
うにバンプをワイヤ１３と別個に形成することなく実装
性の向上を図ることができる。With the above configuration, the mounting surface 12a
The external electrode portion 41 extendedly formed on the upper part of the substrate can have the same function as the bump 31 described in the second embodiment. Further, since the external electrode portion 41 is integrated with the wire 13, the mountability can be improved without forming the bump separately from the wire 13 unlike the semiconductor device 30 according to the second embodiment. it can.
【００４２】続いて、図５乃至図７を用いて、上記した
第１実施例に係る半導体装置２０の製造方法について説
明する。Next, a method of manufacturing the semiconductor device 20 according to the first embodiment described above will be described with reference to FIGS.
【００４３】図５はリードフレーム形成工程及び半導体
チップ搭載工程を説明するための図である。半導体装置
２０を製造するには、先ずリードフレーム５０を形成す
る。リードフレーム５０の形成は、平板状のリード材料
（例えば、コバール，銅合金等）に対しプレス加工を実
施することにより行われる。FIG. 5 is a diagram for explaining the lead frame forming step and the semiconductor chip mounting step. To manufacture the semiconductor device 20, first, the lead frame 50 is formed. The lead frame 50 is formed by pressing a flat lead material (for example, Kovar, copper alloy, etc.).
【００４４】このプレス加工が実施されることにより、
リードフレーム５０には半導体チップ１１が搭載される
ステージ１４と、ワイヤ１３が接続されるリード部５１
が形成される。また、リードフレーム５０が形成された
状態で、ステージ１４の位置はリード部５１に対して低
い位置にあるよう構成されている。By carrying out this press working,
The lead frame 50 has a stage 14 on which the semiconductor chip 11 is mounted and a lead portion 51 to which the wire 13 is connected.
Is formed. Further, the position of the stage 14 is configured to be lower than the lead portion 51 with the lead frame 50 formed.
【００４５】上記のようにリードフレーム形成工程にお
いて上記した所定形状のリードフレーム５０が形成され
ると、続いて半導体チップ搭載工程が実施される。半導
体チップ搭載工程においては、先ず半導体チップ１１を
ステージ１４に接着剤等により固定すると共に、半導体
チップ１１に形成されているパッド１５と上記リード部
５１との間にワイヤ１３を配設する。このワイヤ１３の
配設は、半導体装置製造工程において一般に用いられて
いるワイヤボンディング装置を用いて実施される。図５
は上記したリードフレーム形成工程及び半導体チップ搭
載工程が終了した状態を示している。When the lead frame 50 having the above-mentioned predetermined shape is formed in the lead frame forming step as described above, the semiconductor chip mounting step is subsequently carried out. In the semiconductor chip mounting process, first, the semiconductor chip 11 is fixed to the stage 14 with an adhesive or the like, and the wire 13 is arranged between the pad 15 formed on the semiconductor chip 11 and the lead portion 51. The wire 13 is arranged by using a wire bonding apparatus generally used in the semiconductor device manufacturing process. Figure 5
Shows the state where the lead frame forming step and the semiconductor chip mounting step have been completed.
【００４６】上記の半導体チップ搭載工程が終了する
と、半導体チップ１１が搭載されたリードフレーム５０
は金型５２に装着されパッケージ形成工程が実施され
る。図６は半導体チップ１１が搭載されたリードフレー
ム５０を金型５２に装着した状態を示している。When the above semiconductor chip mounting process is completed, the lead frame 50 on which the semiconductor chip 11 is mounted is mounted.
Is mounted on the mold 52 and the package forming process is performed. FIG. 6 shows a state in which the lead frame 50 on which the semiconductor chip 11 is mounted is mounted on the mold 52.
【００４７】金型５２は上型５２ａと下型５２ｂとによ
り構成されており、上型５２ａには内部にワイヤ１３が
位置する第１のキャビティ５３が形成されており、また
下型５２ｂには半導体チップ１１が位置する第２のキャ
ビティ５４が形成されている。上記構成の金型５２にリ
ードフレーム５０が装着されると、続いてパッケージ１
２となるモールド樹脂が各キャビティ５３，５４内に装
填され、パッケージ１２が形成される。The mold 52 is composed of an upper mold 52a and a lower mold 52b. The upper mold 52a is formed with a first cavity 53 in which the wire 13 is located, and the lower mold 52b is formed. A second cavity 54 in which the semiconductor chip 11 is located is formed. When the lead frame 50 is mounted on the mold 52 having the above-described structure, the package 1
The mold resin to be 2 is loaded into the cavities 53 and 54 to form the package 12.
【００４８】図７は、パッケージ１２が形成されたリー
ドフレーム５０を金型５２から離型した状態を示してい
る。パッケージ形成工程が終了した段階においては、半
導体チップ１１とリード部５１とを接続するワイヤ１３
の全ての位置が樹脂により覆われた構成となっている。FIG. 7 shows a state in which the lead frame 50 having the package 12 formed thereon is released from the mold 52. At the stage where the package forming process is completed, the wire 13 connecting the semiconductor chip 11 and the lead portion 51
All positions are covered with resin.
【００４９】上記のようにパッケージ形成工程が終了す
ると、続いて不要部除去工程が実施される。この不要部
除去工程においては、半導体チップ１１のワイヤ１３が
接続された面１１ａとリード部５１の配設位置との間位
置（図中、Ｘ−Ｘ線で示す位置）を切断してパッケージ
１２の一部（以下、不要部分という。尚、図に参照符号
５５で示す）を切断除去する。この際、不要部分５５内
に埋設されているワイヤ（以下、不要ワイヤという。
尚、図に参照符号１３ａで示す）も不要部分５５と一緒
に切断除去される。When the package forming process is completed as described above, the unnecessary portion removing process is subsequently performed. In the unnecessary portion removing step, the package 12 is cut by cutting a position (a position indicated by line XX in the drawing) between the surface 11a of the semiconductor chip 11 to which the wire 13 is connected and the position where the lead portion 51 is arranged. A part (hereinafter, referred to as an unnecessary part, which is indicated by reference numeral 55 in the figure) is cut and removed. At this time, a wire embedded in the unnecessary portion 55 (hereinafter referred to as an unnecessary wire).
Incidentally, reference numeral 13a in the drawing) is also cut and removed together with the unnecessary portion 55.
【００５０】上記のように不要部除去工程が終了する
と、続いて凹部形成工程が実施される。この凹部形成工
程は、図６中Ｘ−Ｘ線で示す位置で切断されたパッケー
ジ１２の上面において、ワイヤ１３が覗視する位置に凹
部２１を形成するものである。この凹部２１の形成は、
切削加工等の機械加工により形成してもよく、またドラ
イエッチング法を適用することも考えられる。尚、この
凹部形成工程は、上型５２ａ及び下型５２ｂの構造を工
夫することにより、上記のパッケージ形成工程において
一括的に形成することも可能である。When the unnecessary portion removing step is completed as described above, the recess forming step is subsequently performed. In this recess forming step, the recess 21 is formed at the position where the wire 13 is viewed on the upper surface of the package 12 cut at the position indicated by the line XX in FIG. The formation of the recess 21 is
It may be formed by mechanical processing such as cutting, and it is also possible to apply a dry etching method. It should be noted that this recess forming step can be collectively formed in the package forming step by devising the structures of the upper mold 52a and the lower mold 52b.
【００５１】上記一連の工程を実施することにより、第
１実施例に係る半導体装置２０を製造することができ
る。上記製造工程において、リードフレーム形成工程，
半導体チップ搭載工程及びパッケージ形成工程は一般の
半導体装置製造方法において実施されている工程と略同
一工程であり、また不要部除去工程はパッケージ１２の
不要部分５５を不要ワイヤ１３ａと共に切断する処理で
あるため容易に行うことができ、更に凹部形成工程もパ
ッケージ１２の実装面１２ａに凹部を形成するだけの加
工であるため容易に行うことができる。よって、前記し
たように種々の効果を有する半導体装置２０を容易に製
造することができる。By carrying out the series of steps described above, the semiconductor device 20 according to the first embodiment can be manufactured. In the above manufacturing process, the lead frame forming process,
The semiconductor chip mounting step and the package forming step are substantially the same as the steps performed in a general semiconductor device manufacturing method, and the unnecessary portion removing step is a step of cutting the unnecessary portion 55 of the package 12 together with the unnecessary wire 13a. Therefore, the concave portion forming step can be easily performed because the concave portion is formed on the mounting surface 12a of the package 12 only. Therefore, as described above, the semiconductor device 20 having various effects can be easily manufactured.
【００５２】尚、図５に示されるような、単にワイヤ１
３をパッケージ１２の実装面１２ａに引き出し、実装面
１２ａから露出した端部を外部電極１６とした構成の半
導体装置１０（第４実施例に係る半導体装置）において
も、上記した製造方法を適用することができ、この場合
においても生産性の向上及びコストの低減を図ることが
できる。Incidentally, as shown in FIG.
The manufacturing method described above is also applied to the semiconductor device 10 (semiconductor device according to the fourth embodiment) in which 3 is pulled out to the mounting surface 12a of the package 12 and the end exposed from the mounting surface 12a is used as the external electrode 16. In this case, productivity can be improved and cost can be reduced.
【００５３】また、第２実施例に係る半導体装置３０を
形成するには、上記した製造工程を実施することにより
先ず第１実施例に係る半導体装置３０を形成し、続いて
外部電極部１６の形成位置に半田ボール或いは半田ペー
ストを配設した上で加熱処理を実施することによりバン
プ３１を形成すればよい。In order to form the semiconductor device 30 according to the second embodiment, the semiconductor device 30 according to the first embodiment is first formed by performing the above-described manufacturing process, and then the external electrode portion 16 is formed. The bumps 31 may be formed by arranging solder balls or solder paste at the formation positions and then performing heat treatment.
【００５４】続いて、第３実施例に係る半導体装置４０
の製造方法について図８及び図９を用いて説明する。
尚、第３実施例に係る半導体装置４０の製造方法におい
て、リードフレーム形成工程及び半導体チップ搭載工程
は第１実施例に係る半導体装置２０の製造方法と同一で
あるためその説明を省略する。Subsequently, the semiconductor device 40 according to the third embodiment.
The manufacturing method will be described with reference to FIGS. 8 and 9.
Incidentally, in the method of manufacturing the semiconductor device 40 according to the third embodiment, the lead frame forming step and the semiconductor chip mounting step are the same as the method of manufacturing the semiconductor device 20 according to the first embodiment, and therefore the description thereof will be omitted.
【００５５】図８は半導体チップ１１が搭載されたリー
ドフレーム５０を金型６２に装着した状態を示してい
る。金型６２は上型６２ａと下型６２ｂとにより構成さ
れており、上型６２ａは図６に示した上型５２ａと異な
りキャビティは形成されておらず、その下面は凹凸のな
い面一の形状とされている。また、下型６２ｂには図６
に示した下型５２ｂと同様に半導体チップ１１が位置す
るキャビティ６３が形成されている。上記構成の金型６
２にリードフレーム５０が装着されると、続いてパッケ
ージ１２となるモールド樹脂が各キャビティ６３内に装
填されてパッケージ１２が形成される。FIG. 8 shows a state in which the lead frame 50 on which the semiconductor chip 11 is mounted is mounted on the mold 62. The die 62 is composed of an upper die 62a and a lower die 62b. The upper die 62a has no cavity unlike the upper die 52a shown in FIG. It is said that. Further, the lower mold 62b is shown in FIG.
A cavity 63 in which the semiconductor chip 11 is located is formed similarly to the lower mold 52b shown in FIG. Mold 6 with the above configuration
When the lead frame 50 is mounted on the substrate 2, the mold resin that becomes the package 12 is subsequently loaded into each cavity 63 to form the package 12.
【００５６】図９は、パッケージ１２が形成されたリー
ドフレーム５０を金型６２から離型した状態を示してい
る。本実施例に係る製造方法においは、パッケージ形成
工程が終了した段階においてワイヤ１３の一部はパッケ
ージ１２の実装面に沿って外周縁に向け延出した構成と
なっている。FIG. 9 shows a state in which the lead frame 50 having the package 12 formed thereon is released from the mold 62. In the manufacturing method according to the present embodiment, a part of the wire 13 extends toward the outer peripheral edge along the mounting surface of the package 12 when the package forming step is completed.
【００５７】上記のようにパッケージ形成工程が終了す
ると、続いて不要部除去工程が実施される。この不要部
除去工程においては、リード部５１及びワイヤ１３が所
定位置（図中、Ｙ−Ｙ線で示す位置）で切断される。上
記一連の工程を実施することにより、第３実施例に係る
半導体装置４０を製造することができる。When the package forming process is completed as described above, the unnecessary portion removing process is subsequently performed. In the unnecessary portion removing step, the lead portion 51 and the wire 13 are cut at a predetermined position (position indicated by line YY in the drawing). The semiconductor device 40 according to the third embodiment can be manufactured by performing the series of steps described above.
【００５８】半導体装置４０の製造工程においても、リ
ードフレーム形成工程，半導体チップ搭載工程及びパッ
ケージ形成工程は一般の半導体装置製造方法において実
施されている工程と略同一工程であり、また不要部除去
工程もリード部５１及びワイヤ１３を所定位置で切断す
る処理であるため容易に行うことができる。よって、前
記したように種々の効果を有する半導体装置４０を容易
に製造することができる。また、金型６２の構成を簡単
化できるため、金型コストの低減を図ることができ、よ
って製品コストの低減を図ることができる。Also in the manufacturing process of the semiconductor device 40, the lead frame forming process, the semiconductor chip mounting process and the package forming process are substantially the same as the processes carried out in the general semiconductor device manufacturing method, and the unnecessary portion removing process is performed. Can be easily performed because it is a process of cutting the lead portion 51 and the wire 13 at a predetermined position. Therefore, as described above, the semiconductor device 40 having various effects can be easily manufactured. Moreover, since the structure of the mold 62 can be simplified, the cost of the mold can be reduced, and thus the cost of the product can be reduced.
【００５９】尚、図１乃至図４に示した各実施例に係る
半導体装置１０，２０，３０，４０では、その幅寸法
（図中、左右方向の寸法）を比較的長く設定した構成を
示したが、パッケージ１２の幅寸法は図１乃至図４に示
した構成よりも小さくすることができる。図１０はパッ
ケージ１２の幅寸法を小さくした構成の半導体装置７０
を示している。このように、パッケージ１２の幅寸法を
小さく設定することにより、更に半導体装置７０の小型
化を図ることができる。The semiconductor devices 10, 20, 30, 40 according to the respective embodiments shown in FIGS. 1 to 4 have a configuration in which the width dimension (the dimension in the horizontal direction in the drawings) is set to be relatively long. However, the width dimension of the package 12 can be made smaller than that of the configuration shown in FIGS. FIG. 10 shows a semiconductor device 70 in which the width of the package 12 is reduced.
Is shown. By thus setting the width of the package 12 to be small, the size of the semiconductor device 70 can be further reduced.
【００６０】[0060]
【発明の効果】上述の如く本発明によれば、下記の種々
の効果を奏するものである。As described above, according to the present invention, the following various effects are exhibited.
【００６１】請求項１の発明によれば、従来のように多
層配線基板を設ける必要はなくなり、半導体チップをワ
イヤのみによりパッケージの表面に電気的に引き出すこ
とが可能となるため、半導体装置のコスト低減を図るこ
とができる。また、上記のように多層配線基板が不要と
なることにより、半導体装置の低背化を図ることもでき
る。According to the invention of claim 1, there is no need to provide a multi-layer wiring board as in the prior art, and the semiconductor chip can be electrically pulled out to the surface of the package only by the wires, so that the cost of the semiconductor device can be reduced. It can be reduced. Further, since the multilayer wiring board is not required as described above, the height of the semiconductor device can be reduced.
【００６２】また、従来必要であったパッケージ内にお
ける半導体チップと多層配線基板との間のワイヤ配設処
理は不要となり、これに伴い従来ワイヤを配設するため
に必要であったスペースも不要となり、半導体装置の小
型化を図ることができる。Further, the wire arranging process between the semiconductor chip and the multilayer wiring board in the package, which was conventionally necessary, is unnecessary, and the space conventionally required for arranging the wires is also unnecessary. Therefore, the semiconductor device can be downsized.
【００６３】更に、パッケージの外部電極引出し位置に
凹部を形成し、外部電極部を所定範囲にわたり露出する
構成としたことにより、ワイヤのパッケージからの露出
面積を広くすることができ実装性を向上させることがで
きる。Further, by forming a recess at the external electrode lead-out position of the package and exposing the external electrode portion over a predetermined range, the exposed area of the wire from the package can be widened and the mountability can be improved. be able to.
【００６４】また、請求項２の発明によれば、バンプを
形成することによりワイヤ単体が露出した構成に比べて
接続面積が広がるため、半導体装置を実装する際におけ
る実装性を向上させることができる。According to the second aspect of the present invention, since the connection area is expanded by forming bumps as compared with the structure in which the wire itself is exposed, the mountability in mounting the semiconductor device can be improved. .
【００６５】また、請求項３の発明によれば、パッケー
ジの表面に引き出され外部電極部をパッケージの表面に
沿って延出させた構成とすることにより、この延出部分
にバンプと同様の機能を持たせることができる。よっ
て、バンプを形成することなく半導体装置を実装する際
における実装性を向上させることができる。According to the third aspect of the present invention, the external electrode portion, which is drawn out to the surface of the package and extends along the surface of the package, has the same function as the bump in the extended portion. Can have Therefore, it is possible to improve mountability when mounting the semiconductor device without forming bumps.
【００６６】また、請求項４の発明方法によれば、リー
ドフレーム形成工程，半導体チップ搭載工程及びパッケ
ージ形成工程は一般の半導体製造方法において実施され
ている工程と同一工程であり、また不要部除去工程もパ
ッケージの所定位置を切断する処理であるため、容易に
行うことができる。According to the method of claim 4, the lead frame forming step, the semiconductor chip mounting step, and the package forming step are the same steps as those performed in a general semiconductor manufacturing method, and the unnecessary portion is removed. Since the process is also a process of cutting a predetermined position of the package, it can be easily performed.
【００６７】更に、請求項５の発明方法によれば、上記
不要部除去工程において上記リードフレームが金型に装
着された状態において、上記ワイヤの配設位置を金型を
構成する上型と下型との分離位置に配設したことによ
り、ワイヤは形成されるパッケージの表面に沿って延出
した構成となるため、請求項３記載の半導体装置を容易
に形成することができる。Further, according to the invention method of claim 5, in the state where the lead frame is mounted on the mold in the unnecessary portion removing step, the wire disposition position is set to the upper mold and the lower mold constituting the mold. By arranging the wire at the position separated from the mold, the wire extends along the surface of the package to be formed, so that the semiconductor device according to claim 3 can be easily formed.
【図１】本発明の第１実施例である半導体装置を示して
おり、（Ａ）は半導体装置の実装面を示す図であり、
（Ｂ）は（Ａ）におけるＡ２−Ａ２線に沿った断面図で
ある。FIG. 1 shows a semiconductor device according to a first embodiment of the present invention, in which (A) is a view showing a mounting surface of the semiconductor device,
(B) is a sectional view taken along the line A2-A2 in (A).
【図２】本発明の第２実施例である半導体装置を示して
おり、（Ａ）は半導体装置の実装面を示す図であり、
（Ｂ）は（Ａ）におけるＡ３−Ａ３線に沿った断面図で
ある。FIG. 2 shows a semiconductor device according to a second embodiment of the present invention, FIG. 2A is a view showing a mounting surface of the semiconductor device,
(B) is a sectional view taken along the line A3-A3 in (A).
【図３】本発明の第３実施例である半導体装置を示して
おり、（Ａ）は半導体装置の実装面を示す図であり、
（Ｂ）は（Ａ）におけるＡ４−Ａ４線に沿った断面図で
ある。FIG. 3 shows a semiconductor device according to a third embodiment of the present invention, FIG. 3A is a view showing a mounting surface of the semiconductor device,
(B) is sectional drawing which followed the A4-A4 line in (A).
【図４】本発明の第４実施例である半導体装置を示して
おり、（Ａ）は半導体装置の実装面を示す図であり、
（Ｂ）は（Ａ）におけるＡ１−Ａ１線に沿った断面図で
ある。FIG. 4 shows a semiconductor device according to a fourth embodiment of the present invention, in which (A) is a view showing a mounting surface of the semiconductor device,
(B) is a sectional view taken along the line A1-A1 in (A).
【図５】リードフレーム形成工程及び半導体チップ搭載
工程を説明するための図である。FIG. 5 is a diagram for explaining a lead frame forming step and a semiconductor chip mounting step.
【図６】第１実施例に係る半導体装置の製造方法を説明
する図であって、半導体チップが搭載されたリードフレ
ームを金型に装着した状態を示す図である。FIG. 6 is a diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment, and is a diagram illustrating a state in which a lead frame on which a semiconductor chip is mounted is mounted on a mold.
【図７】第１実施例に係る半導体装置の製造方法を説明
する図であって、パッケージが形成されたリードフレー
ムを金型から離型した状態を示す図である。FIG. 7 is a diagram illustrating the method for manufacturing the semiconductor device according to the first embodiment, and is a diagram illustrating a state in which the lead frame on which the package is formed is released from the mold.
【図８】第３実施例に係る半導体装置の製造方法を説明
する図であって、半導体チップが搭載されたリードフレ
ームを金型に装着した状態を示す図である。FIG. 8 is a diagram illustrating the method for manufacturing the semiconductor device according to the third embodiment, and is a diagram illustrating a state in which a lead frame on which a semiconductor chip is mounted is mounted on a mold.
【図９】第３実施例に係る半導体装置の製造方法を説明
する図であって、パッケージが形成されたリードフレー
ムを金型から離型した状態を示す図である。FIG. 9 is a diagram illustrating the method for manufacturing the semiconductor device according to the third embodiment, and is a diagram illustrating a state in which the lead frame on which the package is formed is released from the mold.
【図１０】パッケージの幅寸法を小さくした構成の半導
体装置を示す図である。FIG. 10 is a diagram showing a semiconductor device having a structure in which the width dimension of a package is reduced.
【図１１】従来の半導体装置の一例を示す図である。FIG. 11 is a diagram showing an example of a conventional semiconductor device.
１０，２０，３０，４０，７０ 半導体装置 １１ 半導体チップ １２ パッケージ １２ａ 実装面 １３ ワイヤ １３ａ 不要ワイヤ １４ ステージ １５ パッド １６，４１ 外部電極部 ２１ 凹部 ３１ バンプ ５０ リードフレーム ５１ リード部 ５２，６２ 金型 ５２ａ，６２ａ 上型 ５２ｂ，６２ｂ 下型 ５３ 第１のキャビティ ５４ 第２のキャビティ ６３ キャビティ 10, 20, 30, 40, 70 Semiconductor device 11 Semiconductor chip 12 Package 12a Mounting surface 13 Wire 13a Unnecessary wire 14 Stage 15 Pad 16,41 External electrode part 21 Recess 31 Bump 50 Lead frame 51 Lead part 52,62 Mold 52a , 62a Upper mold 52b, 62b Lower mold 53 First cavity 54 Second cavity 63 Cavity
───────────────────────────────────────────────────── フロントページの続き (72)発明者 諏訪 守 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Mamoru Suwa 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Fujitsu Limited
Claims (5)
プ（１１）を封止するパッケージ（１２）とを具備する
半導体装置において、 該半導体チップ（１１）に形成されたパッド（１５）に
一端が接続されると共に、他端が該パッケージ（１２）
の表面（１２ａ）に露出するよう引き出されたワイヤ
（１３）により外部電極（１６）が形成されており、 該外部電極（１６）の引き出し位置に、該外部電極（１
６）を所定範囲にわたり露出させるための凹部（２１）
が形成されていることを特徴とする半導体装置。1. A semiconductor device comprising a semiconductor chip (11) and a package (12) encapsulating the semiconductor chip (11), wherein a pad (15) formed on the semiconductor chip (11) has one end. And the other end of the package (12)
The external electrode (16) is formed by the wire (13) drawn out so as to be exposed on the surface (12a) of the external electrode (1).
Recesses (21) for exposing 6) over a predetermined range
A semiconductor device comprising:
に接続するバンプ（３１）を設けたことを特徴とする請
求項１記載の半導体装置。2. The external electrode (16) in the recess (21).
The semiconductor device according to claim 1, further comprising a bump (31) connected to the.
プ（１１）を封止するパッケージ（１２）とを具備する
半導体装置において、 該半導体チップ（１１）に形成されたパッド（１５）に
一端が接続されると共に、他端が該パッケージ（１２）
の表面（１２ａ）に沿って延出するワイヤ（１３）によ
り、外部電極（４１）が形成されることを特徴とする半
導体装置。3. A semiconductor device comprising a semiconductor chip (11) and a package (12) encapsulating the semiconductor chip (11), wherein a pad (15) formed on the semiconductor chip (11) has one end. And the other end of the package (12)
A semiconductor device characterized in that an external electrode (41) is formed by a wire (13) extending along the surface (12a) of the.
ージ（１４）と、該半導体チップ（１１）との間にワイ
ヤ（１３）が配設されるリード部（５１）とを具備し、
かつ該ステージ（１４）が該リード部（５１）に対して
低い位置とされたリードフレーム（５０）を形成するリ
ードフレーム形成工程と、 該ステージ（１４）に該半導体チップ（１１）を固定す
ると共に、該半導体チップ（１１）に形成されたパッド
（１５）と該リード部（５１）との間にワイヤ（１３）
を配設する半導体チップ搭載工程と、 該半導体チップ（１１）が搭載されたリードフレーム
（５０）を金型（５２，６２）に装着すると共に該金型
（５２，６２）に樹脂を充填し、該半導体チップ（１
１）を封止するパッケージ（１２）を形成するパッケー
ジ形成工程と、 該パッケージ形成工程の終了後、該半導体チップ（１
１）の該ワイヤ（１３）が配設された面（１１ａ）と該
リード部（５０）の配設位置との間位置を切断して該パ
ッケージ（１２）の一部（５５）を該ワイヤ（１３ａ）
と共に切断除去する不要部除去工程とを具備することを
特徴とする半導体装置の製造方法。4. A stage (14) on which a semiconductor chip (11) is mounted, and a lead portion (51) in which a wire (13) is arranged between the stage (14) and the semiconductor chip (11).
In addition, a lead frame forming step of forming the lead frame (50) in which the stage (14) is positioned lower than the lead portion (51), and fixing the semiconductor chip (11) to the stage (14). At the same time, the wire (13) is provided between the pad (15) formed on the semiconductor chip (11) and the lead portion (51).
And a step of mounting the semiconductor chip (11) on the mold (52, 62) and filling the mold (52, 62) with resin. , The semiconductor chip (1
1) a package forming step of forming a package (12) for sealing the semiconductor chip (1)
1) A part (55) of the package (12) is cut by cutting a position between a surface (11a) on which the wire (13) is arranged and a position where the lead portion (50) is arranged. (13a)
A method of manufacturing a semiconductor device, further comprising: an unnecessary portion removing step of cutting and removing.
レーム（５０）が該金型（６２）に装着された状態にお
いて、該ワイヤ（１３）の配設位置を該金型（６２）を
構成する上型（６２ａ）と下型（６２ｂ）との分離位置
に配設したことを特徴とする請求項４記載の半導体装置
の製造方法。5. The die (62) is arranged at the disposing position of the wire (13) in a state where the lead frame (50) is mounted on the die (62) in the unnecessary portion removing step. The method for manufacturing a semiconductor device according to claim 4, wherein the upper die (62a) and the lower die (62b) are disposed at separate positions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098305A JPH07307409A (en) | 1994-05-12 | 1994-05-12 | Semiconductor device and its production method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6098305A JPH07307409A (en) | 1994-05-12 | 1994-05-12 | Semiconductor device and its production method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307409A true JPH07307409A (en) | 1995-11-21 |
Family
ID=14216221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6098305A Withdrawn JPH07307409A (en) | 1994-05-12 | 1994-05-12 | Semiconductor device and its production method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07307409A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1994
- 1994-05-12 JP JP6098305A patent/JPH07307409A/en not_active Withdrawn
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