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JPH07273347A - 薄膜トランジスタおよびその製造方法 - Google Patents

薄膜トランジスタおよびその製造方法

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JPH07273347A
JPH07273347A JP6087799A JP8779994A JPH07273347A JP H07273347 A JPH07273347 A JP H07273347A JP 6087799 A JP6087799 A JP 6087799A JP 8779994 A JP8779994 A JP 8779994A JP H07273347 A JPH07273347 A JP H07273347A
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JP
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film
silicon film
gate
polycrystalline silicon
amorphous silicon
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JP6087799A
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Paru Gosain Daramu
パル ゴサイン ダラム
Uesutouootaa Jiyonasan
ウェストウォーター ジョナサン
Setsuo Usui
節夫 碓井
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 【目的】 本発明は、低温プロセスによってＴＦＴの活
性層のｐｏｌｙ−Ｓｉ膜全体を水素化してその抵抗の低
減を図り、かつドレイン近傍の電界を緩和してリーク電
流の低減を図る。 【構成】 絶縁性表面の基体11上にはゲート12とそれを
覆う絶縁膜13とが形成され、ゲート12上を含む基体11上
には絶縁膜13を介して水素化を施した多結晶シリコン膜
17が形成されている。さらにゲート12上方の多結晶シリ
コン膜17上には酸化シリコン膜パターン18が形成され、
その概ね両外側の多結晶シリコン膜１７上には、ａ−Ｓ
ｉ：Ｈ膜19，導電型シリコン膜20，金属膜21が積層され
ていて、それらの膜でソース／ドレイン22,23 が形成さ
れている。したがって、ａ−Ｓｉ：Ｈ膜19がオフセット
になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタおよ
びその製造方法に関するものである。
【０００２】
【従来の技術】近年、多結晶シリコン（以下ｐｏｌｙ−
Ｓｉと記す）膜を用いた薄膜トランジスタ、いわゆるｐ
ｏｌｙ−ＳｉＴＦＴ（Thin Film Transistor）が活性
回路素子としてＬＣＤ，ＳＲＡＭ等に用いられている。
特にレーザ結晶化処理を行ったｐｏｌｙ−Ｓｉ膜を活性
層に用いてＴＦＴを形成する方法には種々の報告があ
る。
【０００３】レーザ結晶化処理を用いる方法は低コスト
のガラス基板上に低温プロセスによってＴＦＴを形成す
ることができる。エキシマレーザ光を用いて非晶質シリ
コン層を結晶化する方法では、結晶粒は１０ｎｍ程度に
しか成長しないため、結晶粒界が多くなる。そこで水素
化処理によって、結晶粒界に存在する主要な欠陥である
ダングリングボンドを水素に置換することによって該ダ
ングリングボンドを除去する。
【０００４】その従来例を、図６の製造工程図によって
説明する。図６の（１）に示すように、ガラス基板１１
１上にはゲート１１２が設けられている。さらにガラス
基板１１１上にはゲート１１２を覆う状態に陽極酸化層
１１３，保護膜１１４およびゲート絶縁膜１１５が順に
形成されている。
【０００５】まず化学的気相成長（以下ＣＶＤと記す）
法によって、上記ゲート絶縁膜１１５上にｎ型不純物を
含む非晶質シリコン膜（１１６）を成膜する。次いでエ
キシマレーザ光を用いたレーザ結晶化法によって、非晶
質シリコン膜（１１６）を結晶化してｐｏｌｙ−Ｓｉ膜
１１７を生成する。次いでＣＶＤ法によって、上記ｐｏ
ｌｙ−Ｓｉ膜１１７上に酸化シリコン膜１１８を成膜す
る。
【０００６】その後図６の（２）に示すように、、リソ
グラフィー技術とエッチングとによって、上記酸化シリ
コン膜（１１８）をパターニングし、ゲート１１２の上
方の上記ｐｏｌｙ−Ｓｉ膜１１７上に酸化シリコン膜
（１１８）からなるエッチング停止パターン１１９を形
成する。
【０００７】次いで図６の（３）に示すように、ＣＶＤ
法によって、上記エッチング停止パターン１１９を覆う
状態にｎ型不純物を含むシリコン膜１２０と金属膜１２
１とを堆積する。
【０００８】その後図６の（４）に示すように、リソグ
ラフィー技術とエッチングとによって、上記金属膜１２
１と上記シリコン膜１２０とで、上記ゲート１１２の上
方両側にソース／ドレイン１２２，１２３を形成する。
【０００９】次いで、プラズマ水素化処理によって、上
記エッチング停止パターン１１９を通して、ゲート１１
２の上方におけるｐｏｌｙ−Ｓｉ膜１１７の界面に水素
（図示せず）を導入する。そしてダングリングボンドを
水素に置換して除去する。上記のようにして、ＴＦＴ
（Thin Film Transistor）１０１は形成される。
【００１０】
【発明が解決しようとする課題】しかしながら、上記製
造方法によって形成されたＴＦＴでは、水素はエッチン
グ停止パターンを通してのみｐｏｌｙ−Ｓｉ膜に供給さ
れる。そのため、ｐｏｌｙ−Ｓｉ膜の全体に水素を供給
することは困難であるため、その抵抗は高くなる。また
ソース／ドレイン領域の活性化アニール処理を高温で行
う必要がある。さらにドレイン近傍に電界が集中し易い
のでリーク電流が多い。
【００１１】本発明は、キャリア移動特性とリーク電流
特性とに優れた薄膜トランジスタおよびその製造方法を
提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた薄膜トランジスタおよびその製造
方法である。
【００１３】薄膜トランジスタは以下のような構成を成
す。すなわち、少なくとも表面が絶縁性を有する基体上
にはゲートとそれを覆うゲート絶縁膜を含む絶縁膜とが
形成されている。そしてゲート上を含む基体上には絶縁
膜を介して水素化を施した多結晶シリコン膜が形成され
ている。さらにゲート上方の多結晶シリコン膜上には酸
化シリコン膜パターンが形成されている。そしそのパタ
ーンの概ね両外側の多結晶シリコン膜上には、水素を含
む非晶質シリコン膜，導電型シリコン膜および金属膜が
順次積層されていて、それらの膜によってソース／ドレ
インが形成されているものである。
【００１４】薄膜トランジスタの製造方法としては、第
１工程で、絶縁性表面の基体上のゲートを覆う状態にし
て少なくともゲート絶縁膜を含む絶縁膜を形成した後、
その上面側に多結晶シリコン膜を形成する。第２工程
で、多結晶シリコン膜上に酸化シリコン膜を成膜した
後、パターニングしてゲート上方に酸化シリコン膜パタ
ーンを形成する。第３工程で、酸化シリコン膜パターン
を覆う状態にして多結晶シリコン膜上に水素を含む非晶
質シリコン膜，導電型シリコン膜および金属膜を順次形
成する。第４工程で、熱処理によって、非晶質シリコン
膜中の水素を多結晶シリコン膜に導入し、導電型シリコ
ン膜中の導電性不純物を活性化する。そして第５工程
で、金属膜と導電型シリコン膜と非晶質シリコン膜とを
パターニングしてソース／ドレインを形成する。
【００１５】また第３工程で、酸化シリコン膜パターン
を覆う状態にして多結晶シリコン膜上に非晶質シリコン
膜を成膜した後、イオンドーピングによって、非晶質シ
リコン膜中に水素イオンを注入し、その表層に導電型不
純物イオンを注入した後、金属膜を形成する。またイオ
ンドーピングのかわりにプラズマドーピングによって、
非晶質シリコン膜中に水素イオンを導入するとともに導
電型不純物イオンを導入し、その後金属膜を形成しても
よい。
【００１６】
【作用】上記構成の薄膜トランジスタでは、ソース／ド
レインが非晶質シリコン膜と導電型シリコン膜と金属膜
とから形成されていることから、非晶質シリコン膜がオ
フセットになる。したがって、薄膜トランジスタはオフ
セット構造になるので、ドレイン近傍の電界緩和によっ
てリーク電流が小さくなる。さらにゲート上に絶縁膜を
介して水素化した多結晶シリコン膜が形成されているこ
とから、多結晶シリコン膜のダングリングボンドは水素
によって置換されて除去される。そのため、多結晶シリ
コン膜で形成されるチャネル領域のキャリア移動度が高
まる。
【００１７】上記薄膜トランジスタの製造方法では、多
結晶シリコン膜上に形成した酸化シリコン膜パターンを
覆う状態で多結晶シリコン膜上に水素を含む非晶質シリ
コン膜，導電型シリコン膜および金属膜を順に成膜し、
その後非晶質シリコン膜中の水素を多結晶シリコン膜に
拡散することから、多結晶シリコン膜は全域にわたって
水素化される。そのため、ソース／ドレインの抵抗が下
げられる。
【００１８】上記第３工程で、酸化シリコン膜パターン
を覆う状態にして多結晶シリコン膜上に非晶質シリコン
膜を成膜した後、イオンドーピングによって、非晶質シ
リコン膜中に、水素イオンを注入する方法では、非晶質
シリコン膜中に水素イオンを多量に含ませることが可能
になる。他方、プラズマドーピングによって、非晶質シ
リコン膜中に導電型不純物イオンを導入する方法では、
非晶質シリコン膜の表層に導電型不純物イオンを導入す
ることが容易になる。また上記方法では、非晶質シリコ
ン膜中に、水素イオンとともに導電型不純物イオンが導
入されることから、４００℃以下の低温アニール処理で
導電型不純物イオンが活性化される。したがって、低温
化プロセスが実現される。さらに導電型シリコン膜の成
膜を行う必要がなくなるので、成膜工程が省略できる。
【００１９】
【実施例】本発明の薄膜トランジスタの一実施例を、図
１の概略構成断面図によって説明する。
【００２０】図に示すように、少なくとも表面が絶縁性
を有する基体１１上の一部分にはゲート１２が形成され
ている。上記基体１１は、例えばガラス基板からなる。
またゲート１２は、例えば、モリブデン（Ｍｏ），タン
タル（Ｔａ），クロム（Ｃｒ），銅（Ｃｕ），チタン
（Ｔｉ），アルミニウム（Ａｌ）のうちの１種の金属ま
たはそれらの金属の複数種で形成した合金からなる。例
えばモリブデンタンタル（ＭｏＴａ）からなる。
【００２１】上記基体１１上にはゲート１２を覆う状態
に複数層の絶縁膜１３が形成されている。この複数層の
絶縁膜１３は、ゲート１２の表層を陽極酸化してなる酸
化膜１４と、基体１１を保護するものでそれを覆う状態
に成膜した窒化シリコン膜１５と、その上面に成膜した
酸化シリコンからなるゲート絶縁膜１６とで形成されて
いる。上記酸化膜１４はプラズマ酸化したものであって
もよい。
【００２２】さらに上記ゲート絶縁膜１６の上面には多
結晶シリコン膜１７が成膜されている。この多結晶シリ
コン膜１７は、例えば、非晶質シリコン膜をレーザ結晶
化法によって多結晶化したものからなる。
【００２３】そしてゲート１２の上方の多結晶シリコン
膜１７上には、酸化シリコン膜パターン１８が形成され
ている。この酸化シリコン膜パターン１８は、後述する
ソース／ドレインを形成する際のエッチング停止層にな
るもので、かつ水素イオンを通す材料で形成される。
【００２４】上記酸化シリコン膜パターン１８の概ね両
外側における多結晶シリコン膜１７上には、水素を含む
非晶質シリコン（以下ａ−Ｓｉ：Ｈと記す）膜１９と導
電型シリコン膜２０と金属膜２１とを積層したソース／
ドレイン２２，２３が形成されている。さらに上記ソー
ス／ドレイン２２，２３およびその間を覆う状態に窒化
シリコンからなるパッシベーション膜２４が形成されて
いる。
【００２５】上記の如くに、薄膜トランジスタ１が構成
されている。
【００２６】上記構成の薄膜トランジスタ１では、ゲー
ト１２上に絶縁膜１３を介して水素化した多結晶シリコ
ン膜１７が形成されていることから、多結晶シリコン膜
１７の界面に存在するダングリングボンドは水素によっ
て置換されて除去される。そのため、チャネル領域のキ
ャリア移動度が高まる。さらにソース／ドレイン２２，
２３がａ−Ｓｉ：Ｈ膜１９と導電型シリコン膜２０と金
属膜２１とから形成されていることから、上記ａ−Ｓ
ｉ：Ｈ膜１９がオフセットになる。したがって、薄膜ト
ランジスタ１はオフセット構造になるので、ドレインと
して作用するソース／ドレイン２２（または２３）の近
傍の電界が緩和されて、リーク電流が小さくなる。
【００２７】次に、上記薄膜トランジスタ１の製造方法
を、図２，図３の製造工程図（その１），（その２）に
よって説明する。なお、図では、上記図１で説明したの
と同様の構成部品には同一符号を付して説明する。
【００２８】図２の（１）に示すように、少なくとも表
面が絶縁性を有する基体１１として、例えばガラス基板
上には、モリブデンタンタル（ＭｏＴａ）からなるゲー
ト１２が形成されている。そのゲート１２は、モリブデ
ン（Ｍｏ），タンタル（Ｔａ），クロム（Ｃｒ），銅
（Ｃｕ），チタン（Ｔｉ），アルミニウム（Ａｌ）等の
１種の金属またはそれらの金属の合金で形成することも
可能である。そして上記ゲート１２を覆う状態に複数層
の絶縁膜１３が形成されている。この複数層の絶縁膜１
３は、例えば、ゲート１２の表層を陽極酸化した酸化膜
１４と、それを覆う状態に成膜した窒化シリコンの保護
膜１５と、その上面に成膜した酸化シリコンのゲート絶
縁膜１６とで形成されている。
【００２９】そして第１工程で、例えば化学的気相成長
（以下ＣＶＤと記す）法に代表される成膜技術によっ
て、非晶質シリコン膜（３１）を成膜する。その後、レ
ーザ結晶化法によって、上記非晶質シリコン膜（３１）
にエキシマレーザ光を照射してレーザ結晶化処理を行
い、非晶質シリコン膜（３１）を多結晶シリコン膜１７
に改質する。
【００３０】次いで図２の（２）に示す第２工程を行
う。この工程では、ＣＶＤ法，蒸着法，スパッタ法等の
成膜技術によって、多結晶シリコン膜１７上に酸化シリ
コン膜３２を成膜する。その後、リソグラフィー技術と
エッチングとによって、酸化シリコン膜３２の２点鎖線
で示す部分を除去し、ゲート１２の上方の多結晶シリコ
ン膜１７上に残した酸化シリコン膜（３２）で酸化シリ
コン膜パターン１８を形成する。ここでは酸化シリコン
膜パターン１８を形成したが、例えば水素を通す材料で
あれば他の材料を用いても差し支えない。
【００３１】続いて図２の（３）に示す第３工程を行
う。この工程では、例えばＣＶＤ法、ここでは２５０℃
以下の成膜温度でのＰＥＣＶＤ法によって、酸化シリコ
ン膜パターン１８を覆う状態にして多結晶シリコン膜１
７上に水素を含む非晶質シリコン（以下ａ−Ｓｉ：Ｈと
記す）膜１９を成膜する。次いでＣＶＤ法，蒸着法，ス
パッタ法等の成膜技術によって、ａ−Ｓｉ：Ｈ膜１９上
に導電型シリコン膜２０を成膜する。この導電型シリコ
ン膜２０は、ｎ型またはｐ型の不純物を含むシリコン膜
からなる。その後ＣＶＤ法，蒸着法，スパッタ法等の成
膜技術によって、導電型シリコン膜２０上に金属膜２１
を形成する。
【００３２】その後図３の（４）に示す第４工程を行
う。この工程では、熱処理によって、ａ−Ｓｉ：Ｈ膜１
９中の水素を多結晶シリコン膜１７に拡散して、その多
結晶シリコン膜１７を水素化する。それとともに、導電
型シリコン膜２０中の導電性不純物を活性化する。上記
熱処理は、４００℃以下の温度で行う。例えば３７５℃
で熱処理を行う。
【００３３】そして図３の（５）に示す第５工程を行
う。この工程では、リソグラフィー技術とエッチングと
によって、金属膜２１と導電型シリコン膜２０とａ−Ｓ
ｉ：Ｈ膜１９とをパターニングして、酸化シリコン膜パ
ターン１８の概ね両外側にａ−Ｓｉ：Ｈ膜１９と導電型
シリコン膜２０と金属膜２１とからなるソース／ドレイ
ン２２，２３を形成する。さらにＣＶＤ法によって、上
記酸化シリコン膜パターン１８とソース／ドレイン２
２，２３を覆う状態に、パッシベーション膜２４を窒化
シリコンで成膜する。上記の如くに、薄膜トランジスタ
１は製造される。
【００３４】上記薄膜トランジスタの製造方法では、多
結晶シリコン膜１７上に酸化シリコン膜パターン１８を
形成し、さらに酸化シリコン膜パターン１８を覆う状態
で多結晶シリコン膜１７上にａ−Ｓｉ：Ｈ膜１９，導電
型シリコン膜２０および金属膜２１の順に成膜した後、
ａ−Ｓｉ：Ｈ膜１９中の水素を多結晶シリコン膜１７に
拡散することから、多結晶シリコン膜１７は全域にわた
って水素化される。一般に、水素は酸化シリコン中を良
く通ることが知られている。したがって、ａ−Ｓｉ：Ｈ
膜１９中の水素は酸化シリコン膜パターン１８を通過す
る。そのため、酸化シリコン膜パターン１８に覆われて
いる部分の多結晶シリコン膜１７にも水素が導入される
ので、その部分の結晶粒界が解消して抵抗が下がる。
【００３５】なお、ａ−Ｓｉ：Ｈ膜を用いて多結晶シリ
コン膜１７に水素を拡散する方法は、従来の水素を含む
窒化シリコン膜を用いて多結晶シリコン膜に水素を拡散
する方法にも応用できる。すなわち、水素を含む窒化シ
リコン膜の代わりにａ−Ｓｉ：Ｈ膜を用いて、水素を拡
散した後、ａ−Ｓｉ：Ｈ膜を除去する。そして、パッシ
ベーション膜としての窒化シリコン膜を結晶すればよ
い。
【００３６】次に上記製造方法での第３工程を以下のよ
うに行うことも可能である。それを図４の製造工程図に
よって説明する。なお、図１〜図３で説明したのと同様
の構成部品には同一符号を付して説明する。
【００３７】図４の（１）に示すように、酸化シリコン
膜パターン１８を覆う状態にして多結晶シリコン膜１７
上に非晶質シリコン膜４１を成膜する。
【００３８】その後図４の（２）に示すように、イオン
ドーピング技術、例えばイオン注入法によって、非晶質
シリコン膜４１中に、水素イオン４２を注入する。それ
とともに、その非晶質シリコン膜４１の表層に導電型不
純物イオン４３を注入する。この導電型不純物イオン４
３としては、ｎ型不純物ではリンイオン（Ｐ+ ），ヒ素
イオン（Ａｓ+ ）またはアンチモンイオン（Ｓｂ+ ）が
代表的であり、例えばｐ型不純物ではホウ素イオン（Ｂ
+ ）が代表的である。そして導電型不純物イオン４３
は、１ｋｅＶ〜５ｋｅＶ程度の低いエネルギーで打ち込
む。
【００３９】そして図４の（３）に示すように、ＣＶＤ
法，蒸着法，スパッタ法等の成膜技術によって、非晶質
シリコン膜４１の上面に金属膜２１を形成する。
【００４０】また上記第３工程の製造方法では、イオン
ドーピング技術によって、非晶質シリコン膜４１中に水
素イオン４２を注入することから、非晶質シリコン膜４
１中には少なくとも窒化シリコン膜と同程度の水素イオ
ン４２を含ませることが可能になる。また非晶質シリコ
ン膜４１中には水素イオン４２と導電型不純物イオン４
３が注入されることから、その活性化アニール処理を４
００℃以下の温度で行うことが可能になる。したがっ
て、低温化プロセスが実現される。さらに導電型シリコ
ン膜を成膜する必要がないので、その成膜工程を省略す
ることができる。
【００４１】次に上記図２，図３で説明した製造方法の
第３工程は以下のようにも行える。それを図５の製造工
程図によって説明する。なお、上記図４で説明したのと
同様の構成部品には同一符号を付して説明する。
【００４２】図５の（１）に示すように、酸化シリコン
膜パターン１８を覆う状態にして多結晶シリコン膜１７
上に非晶質シリコン膜４１を成膜する。
【００４３】その後図５の（２）に示すように、プラズ
マドーピングによって、非晶質シリコン膜４１中に、水
素イオン４２を注入するとともに、その非晶質シリコン
膜４１の表層に導電型不純物イオン４３を注入する。
【００４４】そして図５の（３）に示すように、ＣＶＤ
法，蒸着法，スパッタ法等の成膜技術によって、非晶質
シリコン膜４１の上面に金属膜２１を形成する。
【００４５】上記図５によって説明した第３工程の製造
方法では、プラズマドーピングによって、非晶質シリコ
ン膜４１中に水素イオン４２を導入するとともに導電型
不純物イオン４３を導入することから、非晶質シリコン
膜４１の表層に導電型不純物イオン４３を導入すること
が容易になる。また上記同様に、非晶質シリコン膜４１
中には水素イオン４２と導電型不純物イオン４３が注入
されることから、その活性化アニール処理を４００℃以
下の温度で行うことが可能になる。したがって、低温化
プロセスが実現される。さらに導電型シリコン膜を成膜
する必要がないので、その成膜工程を省略することがで
きる。
【００４６】
【発明の効果】以上、説明したように請求項１の発明に
よれば、ソース／ドレインが非晶質シリコン膜と導電型
シリコン膜と金属膜とから形成されているので、非晶質
シリコン膜がオフセットになる。したがって、薄膜トラ
ンジスタはオフセット構造になるので、オフ電流が低減
でき、ドレイン近傍の電界緩和によってリーク電流を小
さくすることができる。さらにゲート上に絶縁膜を介し
て水素化した多結晶シリコン膜が形成されているので、
多結晶シリコン膜のダングリングボンドは水素によって
置換して除去できている。そのため、チャネル領域のキ
ャリア移動度の向上が図れる。
【００４７】請求項２の発明によれば、多結晶シリコン
膜上に水素を含む非晶質シリコン膜を成膜し、その後非
晶質シリコン膜中の水素を多結晶シリコン膜に注入する
ことから、多結晶シリコン膜は全域にわたって水素化さ
れる。そのため、ソース／ドレインの抵抗が下げられ
る。
【００４８】請求項３の発明によれば、イオンドーピン
グによって、非晶質シリコン膜中に水素イオンを注入す
るので、非晶質シリコン膜中に水素イオンを多量に含ま
せることが可能になる。したがって、多結晶シリコン膜
の水素化を容易にかつ十分に行うことができる。したが
って、多結晶シリコン膜のダングリングボンドは除去で
きるので、チャネル領域のキャリアの移動度の向上が図
れる。
【００４９】請求項４の発明によれば、プラズマドーピ
ングによって、非晶質シリコン膜中に導電型不純物イオ
ンを導入するので、導電型不純物イオンは非晶質シリコ
ン膜の表層に容易に導入できる。したがって、非晶質シ
リコン膜の下層は、導電型不純物イオンが拡散されない
ので、その領域はオフセットとして機能する。
【００５０】請求項３および請求項４の発明によれば、
非晶質シリコン膜中に、水素イオンと導電型不純物イオ
ンとが導入されるので、４００℃以下の低温アニール処
理で導電型不純物イオンの活性化が可能になる。したが
って、低温化プロセスが実現できる。
【図面の簡単な説明】
【図１】本発明の実施例の概略構成断面図である。
【図２】本発明の実施例の製造工程図（その１）であ
る。
【図３】本発明の実施例の製造工程図（その２）であ
る。
【図４】第３工程の製造工程図である。
【図５】第３工程の製造工程図である。
【図６】従来例の製造工程図である。
【符号の説明】
１ 薄膜トランジスタ １１ 基体 １２ ゲート １３ 絶縁膜 １７ 多結晶シリコン膜 １８ 酸化シリコン膜 １９ 水素を含む非晶質シリコン（ａ−Ｓｉ：Ｈ）膜 ２０ 導電型シリコン膜 ２１ 金属膜 ２２ ソース／ドレイン ２３ ソース・ドレイン ３１ 非晶質シリコン膜 ３２ 酸化シリコン膜 ４１ 非晶質シリコン膜 ４２ 水素イオン ４３ 導電型不純物イオン

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも表面が絶縁性を有する基体上
    に形成したゲートと、 少なくとも前記ゲートを覆う状態にして前記基体上に形
    成したもので少なくともゲート絶縁膜を含む絶縁膜と、 水素化処理を施したもので前記絶縁膜を介して前記ゲー
    ト上を含む前記基体上に形成した多結晶シリコン膜と、 前記ゲートの上方の前記多結晶シリコン膜上に形成した
    酸化シリコン膜パターンと、 前記酸化シリコン膜パターンの概ね両外側の前記多結晶
    シリコン膜上に形成したもので水素を含む非晶質シリコ
    ン膜，導電型シリコン膜および金属膜を積層してなるソ
    ース／ドレインとからなることを特徴とする薄膜トラン
    ジスタ。
  2. 【請求項２】 少なくとも表面が絶縁性を有する基体上
    に設けたゲートを覆う状態にして少なくともゲート絶縁
    膜を含む絶縁膜を形成した後、その上面側に多結晶シリ
    コン膜を形成する第１工程と、 前記多結晶シリコン膜上に酸化シリコン膜を成膜した
    後、パターニングして前記ゲート上方の前記多結晶シリ
    コン膜上に酸化シリコン膜パターンを形成する第２工程
    と、 前記酸化シリコン膜パターンを覆う状態にして前記多結
    晶シリコン膜上に水素を含む非晶質シリコン膜，導電型
    シリコン膜および金属膜を順次形成する第３工程と、 熱処理によって、前記非晶質シリコン膜中の水素を前記
    多結晶シリコン膜に導入するとともに、前記導電型シリ
    コン膜中の導電性不純物を活性化する第４工程と、 前記金属膜と前記導電型シリコン膜と前記非晶質シリコ
    ン膜とをパターニングしてソース／ドレインを形成する
    第５工程とからなることを特徴とする薄膜トランジスタ
    の製造方法。
  3. 【請求項３】 請求項２記載の薄膜トランジスタの製造
    方法において、 前記第３工程は、前記酸化シリコン膜パターンを覆う状
    態にして前記多結晶シリコン膜上に非晶質シリコン膜を
    成膜した後、イオンドーピングによって、該非晶質シリ
    コン膜中に水素イオンを注入するとともに該非晶質シリ
    コン膜の表層に導電型不純物イオンを注入し、その後前
    記金属膜を形成することを特徴とする薄膜トランジスタ
    の製造方法。
  4. 【請求項４】 請求項２記載の薄膜トランジスタの製造
    方法において、 前記第３工程は、前記酸化シリコン膜パターンを覆う状
    態にして前記多結晶シリコン膜上に非晶質シリコン膜を
    成膜した後、プラズマドーピングによって、該非晶質シ
    リコン膜中に水素イオンと導電型不純物イオンとを導入
    し、その後前記金属膜を形成することを特徴とする薄膜
    トランジスタの製造方法。
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US08/412,946 US5567633A (en) 1994-03-31 1995-03-29 Method for producing a thin film transistor having improved carrier mobility characteristics and leakage current characteristics
US08/671,730 US5728610A (en) 1994-03-31 1996-06-28 Method for producing a thin film transistor having improved carrier mobility characteristics and leakage current characteristics
KR1020020060929A KR100415915B1 (ko) 1994-03-31 2002-10-07 박막트랜지스터 및 그 제조방법

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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11284192A (ja) * 1998-03-30 1999-10-15 Seiko Epson Corp 縦型薄膜トランジスタおよびその製造方法
US6200837B1 (en) 1998-06-30 2001-03-13 Hyundai Electronics Industries Co., Ltd. Method of manufacturing thin film transistor
JP2006054416A (ja) * 2004-08-13 2006-02-23 Samsung Sdi Co Ltd 薄膜トランジスタ及びその製造方法
KR100641627B1 (ko) * 2000-07-19 2006-11-02 엘지.필립스 엘시디 주식회사 비정질 박막트랜지스터 및 그 제조방법
JP2010250341A (ja) * 2003-07-14 2010-11-04 Semiconductor Energy Lab Co Ltd 液晶表示装置、及び電子機器
JP2010287618A (ja) * 2009-06-09 2010-12-24 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板及び表示装置
US7923732B2 (en) 2007-12-11 2011-04-12 Samsung Electronics Co., Ltd. Thin film transistor and method for manufacturing a display panel
US8044576B2 (en) 2005-06-22 2011-10-25 Samsung Mobile Display Co., Ltd. Organic light emitting display and method of fabricating the same
US9178075B2 (en) 2011-02-28 2015-11-03 Panasonic Liquid Crystal Display Co., Ltd. Thin-film semiconductor device and method for manufacturing the same
US9640564B2 (en) 2014-11-28 2017-05-02 Joled Inc. Thin film transistor substrate

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3344072B2 (ja) * 1994-03-31 2002-11-11 ソニー株式会社 薄膜トランジスタの製造方法
US5976919A (en) * 1994-06-10 1999-11-02 Matsushita Electric Industrial Co., Ltd. Apparatus and method of manufacturing semiconductor element
KR100187387B1 (ko) * 1995-10-07 1999-03-20 구자홍 박막트랜지스터의 오우믹층 활성화방법
US5616933A (en) * 1995-10-16 1997-04-01 Sony Corporation Nitride encapsulated thin film transistor fabrication technique
JP3645378B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3516424B2 (ja) * 1996-03-10 2004-04-05 株式会社半導体エネルギー研究所 薄膜半導体装置
KR100196336B1 (en) * 1996-07-27 1999-06-15 Lg Electronics Inc Method of manufacturing thin film transistor
US5899711A (en) * 1996-10-11 1999-05-04 Xerox Corporation Method for enhancing hydrogenation of thin film transistors using a metal capping layer and method for batch hydrogenation
US5707895A (en) * 1996-10-21 1998-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Thin film transistor performance enhancement by water plasma treatment
TW386238B (en) * 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6010923A (en) * 1997-03-31 2000-01-04 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device utilizing annealed semiconductor layer as channel region
US5920772A (en) * 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
EP0930166B1 (en) * 1997-10-21 2005-02-23 Microjet Technology Co., Ltd Manufacturing process and structure of ink jet printhead
KR100612984B1 (ko) * 1998-01-30 2006-10-31 삼성전자주식회사 박막 트랜지스터의 제조 방법
JP4332263B2 (ja) * 1998-10-07 2009-09-16 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタの製造方法
US6518156B1 (en) 1999-03-29 2003-02-11 Hewlett-Packard Company Configurable nanoscale crossbar electronic circuits made by electrochemical reaction
KR100596468B1 (ko) * 1999-07-28 2006-07-03 엘지.필립스 엘시디 주식회사 박막트랜지스터의 게이트전극 및 그 제조방법
WO2001078045A1 (en) * 2000-04-11 2001-10-18 Sony Corporation Production method for flat panel display
KR100394028B1 (ko) * 2000-12-28 2003-08-06 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US6518113B1 (en) * 2001-02-06 2003-02-11 Advanced Micro Devices, Inc. Doping of thin amorphous silicon work function control layers of MOS gate electrodes
JP4860833B2 (ja) * 2001-04-10 2012-01-25 ゲットナー・ファンデーション・エルエルシー 薄膜トランジスタの製造方法
US20050048706A1 (en) * 2003-08-27 2005-03-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR100685395B1 (ko) * 2004-06-30 2007-02-22 삼성에스디아이 주식회사 유기전계발광표시장치의 제조방법
CN100459043C (zh) * 2006-02-08 2009-02-04 财团法人工业技术研究院 多晶硅膜的制造方法以及薄膜晶体管的制造方法
JP4200458B2 (ja) 2006-05-10 2008-12-24 ソニー株式会社 薄膜トランジスタの製造方法
TW200802858A (en) * 2006-06-26 2008-01-01 Tatung Co Ltd Structure of semiconductor with low heat carrier effect
US8174013B2 (en) * 2006-09-08 2012-05-08 Sharp Kabushiki Kaisha Semiconductor device, method for manufacturing the semiconductor device, and display device
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP2012204548A (ja) * 2011-03-24 2012-10-22 Sony Corp 表示装置およびその製造方法
CN102789989A (zh) * 2012-08-15 2012-11-21 京东方科技集团股份有限公司 多晶硅晶体管制造方法及多晶硅晶体管、显示器件
CN103913917B (zh) * 2014-03-27 2017-02-22 上海天马微电子有限公司 一种tft阵列基板及显示面板
KR102283919B1 (ko) 2015-01-06 2021-07-30 삼성디스플레이 주식회사 액정 표시 장치
US9741871B2 (en) 2015-11-03 2017-08-22 International Business Machines Corporation Self-aligned heterojunction field effect transistor
CN107481936A (zh) * 2017-08-07 2017-12-15 武汉华星光电技术有限公司 低温多晶硅薄膜晶体管及其制备方法
US10516058B2 (en) 2017-08-07 2019-12-24 Wuhan China Star Optoelectronics Technology Co., Ltd. Low temperature polysilicon thin film transistor and preparation method thereof
JP2022523171A (ja) 2019-02-19 2022-04-21 アプライド マテリアルズ インコーポレイテッド ポリシリコンライナー

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714066B2 (ja) * 1985-09-05 1995-02-15 ソニー株式会社 半導体装置の製造方法
JPH03132074A (ja) * 1989-10-18 1991-06-05 Matsushita Electric Ind Co Ltd 薄膜の製造方法及び薄膜トランジスターの製造方法
JPH03219643A (ja) * 1990-01-25 1991-09-27 Seiko Epson Corp 半導体装置の製造方法
JP2874271B2 (ja) * 1990-04-12 1999-03-24 セイコーエプソン株式会社 半導体装置の製造方法
DE69127395T2 (de) * 1990-05-11 1998-01-02 Asahi Glass Co Ltd Verfahren zum Herstellen eines Dünnfilm-Transistors mit polykristallinem Halbleiter
JP2796175B2 (ja) * 1990-06-05 1998-09-10 松下電器産業株式会社 薄膜トランジスターの製造方法
US5075237A (en) * 1990-07-26 1991-12-24 Industrial Technology Research Institute Process of making a high photosensitive depletion-gate thin film transistor
JPH04186634A (ja) * 1990-11-17 1992-07-03 Seiko Epson Corp 薄膜半導体装置の製造方法
JPH04206836A (ja) * 1990-11-30 1992-07-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0563196A (ja) * 1991-09-04 1993-03-12 Hitachi Ltd 薄膜半導体装置及びその製造方法並び液晶表示装置
US5403756A (en) * 1991-11-20 1995-04-04 Sharp Kabushiki Kaisha Method of producing a polycrystalline semiconductor film without annealing, for thin film transistor
US5559344A (en) * 1992-01-31 1996-09-24 Hitachi, Ltd. Thin-film semiconductor element, thin-film semiconductor device and methods of fabricating the same
JP2779289B2 (ja) * 1992-05-11 1998-07-23 シャープ株式会社 薄膜トランジスタの製造方法
KR960010338B1 (ko) * 1992-12-30 1996-07-30 현대전자산업 주식회사 폴리실리콘 박막트랜지스터의 수소화처리방법
JP3344072B2 (ja) * 1994-03-31 2002-11-11 ソニー株式会社 薄膜トランジスタの製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11284192A (ja) * 1998-03-30 1999-10-15 Seiko Epson Corp 縦型薄膜トランジスタおよびその製造方法
US6200837B1 (en) 1998-06-30 2001-03-13 Hyundai Electronics Industries Co., Ltd. Method of manufacturing thin film transistor
KR100641627B1 (ko) * 2000-07-19 2006-11-02 엘지.필립스 엘시디 주식회사 비정질 박막트랜지스터 및 그 제조방법
JP2011203746A (ja) * 2003-07-14 2011-10-13 Semiconductor Energy Lab Co Ltd 液晶表示装置及び電子機器
JP2010250341A (ja) * 2003-07-14 2010-11-04 Semiconductor Energy Lab Co Ltd 液晶表示装置、及び電子機器
JP2013047852A (ja) * 2003-07-14 2013-03-07 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2006054416A (ja) * 2004-08-13 2006-02-23 Samsung Sdi Co Ltd 薄膜トランジスタ及びその製造方法
JP4558476B2 (ja) * 2004-08-13 2010-10-06 三星モバイルディスプレイ株式會社 薄膜トランジスタ製造方法
US8044576B2 (en) 2005-06-22 2011-10-25 Samsung Mobile Display Co., Ltd. Organic light emitting display and method of fabricating the same
US7923732B2 (en) 2007-12-11 2011-04-12 Samsung Electronics Co., Ltd. Thin film transistor and method for manufacturing a display panel
US8642367B2 (en) 2007-12-11 2014-02-04 Samsung Display Co., Ltd. Thin film transistor having improved manufacturability and method for manufacturing a display panel containing same
US8975145B2 (en) 2007-12-11 2015-03-10 Samsung Display Co., Ltd. Method for manufacturing a display panel
JP2010287618A (ja) * 2009-06-09 2010-12-24 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板及び表示装置
US9178075B2 (en) 2011-02-28 2015-11-03 Panasonic Liquid Crystal Display Co., Ltd. Thin-film semiconductor device and method for manufacturing the same
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