JPH07261713A - 表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 単独の垂直走査回路を内蔵する液晶表示パネ
ルのインターレース駆動を可能にする。 【構成】 アクティブマトリクス型の液晶表示パネルは
行列配置した画素ＬＣと、垂直走査回路１と、水平走査
回路２とを備えている。垂直走査回路１は選択パルスを
逐次出力して画素ＬＣを行単位で線順次走査する一方、
水平走査回路２は一水平期間毎選択された行の画素に対
して映像信号（ＲＧＢ）を書き込み転送する。垂直走査
回路１は一水平期間（１Ｈ）毎に一対の画素行を順次選
択し、一方の画素行に対してパルス幅の広い有効な選択
パルスを割り当て映像信号の書き込み転送を可能とし、
他方の画素行に対して水平ブランキング期間にパルス幅
の狭い無効な選択パルスを割り当て空転送を行なう事に
より、インターレース駆動を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリクス型
の表示装置に関する。より詳しくは、そのインターレー
ス駆動方式に関する。

【０００２】

【従来の技術】現在の日本国内のＴＶ放送規格であるＮ
ＴＳＣ方式では奇偶２フィールドで１画面（１フレー
ム）が構成され、１フレームの走査線数は５２５本、フ
レーム周波数は３０Hzである。しかし、現在商品化され
ている小型液晶ＴＶあるいは投射型ＬＣＤの大部分は、
液晶パネルの水平走査線数は２２０〜２４０本である。
これはＮＴＳＣ方式の有効走査線数の約半分に当たる。
従って、これらのＬＣＤでは１フィールドのビデオ信号
のみで１画面を構成するハーフライン駆動を行なってい
る。画質的には垂直解像度が低下するが、ハーフライン
駆動ではノンインターレース走査を行なう為、同一走査
線数の場合インターレース走査よりも３０％前後解像度
が向上する。この事を考慮すると、ハーフライン駆動に
よる垂直解像度の低下は３５％程度である。

【０００３】３〜４インチ程度の小画面ではこの解像度
の低下が画質に与える影響は小さいが、４０インチ以上
の大画面表示を行なう投射型ＬＣＤにおいては、フルラ
イン駆動が強く望まれており、近年盛んに開発されてい
る。例えば、図８に示す様にフルフレーム構成のアクテ
ィブマトリクス型液晶パネルでは、水平走査線数がハー
フフレーム構成の２２０〜２４０本に比べ倍増する。こ
のようなフルフレーム構成の液晶パネルでは、ノンイン
ターレース駆動とインターレース駆動の両者が考えられ
るが、通常ノンインターレース駆動が採用されている。
ノンインターレース駆動を行なう場合、元のビデオ信号
を倍速処理して液晶パネルに供給する為大容量のメモリ
が必要となりシステム構成が大型化するという欠点があ
る。

【０００４】

【発明が解決しようとする課題】一方図９はフルフレー
ム構成の液晶パネルをインターレース駆動する為の構成
を表わしている。この構成は例えばテレビジョン学会誌
Vol.４０，No．１０（１９８６）に記載されており、奇
数ライン用の第１Ｖスキャナと偶数ライン用の第２Ｖス
キャナを二系統用いている。これら一対のＶスキャナを
液晶パネルに内蔵しようとすると、その分パネルサイズ
が大きくなるという欠点がある。

【０００５】

【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は一系統のＶスキャナでアクティブマ
トリクス型液晶パネル等表示装置のインターレース駆動
を可能にする事を目的とする。かかる目的を達成する為
に以下の手段を講じた。即ち本発明にかかる表示装置は
基本的な構成として、行列配置した画素と、垂直走査回
路と、水平走査回路とを備えている。該垂直走査回路は
選択パルスを逐次出力して画素を行単位で線順次走査す
る。該水平走査回路は一水平期間毎選択された行の画素
に対して映像信号を書き込み転送する。本発明の特徴事
項として、前記垂直走査回路は一水平期間毎に一対の画
素行を順次走査し、一方の画素行に対して有効な選択パ
ルスを割り当て映像信号の書き込み転送を可能とし、他
方の画素行に対して帰線時間に無効な選択パルスを割り
当て空転送を行なう事により、インターレース駆動を行
なっている。

【０００６】具体的な構成として、前記垂直走査回路は
フリップフロップの多段接続からなり矩形クロック信号
に同期して矩形スタート信号を順次転送する事により選
択パルスを出力する。この場合、矩形クロック信号のデ
ューティ比を一水平期間に占める帰線時間の割合に応じ
て設定する事により有効選択パルスと無効選択パルスと
を交互に出力する事ができる。前記矩形クロック信号の
デューティ比は５〜１７％の間で設定される。好ましく
はマスク手段を含んでおり、帰線時間に同期して無効選
択パルスの出力を禁止する。さらに外付けのタイミング
ジェネレータを含んでおり、垂直走査回路に対してデュ
ーティ比切り換え可能に矩形クロック信号を供給してイ
ンターレース駆動とノンインターレース駆動の選択を可
能としている。

【０００７】

【作用】一般に、垂直走査回路は矩形クロック信号に同
期して矩形スタート信号を順次転送する事により、一水
平期間に相当する選択パルスを出力し同一ライン上の画
素駆動用スイッチング素子を導通状態にする。この導通
状態になったスイッチング素子を介して一水平期間分の
映像信号が１ラインに書き込み転送される。本発明で
は、矩形クロック信号のデューティ比を変更する事によ
り、一水平期間内に幅の広い有効選択パルスと幅の狭い
無効選択パルスを発生している。無効選択パルスの幅が
映像信号の帰線時間（水平ブランキング期間）内に収ま
る様に、クロック信号のデューティ比を選ぶ事により、
映像信号の空転送を行なう。又、有効選択パルスで実際
の映像信号の部分を書き込み転送する。この事により、
一水平期間内で、２ラインのうちの１ラインに映像信号
を書き込み転送し、他の１ラインには映像信号の空転送
を行なう事ができる。奇数フィールドでは偶数ラインに
有効選択パルスを割り当て、偶数フィールドでは奇数ラ
インに有効選択パルスを割り当てる事によって、アクテ
ィブマトリクス型の表示装置をインターレース駆動する
事が可能になる。この為、矩形クロック信号のデューテ
ィ比は、短い方の無効選択パルスの幅が映像信号の水平
ブランキング期間内に収まる様に選ばなければならな
い。従って、デューティ比は約１７％以下であれば良い
事になる。これよりデューティ比が大きくなると、映像
信号の一部が欠落してしまう。理論上１７％以下であれ
ば良いが、５％程度が実際には適当である。

【０００８】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示装置の一例
として液晶表示パネルの基本的な構成を示すブロック図
である。図示する様に、液晶表示パネルは行列配置した
画素ＬＣを有している。個々の液晶画素ＬＣは主基板側
に設けられた画素電極と対向基板側に設けられた対向電
極との間に液晶を挟持して構成される。対向電極には所
定の対向電圧Ｖｃｏｍが印加される。個々の液晶画素Ｌ
Ｃには付加容量Ｃｓが並列して接続される。又、各液晶
画素ＬＣを駆動する為のスイッチング素子として、薄膜
トランジスタＴｒが集積形成されている。行列配置した
液晶画素ＬＣの行方向に沿って、ゲートラインＸが配設
されているとともに、これと直交する列方向に沿って信
号ラインＹが配設されている。個々の薄膜トランジスタ
Ｔｒのソース電極は対応する信号ラインＹに接続され、
ドレイン電極は対応する画素電極に接続され、ゲート電
極は対応するゲートラインＸに接続されている。

【０００９】液晶表示パネルはさらに垂直走査回路（Ｖ
スキャナ）１と水平走査回路（Ｈスキャナ）２を内蔵し
ている。垂直走査回路１はゲートラインＸに対して選択
パルスを逐次出力し、同一ゲートライン上の薄膜トラン
ジスタＴｒを導通状態にし行単位で液晶画素ＬＣを線順
次走査する。垂直走査回路１は外部から入力される矩形
の垂直スタート信号ＶＳＴを同じく外部から入力される
矩形の垂直クロック信号ＶＣＫ１，ＶＣＫ２に同期して
順次転送する事により前述した選択パルスを出力する。

【００１０】一方、水平走査回路２は、個々の信号ライ
ンＹに接続された水平アナログスイッチＨＳＷの開閉制
御を行なう。なお、各信号ラインＹにはこのアナログ水
平スイッチＨＳＷを介してＲ，Ｇ，Ｂの各三原色成分に
分かれた映像信号が供給される。水平走査回路２は外部
から入力される水平クロック信号ＨＣＫ１，ＨＣＫ２に
同期して同じく外部から入力される水平スタート信号Ｈ
ＳＴを一水平期間内で順次転送する事により、水平アナ
ログスイッチＨＳＷを開閉制御する。これにより、一水
平期間毎選択された行の液晶画素ＬＣに対して映像信号
を書き込み転送する。

【００１１】次に、図１の（Ｂ）を参照して、図１の
（Ａ）に示した液晶表示パネルの動作を説明する。上述
した垂直走査回路１はフリップフロップの多段接続から
なり、互いに逆相の関係にある一対の矩形クロック信号
ＶＣＫ１，ＶＣＫ２に同期して矩形スタート信号ＶＳＴ
を順次転送する事により選択パルスを出力する。本発明
の特徴事項として、矩形クロック信号ＶＣＫ１のデュー
ティ比は一水平期間（１Ｈ）に占める水平ブランキング
期間の割合に応じて設定されており、有効選択パルスと
無効選択パルスとを交互に出力する。図示の例では、第
１ゲートラインＸ１に対してパルス幅の広い有効選択パ
ルスが供給され、第２ゲートラインＸ２にはパルス幅の
狭い無効選択パルスが供給される。以下同様に、奇数番
目のゲートラインに対して有効選択パルスが印加され、
偶数番目のゲートラインに対して無効選択パルスが供給
される。なおこの偶奇関係は各フィールド毎に交換され
る。

【００１２】図１の（Ｃ）は映像信号の各水平期間と選
択パルスとの位相関係を示している。図１の（Ａ）に示
した垂直走査回路１は映像信号の一水平期間毎に一対の
画素行（２ライン）を順次走査し、一方のラインに対し
て有効な選択パルスを割り当て映像信号の書き込み転送
を可能とし、他方のラインに対して水平ブランキング期
間内に無効な選択パルスを割り当て空転送を行なう事に
より、インターレース駆動を可能としている。図示する
様に一水平期間（１Ｈ）は６３．５μｓであり、この中
に含まれる水平ブランキング期間は１０．９μｓであ
る。無効選択パルスは水平ブランキング期間に出力さ
れ、且つそのパルス幅は水平ブランキング期間よりも狭
くなっている。図示の例では無効選択パルスは３．２μ
ｓのパルス幅を有している。これは一水平期間の５％に
相当しており、前述した矩形クロック信号ＶＣＫ１のデ
ューティ比を５％に設定する事により得られる。計算
上、このデューティ比は１７％以下であれば良いが、実
際には５％程度が最適である。

【００１３】図２は、図１に示した垂直走査回路１の具
体的な構成例を示す回路図である。前述した様に、垂直
走査回路（Ｖスキャナ）１は一水平期間液晶画素駆動用
の薄膜トランジスタＴｒを導通状態にする為の選択パル
スを出力するものであり、水平走査回路（Ｈスキャナ）
に対し１フィールド（１／６０ｓ）で線順次走査を完了
する。回路構成は液晶画素の列数に相当する段数のＤ型
フリップフロップ３を多段直列接続したものである。２
相のクロック信号ＶＣＫ１，ＶＣＫ２でスタートパルス
ＶＳＴを順次転送し選択パルスを出力する。又、次段の
ナンドゲート４に通す事で、実際の液晶画素列の半分の
段数でスタート信号ＶＳＴを順次転送する。

【００１４】図３を参照して、図２に示した垂直走査回
路の動作を詳細に説明する。図３のタイミングチャート
はフルフレーム構成のアクティブマトリクス型液晶表示
パネルに対して倍速ノンインターレース駆動を行なった
場合を表わしている。垂直クロック信号ＶＣＫ１，ＶＣ
Ｋ２はデューティ比５０％に設定されている。又、図２
に示したイネーブル信号ＥＮはアクティブローであり、
倍速ノンインターレース駆動ではハイレベルに固定され
ている。図３のタイミングチャートに示した波形ａ〜ｅ
は、図２に示したＤ型フリップフロップ３の各段から出
力された信号を表わしている。図から理解される様に、
垂直スタート信号ＶＳＴがクロック信号ＶＣＫ１，ＶＣ
Ｋ２の半周期毎に順次転送され、各段のＤ型フリップフ
ロップから順次出力信号ａ〜ｅが得られる。これらの出
力信号はナンドゲート４により処理され、選択パルスＡ
〜Ｅが順次出力される。このノンインターレース駆動で
は選択パルスＡ，Ｂ，Ｃ，Ｄ，Ｅ，…が順次液晶表示パ
ネルの１ライン毎に発生し、１ライン相当の映像信号を
書き込み転送する事によりノンインターレース駆動が行
なわれる。

【００１５】図４は、本発明に従ってフルフレーム構成
の液晶表示パネルをインターレース駆動した場合におけ
るタイミングチャートを表わしている。本例ではＶＣＫ
１のデューティ比を５％に設定し、ＶＣＫ２のデューテ
ィ比を９５％に設定している。この場合には、１段目の
フリップフロップから出力された信号ａに対して、２段
目のフリップフロップら出力された信号ｂは５％のデュ
ーティ比分だけ遅延して出力される。３段目のフリップ
フロップから出力された信号ｃは前段の出力信号ｂに対
し９５％のデューティ比に相当する分だけ遅延して出力
される。これらの出力信号ａ，ｂ，ｃ，ｄ，ｅ，…を各
々ナンドゲート４で処理すると、各段から選択パルス
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，…が出力される。但し、これはア
クティブローのイネーブル信号ＥＮをハイレベルに保持
した場合であり、１ラインおきに幅の広い有効選択パル
ス（Ａ，Ｃ，Ｅ）と幅の狭い無効選択パルス（Ｂ，Ｄ）
が交互に出力される。ここで、予めＶＣＫ１のパルス発
生時間ｘを水平ブランキング期間内に選んでおけば、Ｂ
及びＤで示される無効選択パルスは水平ブランキング期
間内に出力される。従って、偶数番目のラインに対して
は何等有効な映像信号が書き込まれない。

【００１６】本発明では、上述したインターレース駆動
を行なう場合実際には各ナンドゲート４に対してアクテ
ィブローのイネーブル信号ＥＮを供給している。このイ
ネーブル信号ＥＮは水平ブランキング期間に同期してお
り、無効選択パルスＢ，Ｄ，…の出力を禁止している。
従って、最終的には図４のタイミングチャートの最下段
に示す様に、有効選択パルスＡ，Ｃ，Ｅのみが奇数ライ
ンに順次供給され、偶数ラインには無効選択パルスが供
給されない。この１ラインおきの有効選択パルスを偶数
フィールドでは奇数ラインに供給し、奇数フィールドで
は偶数ラインに供給する事によってインターレース駆動
を行なう事ができる。又、図３に示したクロック信号Ｖ
ＣＫ１，ＶＣＫ２と図４に示したクロック信号ＶＣＫ
１，ＶＣＫ２を外部タイミングジェネレータで切り換え
る様にすると、同一のアクティブマトリクス型液晶表示
パネルでノンインターレース駆動とインターレース駆動
が可能になる。

【００１７】図６はイネーブル信号ＥＮに含まれるＥＮ
パルスの本来の役割を示す波形図である。図示する様
に、ＥＮパルスは本来ゲートパルス（選択パルス）の立
ち下がり部分に生じる波形のなまりをカットする為のも
のであり、表示画質の改善を図る為に用いられる。本発
明ではこのＥＮパルスを利用して無効選択パルスのマス
ク処理を行なっている。

【００１８】図５は本発明にかかる液晶表示装置の全体
的な構成を示すシステムブロック図である。図示する様
に本システムはフルライン構成の液晶表示パネルと１１
と、ＲＧＢドライバ１２と、デコーダ１３と、主タイミ
ングジェネレータ１４と、副タイミングジェネレータ１
５とから構成されている。フルライン液晶表示パネル１
１は図１に示した内部構成を有しており、行列配置した
液晶画素や垂直走査回路及び水平走査回路を備えてい
る。デコーダ１３は外部入力されるコンポジットビデオ
信号を処理して水平同期信号ＨＳＹＮＣ及び垂直同期信
号ＶＳＹＮＣを分離する。さらにコンポジットビデオ信
号を復調してＲＧＢ画像データを生成する。ＲＧＢドラ
イバ１２はＳ／Ｈパルスに応じてサンプルアンドホール
ドを行なうとともに交流化信号ＦＲＰに従って交流のＲ
ＧＢ映像信号をフルライン液晶表示パネル１１に供給す
る。本例では、ＦＲＰに従って一水平期間毎の交流反転
駆動（１Ｈ駆動）が行なわれる。又、ＲＧＢドライバ１
２は対向電圧Ｖｃｏｍも合わせてフルライン液晶表示パ
ネル１１に供給する。なおフルライン液晶表示パネル１
１にはＶｃｏｍに加えて水平走査回路用の電源電圧ＨＶ
ＤＤと垂直走査回路用の電源電圧ＶＶＤＤ及び接地電位
ＧＮＤが供給されている。

【００１９】主タイミングジェネレータ１４は基本的に
ノンインターレースを行なう場合に必要な種々のタイミ
ング信号を供給しており、ＨＳＹＮＣ及びＶＳＹＮＣに
同期して、フルライン液晶表示パネル１１に対して水平
スタート信号ＨＳＴ、水平クロック信号ＨＣＫ１，ＨＣ
Ｋ２、垂直スタート信号ＶＳＴ、イネーブル信号ＥＮ、
クリア信号ＣＬＲ等を供給する。又、上述した様にＲＧ
Ｂドライバ１２に対してＳ／Ｈパルスを供給する。さら
に、副タイミングジェネレータ１５に対してデューティ
比５０％の垂直クロック信号ｖｃｋ１，ｖｃｋ２、１フ
ィールド反転信号１Ｆ、クリア信号ＣＬＲを供給する。

【００２０】副タイミングジェネレータ１５は本発明に
従ってインターレース駆動を行なう場合に必要となる、
デューティ比が例えば５％の垂直クロック信号ＶＣＫ
１，ＶＣＫ２をフルライン液晶表示パネル１１に供給す
る。さらにインターレース駆動に応じた１Ｈ交流反転を
行なう為、前述した交流化信号ＦＲＰをＲＧＢドライバ
１２に供給する。副タイミングジェネレータ１５は独立
した３回路２対１のアナログマルチプレクサ／デマルチ
プレクサ（例えば４０５３Ｂ）１６，１７を２個含んで
いる。さらに、Ｄ型フリップフロップ（例えば７４ＨＣ
７４）１８を１個含んでいる。一方のアナログマルチプ
レクサ／デマルチプレクサ１６は１フィールド反転信号
１Ｆ及びクリア信号ＣＬＲの入力を受けて、一対のイン
ターレース駆動用垂直クロック信号ＶＣＫ１，ＶＣＫ２
を出力する。このＶＣＫ１，ＶＣＫ２は１フィールドお
きにＣＬＲと反転ＣＬＲとが入れ替わったものと、その
反転パルスで構成されている。なお、図７を参照してＣ
ＬＲパルスの本来の役割を説明する。ＣＬＲパルスは本
来ゲートパルス（選択パルス）の一部をカットする為の
ものであり、表示画質の改善を目的としている。本実施
例では主タイミングジェネレータ１４から入力されるＣ
ＬＲパルスを処理してインターレース駆動用の垂直クロ
ック信号ＶＣＫ１，ＶＣＫ２を得ている。次にＤ型フリ
ップフロップ１８は１／２分周回路として使用されてお
り、１フィールド反転パルス１Ｆを分周して２フィール
ド反転パルス２Ｆを出力している。この２フィールド反
転パルス２Ｆはインターレース用交流化信号ＦＲＰの形
成に用いられる。即ち、第２のアナログマルチプレクサ
／デマルチプレクサ１７はｖｃｋ１，ｖｃｋ２と２フィ
ールド反転パルス２Ｆの入力を受け、交流化信号ＦＲＰ
を出力している。このＦＲＰは２フィールドおきにｖｃ
ｋ１，ｖｃｋ２が入れ替わったものである。

【００２１】

【発明の効果】以上説明した様に、本発明によれば、垂
直走査回路を１個のみ含んだノンインターレース用の液
晶パネルを用いて、且つ信号系においても基本的に垂直
クロック信号のデューティ比を変更するだけで、インタ
ーレース駆動を行なう事が可能になる。これによりノン
インターレース駆動とインターレース駆動を両立させる
事ができるという効果が得られる。又、インターレース
駆動を行なう際、垂直走査回路が１個のみ内蔵された液
晶表示パネルを使用できる為、パネルサイズを小さくす
る事が可能でありコストも抑える事ができるという効果
がある。

【図面の簡単な説明】

【図１】本発明にかかる液晶表示パネルの基本的な構成
並びに動作を示す模式図である。

【図２】図１に示した液晶表示パネルに内蔵される垂直
走査回路の構成例を示す回路図である。

【図３】図２に示した垂直走査回路のノンインターレー
ス駆動を説明するタイミングチャートである。

【図４】同じく垂直走査回路のインターレース駆動を説
明する為のタイミングチャートである。

【図５】本発明にかかる表示装置の全体構成を示すシス
テムブロック図である。

【図６】制御信号として用いられるＥＮパルスの波形図
である。

【図７】同じく制御信号として用いられるＣＬＲパルス
の波形図である。

【図８】従来のアクティブマトリクス型液晶表示パネル
の一例を示す模式図である。

【図９】従来のインターレース駆動用液晶表示パネルの
一例を示す模式図である。

【符号の説明】

１ 垂直走査回路 ２ 水平走査回路 ３ Ｄ型フリップフロップ ４ ナンドゲート １１ フルライン液晶表示パネル １２ ＲＧＢドライバ １３ デコーダ １４ 主タイミングジェネレータ １５ 副タイミングジェネレータ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 行列配置した画素と、垂直走査回路と、
   水平走査回路とを備えており、該垂直走査回路は選択パ
   ルスを逐次出力して画素を行単位で線順次走査し、該水
   平走査回路は一水平期間毎選択された行の画素に対して
   映像信号を書き込み転送する表示装置であって、 前記垂直走査回路は一水平期間毎に一対の画素行を順次
   走査し、一方の画素行に対して有効な選択パルスを割り
   当て映像信号の書き込み転送を可能とし、他方の画素行
   に対して帰線時間に無効な選択パルスを割り当て空転送
   を行なう事により、インターレース駆動を可能とした事
   を特徴とする表示装置。
2. 【請求項２】 前記垂直走査回路はフリップフロップの
   多段接続からなり矩形クロック信号に同期して矩形スタ
   ート信号を順次転送する事により選択パルスを出力し、
   且つ矩形クロック信号のデューティ比を一水平期間に占
   める帰線時間の割合に応じて設定する事により有効選択
   パルスと無効選択パルスとを交互に出力する事を特徴と
   する請求項１記載の表示装置。
3. 【請求項３】 前記矩形クロック信号のデューティ比は
   ５〜１７％に設定されている事を特徴とする請求項２記
   載の表示装置。
4. 【請求項４】 マスク手段を含んでおり帰線時間に同期
   して無効選択パルスの出力を禁止する事を特徴とする請
   求項１記載の表示装置。
5. 【請求項５】 タイミングジェネレータを含んでおり、
   該垂直走査回路に対してデューティ比切り換え可能に矩
   形クロック信号を供給してインターレース駆動とノンイ
   ンターレース駆動の選択を可能とした事を特徴とする請
   求項２記載の表示装置。