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JPH07249294A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPH07249294A
JPH07249294A JP4093594A JP4093594A JPH07249294A JP H07249294 A JPH07249294 A JP H07249294A JP 4093594 A JP4093594 A JP 4093594A JP 4093594 A JP4093594 A JP 4093594A JP H07249294 A JPH07249294 A JP H07249294A
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JP
Japan
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voltage
data
memory cell
control
circuit
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Application number
JP4093594A
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Inventor
Yasuo Ito
寧夫 伊藤
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to TW084102472A priority patent/TW280912B/zh
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Abstract

(57)【要約】 【目的】ＥＥＰＲＯＭにおける最適値を有するデータ書
き込み用および消去用の電圧をチップ内でほぼ自動的か
つ安定に発生でき、製造後におけるデータ書き込み用お
よび消去用の電圧の設定・検査などに要する時間の短縮
を図る。 【構成】メモリセルに対するデータの書き込みあるいは
消去を行った後にブリファイ読み出しを行う一連の制御
を、書き込みあるいは消去が正しく行われるまで必要に
応じて繰り返した場合の一連の制御の実行回数を表わす
検証回数データを保持する回路86と、この検証回数デー
タを予め設定された設定回数データと比較し、比較結果
に応じて制御データにより書き込み電圧あるいは消去電
圧用の昇圧回路の出力電圧を変化させると共にその制御
データを不揮発的に記憶する回路87、77、55、54、17と
を具備したことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリセルを含み、特に
データ書き込み用、消去用の高電圧を安定に発生する回
路を含む半導体集積回路装置に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの中で高集積化が可能なも
のとして、メモリセルを複数個直列接続したＮＡＮＤセ
ル型のＥＥＰＲＯＭが知られている。このＥＥＰＲＯＭ
において、一つのメモリセルは図１１に示すように、半
導体基板90にソース91とドレイン92を形成し、さらに基
板90上に絶縁膜を介して浮遊ゲート93と制御ゲート94を
積層したＭＯＳＦＥＴ構造を有する。そして、図１２に
示すように、複数個のメモリセル95が隣接するもの同士
でそのソース、ドレインを共用する形で直列接続されて
ＮＡＮＤセルを構成する。ＮＡＮＤセルの一端側ドレイ
ンは選択ゲート96を介してビット線ＢＬに接続され、他
端側ソースはやはり選択ゲート97を介して共通ソース線
Ｓに接続される。そして、このようなメモリセルが複数
個マトリクス状に配列されてＥＥＰＲＯＭが構成され、
各メモリセルの制御ゲートは行方向に連続的に配設され
てワード線ＷＬとなる。
【０００３】次に、このようなＮＡＮＤセル型のＥＥＰ
ＲＯＭにおける従来のデータの書き込み、消去、データ
の読み出しの動作について説明する。ＮＡＮＤセルに対
するデータの書き込みは、ビット線ＢＬから遠い方のメ
モリセルから順次行われる。ＮＡＮＤセルのメモリセル
が例えばｎチャネルの場合を説明すると、選択されたメ
モリセルの制御ゲートには昇圧された書き込み電圧ＶPP
（20Ｖ程度）が印加され、この選択されたメモリセルよ
りビット線側にある非選択メモリセルの制御ゲート及び
選択ゲートには中間電圧ＶM （10Ｖ程度）が印加され、
ビット線ＢＬにはデータに応じて０Ｖ（例えばデータ
“０”）または中間電圧ＶM （例えばデータ“１”）が
印加される。この時、ビット線ＢＬの電圧は非選択メモ
リセルを転送されて選択メモリセルのドレインまで伝わ
る。書き込みデータが“０”の時は、選択メモリセルの
浮遊ゲート93とドレイン92との間に高電界が加わり、こ
のドレイン92から選択メモリセルの浮遊ゲート93に電子
がトンネル注入され、選択メモリセルの閾値が正方向に
移動する。書き込みデータが“１”の時には選択メモリ
セルの閾値は変化しない。
【０００４】ＮＡＮＤセルに対するデータの消去は、Ｎ
ＡＮＤセル内の全てのメモリセルに対して同時に行われ
る。即ち、全てのメモリセルの制御ゲート94、全ての選
択ゲート96、97のゲートに０Ｖが印加され、図示しない
ｐ型ウェル及びｎ型基板に対し昇圧された消去電圧ＶE
（20Ｖ程度）が印加される。これにより全てのメモリセ
ルにおいて浮遊ゲート93の電子がｐ型ウェルに放出さ
れ、閾値が負方向に移動する。
【０００５】ＮＡＮＤセルに対するデータの読み出し
は、選択されたメモリセルの制御ゲート94に０Ｖの基準
電圧が印加され、それ以外のメモリセルの制御ゲート94
及び選択ゲート96、97のゲートには電源電圧Ｖcc（例え
ば 3.3Ｖ）が印加され、選択メモリセルで電流が流れる
か否かが図示しないセンスアンプにより検出されること
により行われる。
【０００６】ところで、ＮＡＮＤセル型のＥＥＰＲＯＭ
において、上記のような書き込み電圧ＶPP、中間電圧Ｖ
M 及び消去電圧ＶE はそれぞれ、電源電圧Ｖcc（ 3.3
Ｖ）を昇圧して高電圧を得る高電圧発生回路によって形
成される。この高電圧発生回路は、従来、図１３に示す
ように、多段縦続接続された偶数個のチャージポンプ回
路 101からなる昇圧回路 102と、この昇圧回路 102内の
最終段のチャージポンプ回路に接続された電圧制限回路
103とから構成されている。
【０００７】上記各チャージポンプ回路 101はそれぞ
れ、ソース、ドレイン間の一端及びゲートが 3.3Ｖの電
源電圧Ｖccに接続されたＭＯＳＦＥＴ 104と、このＭＯ
ＳＦＥＴ 104のソース、ドレイン間の他端にソース、ド
レイン間の一端及びゲートが接続されたＭＯＳＦＥＴ 1
05と、上記ＭＯＳＦＥＴ 104のソース、ドレイン間の他
端に一端が接続されたキャパシタ 106とから構成されて
おり、前段のＭＯＳＦＥＴ 105のソース、ドレイン間の
他端が次段のＭＯＳＦＥＴ105 のソース、ドレイン間の
一端に接続されることにより、複数個のチャージポンプ
回路 101が縦続接続されている。また、各チャージポン
プ回路 101内のキャパシタ 106の他端には、リングオシ
レータなどの発振回路で得られる図１４に示すような２
相のクロック信号φ１、φ２が交互に供給されている。
【０００８】上記電圧制限回路 103は、直列接続された
複数個（この例では２個）のツェナーダイオード 107で
構成されている。ここで、ツェナーダイオード１個当た
りのツェナーブレークダウン電圧ＶZ が例えば10Ｖであ
るとすれば、電圧制限回路103 の制限電圧は、図１８の
ようにツェナーダイオードが２個設けられている場合に
はＶPP及び消去電圧ＶE 用の20Ｖとなり、１個の場合に
は中間電圧ＶM 用の10Ｖになる。
【０００９】ところで、上記のようなＮＡＮＤセル型の
ＥＥＰＲＯＭにおいて、データの書き込みを行う場合
に、使用される書き込み電圧ＶPPが高い程、データの書
き込みに要する時間を短くすることができる。しかし、
従来ではこの電圧をむやみに高くすることができず、上
限があった。その理由は次の通りである。
【００１０】もし、データの書き込み時にＶPPを高くし
すぎ、ＮＡＮＤセルで直列接続された複数個のメモリセ
ルの途中のメモリセルの閾値が正方向に移動し過ぎる
と、データの読み出し時に、このメモリセルが非選択メ
モリセルであり、その制御ゲートに 3.3Ｖの電源電圧が
印加された時でもこの非選択メモリセルがオン状態には
ならず、選択メモリセルからのデータ読み出しが行えな
くなるという不都合が生じる。即ち、書き込み電圧ＶPP
を高くしすぎると、データの書き込み時にオーバーライ
トが生じる。
【００１１】このようなオーバーライトは外部の温度変
動によっても生じる。即ち、上記図１８のような構成の
高電圧発生回路において、ある温度の下では正規の書き
込み電圧である20Ｖが得られていても、外部の温度が変
動してツェナーダイオード107 のツェナーブレークダウ
ン電圧が上昇すると、ＶPPの値も上昇する。従って、書
き込み電圧ＶPPが20Ｖの時に例えば 100μ秒の書き込み
時間で正規の閾値の移動量が得られていたものが、ＶPP
が23Ｖに上昇することによって 100μ秒の書き込み時間
では閾値の移動量が大きくなってしまう。
【００１２】このようなオーバーライトの問題を解決す
るために、インテリジェントライト方式が開発された。
この方式は、書き込み電圧ＶPPを小刻みに上昇させてデ
ータの書き込みを複数回に分けて行うものであり、デー
タの書き込み及び書き込み後の読み出し動作を繰り返し
行うものである。そして読み出されたデータが書き込み
データと等しくなった時に書き込み動作を終了させる。
【００１３】一方、上記のようなＮＡＮＤセル型のＥＥ
ＰＲＯＭにおいて、書き込み電圧ＶPPや消去電圧ＶE を
最適値に設定することが困難であった。即ち、ＥＥＰＲ
ＯＭの製造時におけるメモリセルのトンネル酸化膜厚
や、浮遊ゲート・制御ゲート間の層間絶縁膜の加工のバ
ラツキ、あるいは、メモリセルトランジスタの加工バラ
ツキ等によって、書き込み・消去時におけるトンネル酸
化膜と層間絶縁膜との容量結合比が変動するので、書き
込み電圧ＶPPや消去電圧ＶE の最適値は製造ロット毎、
半導体ウェハ毎、さらには、半導体チップ毎に異なった
状態となる。このようなＶPPやＶE の最適値の設定が困
難になるという問題は、今後、メモリセルの微細化が進
むにつれてますます顕著になるものと予想される。
【００１４】なお、本願発明者らは、既に、ＶPPやＶE
の安定化を図るためにＶPPやＶE の温度依存性を抑制し
得る回路とか、ＥＥＰＲＯＭの製造後に外部からＶPPや
ＶEを調整し得る回路を提案したが、これらの提案は前
記したような問題を解決するには必ずしも十分ではな
い。
【００１５】
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたものであり、最適値を有するデータ書き
込み用および消去用の電圧をチップ内でほぼ自動的かつ
安定に発生でき、製造後におけるデータ書き込み用およ
び消去用の電圧の設定・検査などに要する時間の短縮を
図ることができ、必要に応じてデータ書き込み用および
消去用の電圧値を容易に変更し得る半導体集積回路装置
を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】第１の発明の半導体集積
回路装置は、電源電圧を昇圧する昇圧手段と、上記昇圧
手段の出力端に接続され、上記昇圧手段の出力電圧を任
意の値に設定する電圧設定手段と、浮遊ゲート及び制御
ゲートを有するＭＯＳＦＥＴからなり、上記電圧設定手
段により設定された電圧が用いられることによりデータ
の書き込みあるいは消去が行われるメモリセルと、上記
メモリセルに対するデータの書き込みあるいは消去を行
った後に上記メモリセルの記憶データの読み出しを行う
ことにより前記データの書き込みあるいは消去が正しく
行われているか否かを検証する一連の制御を行い、この
一連の制御を上記書き込みあるいは消去が正しく行われ
るまで必要に応じて繰り返し、上記一連の制御の実行回
数を表わす検証回数データを保持する検証制御手段と、
この検証制御手段で保持された検証回数データを予め設
定された所定の回数を表わす設定回数データと比較し、
比較結果に応じて前記電圧設定手段を制御することによ
り前記昇圧手段の出力電圧を変化させる電圧制御手段
と、この電圧制御手段により前記電圧設定手段を制御す
るための制御データを不揮発的に記憶する記憶手段とを
具備したことを特徴とする。
【００１７】第２の発明の半導体集積回路装置は、電源
電圧を昇圧する昇圧手段と、上記昇圧手段の出力端に一
端が接続され、上記昇圧手段の出力電圧を一定値に制限
する電圧制限手段と、上記電圧制限手段の他端に接続さ
れ、この電圧制限手段の他端の電圧を任意に設定する電
圧設定手段と、それぞれ浮遊ゲート及び制御ゲートを有
する複数のＭＯＳＦＥＴが直列接続されて構成されたＮ
ＡＮＤ型メモリセルと、上記メモリセルの各制御ゲート
に接続されたワード線と、上記上記昇圧手段の出力端に
接続され、この出力端に発生する電圧をアドレス入力に
応じて上記ワード線に選択的に供給制御するアドレスデ
コード手段とを具備したことを特徴とする。 第３の発
明の半導体集積回路装置は、電源電圧を昇圧し、所定の
中間電位を発生する中間電位発生手段と、上記中間電位
発生手段の出力電圧を制御データに基づいて任意の値に
設定する電圧設定手段と、この電圧設定手段に、装置外
部から与えられる制御データまたは装置内部に不揮発的
に記憶された制御データを選択的に供給する選択手段
と、浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴか
らなるメモリセルが行列状に配列されたメモリセルアレ
イと、このメモリセルアレイのメモリセルを選択制御す
るための複数のワード線と、上記メモリセルアレイのメ
モリセルとの間でデータの授受を行うための複数のビッ
ト線とを具備し、上記メモリセルアレイに対するデータ
の書き込み時あるいは読み出し時に所定のビット線ある
いはワード線に前記中間電位発生手段の出力電圧が供給
されることを特徴とする。
【００１８】
【作用】第１の発明の半導体集積回路装置によれば、メ
モリセルに対するデータの書き込みあるいは消去を行っ
た後に上記メモリセルの記憶データの読み出しを行うこ
とによりデータの書き込みあるいは消去が正しく行われ
ているか否かを検証する一連の制御を行い、この一連の
制御を書き込みあるいは消去が正しく行われるまで必要
に応じて繰り返し、一連の制御の実行回数（検証回数）
を保持する。
【００１９】そして、上記検証回数を所定の設定回数と
比較し、比較結果に応じて電圧設定手段を制御するため
の制御データを設定して上記昇圧手段の出力電圧（書き
込み電圧あるいは消去電圧）が最適値となるように自動
的に調整制御すると共に、この制御データを不揮発性記
憶手段に記憶しておく。この場合、検証回数が設定回数
より多いと、書き込みあるいは消去の能力を高くするた
めに前記昇圧手段の出力電圧が高くなるように制御し、
検証回数が設定回数より少ないと、書き込みあるいは消
去の能力を低くするために前記昇圧手段の出力電圧が低
くなるように制御することにより、昇圧手段の出力電圧
が最適値となるように自動的に調整することが可能とな
る。以後は、この記憶した制御データに基づいて書き込
み電圧あるいは消去電圧を自動的な最適値に設定するこ
とができるので、製造後における書き込み電圧あるいは
消去電圧の調整・検査などに要する時間の短縮を図るこ
とが可能となる。
【００２０】また、必要に応じて回数比較結果と制御デ
ータ設定値との対応関係を変更することにより、書き込
み電圧あるいは消去電圧の値を容易に変更することが可
能となる。
【００２１】第２の発明の半導体集積回路装置によれ
ば、第１の発明の半導体集積回路装置における昇圧手段
の出力電圧がＮＡＮＤ型メモリセルのワード線に供給さ
れることにより、ＮＡＮＤ型メモリセルにおけるデータ
の書き込みの際にワード線電圧の値の最適化が図られ
る。
【００２２】第３の発明の半導体集積回路装置によれ
ば、メモリセルアレイに対するデータの書き込み時に、
書き込みが行われないビット線および選択されないワー
ド線に供給される中間電位を最適値に設定することが可
能になる。または、上記メモリセルアレイに対するデー
タの読み出し時に、選択されないワード線に供給される
中間電位を最適値に設定することが可能になる。
【００２３】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明をＮＡＮＤセル型のＥＥＰ
ＲＯＭに実施したこの発明の第１の実施例の構成を示す
回路図である。
【００２４】図１において、メモリセルアレイ10は、図
１２を参照して前述したように、それぞれ浮遊ゲートと
制御ゲートを有するＮチャネルのＭＯＳＦＥＴからなる
メモリセル11が複数個直列に接続されてなるＮＡＮＤセ
ルと、このＮＡＮＤセルの両端側に直列に接続されたＮ
チャネルのＭＯＳＦＥＴからなる２個の選択ゲート12と
が、全体として行列状に配列されて形成されている。
【００２５】複数のワード線ＷＬは、同一行のメモリセ
ル11の各制御ゲートに共通に１本づつ接続され、各ＮＡ
ＮＤセルの一端側ドレインに接続された選択ゲート12は
ビット線ＢＬに、各ＮＡＮＤセルの他端側ソースに接続
された選択ゲート12は共通ソース線Ｓに接続されてい
る。
【００２６】アドレスデコード回路13は、入力アドレス
信号をデコードするデコーダ14と、このデコーダ14の出
力に従って上記ワード線ＷＬに所定の電圧を供給するワ
ード線ドライバ15とから構成されており、データの書き
込み時、消去時及びデータの読み出し時にそれぞれアド
レス信号に基づいて前記複数のワード線ＷＬを選択駆動
する。
【００２７】上記ワード線ドライバ15には、例えば 3.3
Ｖの電源電圧Ｖcc及び０Ｖの基準電圧のほかに、例えば
20Ｖの書き込み電圧ＶPP、例えば22Ｖの消去電圧ＶE 、
例えば10Ｖの中間電圧ＶM 、データの読み出し時に非選
択メモリセルの制御ゲートに印加するための低い中間電
位（例えば 4Ｖ）の読み出し電圧ＶREが供給される。ビ
ット線ドライバ16は、電源電圧Ｖcc及び中間電圧ＶM が
供給される。
【００２８】４個の高電圧発生回路17、17a 、18及び18
a は、それぞれ対応して前記書き込み電圧ＶPP、消去電
圧ＶE 、中間電圧ＶM 、読み出し電圧ＶREを発生するも
のであり、これらはほぼ同様に構成されている。
【００２９】ここで、上記４個の高電圧発生回路のうち
書き込み電圧ＶPP発生用の高電圧発生回路17を代表的に
説明する。この書き込み電圧ＶPP発生用の高電圧発生回
路17は、リングオシレータ19、昇圧回路20、電圧制限回
路21及び電圧設定回路22とから構成されている。
【００３０】上記昇圧回路20は、電源電圧Ｖccを昇圧し
て高電圧を得るものであり、例えば図１３を参照して前
述したようにチャージポンプ回路を用いて構成されてい
る。上記リングオシレータ19は、所定周期で発振し、上
記昇圧回路20で使用される２相のクロック信号φ１、φ
２（図１４参照）をそれぞれ発生する。
【００３１】上記昇圧回路20の出力端には電圧制限回路
21の一端が接続されており、昇圧回路20で得られた高電
圧は電圧制限回路21によって一定値に制限される。ま
た、電圧制限回路21の他端には電圧設定回路22が接続さ
れており、この電圧設定回路22によって電圧制限回路21
の他端の電圧が任意に設定される。これにより、書き込
み電圧ＶPPの値が自由に変えられるようになっている。
【００３２】図２は、図１中の書き込み電圧ＶPP発生用
の高電圧発生回路17内の電圧制限回路21及び電圧設定回
路22の詳細な構成を示す回路図である。電圧制限回路21
は、各カソードが上記昇圧回路20の出力端側に向いた状
態（逆方向の向き）で直列接続された３個のツェナーダ
イオード23で構成されている。なお、各ツェナーダイオ
ード23のツェナーブレークダウン電圧ＶZ は、その温度
特性がほとんど無い例えば５Ｖ近傍の値に設定されてい
る。このＶZ の値は、望ましくは４ないし７Ｖの範囲の
値に設定される。従って、この電圧制限回路21における
ツェナーブレークダウン電圧は15Ｖ程度である。
【００３３】電圧設定回路22は、電圧発生回路24、電圧
比較回路25、参照用電圧発生回路26及び電圧降下用のＮ
チャネルのＭＯＳＦＥＴ27とから構成されている。上記
電圧発生回路24は、上記電圧制限回路21の他端と０Ｖの
基準電圧との間に直列接続された９個の電圧分割用の抵
抗Ｒ９〜Ｒ１と、これら各抵抗の直列接続点にそれぞれ
の一端が接続され、他端が共通接続された８個のＣＭＯ
Ｓトランスファゲート28とから構成されている。上記８
個のＣＭＯＳトランスファゲート28のＮチャネル側及び
Ｐチャネル側のゲートには、それぞれ対応して相補な一
対の制御信号ＳＷ０，／ＳＷ０（ただし、／は反転を意
味する）〜ＳＷ７，／ＳＷ７が供給される。
【００３４】即ち、上記電圧設定回路22では、上記電圧
制限回路21の他端の電圧ＶＡと基準電圧との間の電位差
が９個の抵抗Ｒ９〜Ｒ１によって８通りに分割され、制
御信号ＳＷ０，／ＳＷ０〜ＳＷ７，／ＳＷ７に応じてい
ずれか一つのトランスファゲート28が導通制御されるこ
とにより、分割された８通りの電圧のいずれか一つが選
択される。
【００３５】上記電圧比較回路25は、ＰチャネルのＭＯ
ＳＦＥＴ29，30及びＮチャネルのＭＯＳＦＥＴ31，32，
33からなる差動型の演算増幅回路であり、上記電圧発生
回路24で選択された電圧ＶB が一方の駆動用ＭＯＳＦＥ
ＴであるＮチャネルのＭＯＳＦＥＴ31のゲートに供給さ
れる。そして、他方の駆動用ＭＯＳＦＥＴであるＮチャ
ネルのＭＯＳＦＥＴ32のゲートには参照用電圧発生回路
26で発生される後述する参照用電圧ＶR が供給され、こ
の電圧比較回路25で両電圧ＶB 、ＶR が比較される。
【００３６】なお、上記電圧比較回路25内のＮチャネル
のＭＯＳＦＥＴ33のゲートには制御信号ＶONが供給さ
れ、この信号ＶONが“１”レベル（ 3.3Ｖ）にされてＭ
ＯＳＦＥＴ33が導通した時に、電圧比較回路25の比較動
作が行われる。また、この信号ＶONの論理レベルは、こ
のＥＥＰＲＯＭにおけるデータの書き込み／読み出し制
御信号Ｒ／Ｗに基づいて設定される。
【００３７】上記参照用電圧発生回路26は、前記中間電
圧ＶM 発生用の高電圧発生回路18から供給される中間電
圧ＶM が直列接続された２個のツェナーダイオード34，
35によって２分割され、さらにこの２分割された電圧が
直列接続された２個の抵抗36，37によりその抵抗比に応
じて分割されることにより、前記参照用電圧ＶR を安定
に発生する。
【００３８】上記電圧降下用のＭＯＳＦＥＴ27のドレイ
ンは上記電圧制限回路21の他端に接続され、ソースは基
準電圧に接続され、そのゲートには上記電圧比較回路25
の出力電圧が供給される。即ち、このＭＯＳＦＥＴ27は
電圧比較回路25の出力に応じてゲート制御されることに
より、そのドレイン・ソース間の導通抵抗が変化し、そ
の導通抵抗に応じてドレイン・ソース間の降下電圧の値
が変わり、この結果、上記電圧制限回路21の他端の電圧
ＶA が設定される。
【００３９】なお、上記電圧制限回路21の他端と電圧比
較回路25内のＭＯＳＦＥＴ31のゲートとの間には、発振
防止用のキャパシタ38が接続されている。次に、図１、
図２の回路における書き込み電圧ＶPP発生用の高電圧発
生回路17の動作を説明する。
【００４０】電源が投入された後に、リングオシレータ
19が発振動作を開始し、前記クロック信号φ１、φ２が
昇圧回路20に供給されることによって電源電圧Ｖccの昇
圧が始まる。そして、昇圧回路20の出力電圧が十分に高
くなった時、電圧制限回路21により、昇圧回路20の出力
電圧が、１個のツェナーダイオードのツェナーブレーク
ダウン電圧の３倍の電圧、即ち、５Ｖ×３＝15Ｖと、こ
の電圧制限回路21の他端の電圧であるＶA との和の電圧
である（15Ｖ＋ＶA ）に制限される。
【００４１】いま仮に、制御信号ＳＷ３，／ＳＷ３がそ
れぞれ“１”レベル（ 3.3Ｖ）、“０”レベル（０Ｖ）
にされているとすると、図２中の電圧発生回路24内では
この制御信号ＳＷ３，／ＳＷ３がゲートに入力されてい
る１個のＣＭＯＳトランスファゲート28が導通する。こ
の時、他のＣＭＯＳトランスファゲートは全て非導通に
なっている。この時、電圧発生回路24の出力電圧ＶB は
次式で与えられる。
【００４２】VB＝｛（R1＋R2＋R3＋R4＋R5）／（R1＋R2
＋…＋R8＋R9）｝・VA …（１） また、演算増幅回路の一般的な作用により、電圧比較回
路25の両入力電圧ＶB、ＶR は等しくなるので、R1＋R2
＋R3＋R4＋R5＝RA、R6＋R7＋R8＋R9＝RBとすると、ＶA
は次式で与えられる。
【００４３】VA＝（１＋RB／RA）・VR …（２） 上記（２）式によれば、（ＲB ／ＲA ）の値を変えるこ
とによりＶA の電圧を変えることができ、これによりＶ
PPの値を自由に変えることができる。また、（ＲB ／Ｒ
A ）の値は、電圧発生回路24内の８個のＣＭＯＳトラン
スファゲート28のどれを導通させるかによって決まり、
これらＣＭＯＳトランスファゲート28の導通制御は制御
信号ＳＷ０，／ＳＷ０〜ＳＷ７，／ＳＷ７の論理レベル
の設定に応じてなされる。
【００４４】いま、参照用電圧ＶR が例えば 2.5Ｖに設
定されており、（ＲB ／ＲA ）の値が１に設定されてい
るとすれば、ＶA の値は上記（２）式より５Ｖになり、
従ってこの場合にはＶPP＝（15Ｖ＋ＶA ）＝（15Ｖ＋５
Ｖ）＝20Ｖになる。
【００４５】上記電圧制限回路21における制限電圧は、
温度特性がほとんど無い３個のツェナーダイオード23で
決定されるため、この電圧制限回路21におけるツェナー
ブレークダウン電圧である15Ｖは温度変動に対してほと
んど変化しない。また、電圧制限回路21の他端の電圧も
温度特性がほとんど無い参照用電圧ＶR に基づいて生成
されるので、これも温度変動に対してほとんど変化しな
い。従って、ＶPPの値は温度変動に対する変化が少な
く、かつある範囲内で自由にその値を変えることができ
る。
【００４６】図３は、図１中の消去電圧ＶE 発生用の高
電圧発生回路17a 内の電圧制限回路21及び電圧設定回路
22の詳細な構成を示す回路図である。この回路は、図２
を参照して前述した回路と比べて、ＶE がＶPPと異なれ
ば、電圧分割用の抵抗Ｒ９〜Ｒ１及び参照電圧ＶR 発生
用の抵抗36、37の値が異なる。そして、電圧制限回路21
により、昇圧回路20の出力電圧（消去電圧ＶE ）が、１
個のツェナーダイオード23のツェナーブレークダウン電
圧の３倍の電圧、即ち、５Ｖ×３＝15Ｖと、この電圧制
限回路21の他端の電圧であるＶA （例えば７Ｖに設定さ
れる）との和の電圧である２２Ｖに制限される。
【００４７】なお、消去電圧ＶE の値は、制御信号ＳＥ
０，／ＳＥ０〜ＳＥ７，／ＳＥ７の論理レベルの設定に
応じて電圧発生回路24内の８個のＣＭＯＳトランスファ
ゲート28のどれを導通させるかによって自由に変えるこ
とができる。
【００４８】図４は、図１中の中間電圧ＶM 発生用の高
電圧発生回路18内の電圧制限回路21及び電圧設定回路22
の詳細な構成を示す回路図である。この回路は、図２を
参照して前述した回路と比べて、電圧分割用の抵抗Ｒ９
〜Ｒ１及び参照電圧ＶR 発生用の抵抗36、37の値と、電
圧制限回路21が１個のツェナーダイオード23からなる点
が異なる。そして、昇圧回路20の出力電圧（中間電圧Ｖ
M ）が、電圧制限回路21の１個のツェナーダイオード23
のツェナーブレークダウン電圧５Ｖと、この電圧制限回
路21の他端の電圧であるＶA （例えば５Ｖに設定され
る）との和の電圧である１０Ｖに制限される。
【００４９】なお、中間電圧ＶM の値は、制御信号ＳＭ
０，／ＳＭ０〜ＳＭ７，／ＳＭ７の論理レベルの設定に
応じて電圧発生回路24内の８個のＣＭＯＳトランスファ
ゲート28のどれを導通させるかによって自由に変えるこ
とができる。
【００５０】図５は、図１中の読み出し電圧ＶRE発生用
の高電圧発生回路18a 内の電圧制限回路21及び電圧設定
回路22の詳細な構成を示す回路図である。この回路は、
図２を参照して前述した回路と比べて、電圧分割用の抵
抗Ｒ９〜Ｒ１及び参照電圧ＶR 発生用の抵抗36、37の値
が異なり、さらに、電圧制限回路21が省略され、昇圧回
路20の出力端側に直接に電圧降下用のＭＯＳＦＥＴ27の
ドレインが接続されている点が異なる。そして、ＶA が
例えば４Ｖに設定されることにより、昇圧回路20の出力
電圧（読み出し電圧ＶRE）が４Ｖに設定される。
【００５１】なお、読み出し電圧ＶREの値は、制御信号
ＳＲ０，／ＳＲ０〜ＳＲ７，／ＳＲ７の論理レベルの設
定に応じて電圧発生回路24内の８個のＣＭＯＳトランス
ファゲート28のどれを導通させるかによって自由に変え
ることができる。
【００５２】なお、図１中の４個の高電圧発生回路17、
17a 、18及び18a に対してリングオシレータ19を１個の
み設け、クロック信号φ１、φ２を４個の高電圧発生回
路17、17a 、18及び18a で共通に使用するようにしても
良い。なお、上記実施例回路では参照電圧ＶR はＶPP、
ＶE 、ＶRE発生のためにそれぞれ別個に設ける構成とし
ているが、参照用電圧発生回路26は１個のみ設け、ＶP
P、ＶE 、ＶREで共用するようにしてもよい。また、図
２乃至図５中の８個のＣＭＯＳトランスファゲート28に
代えて、ＮＭＯＳトランジスタ単独あるいはＰＭＯＳト
ランジスタ単独からなるトランスファゲートを用いても
よい。但し、この場合、ＮＭＯＳトランジスタあるいは
ＰＭＯＳトランジスタの閾値電圧による転送電圧降下を
防止するために、そのゲートには電源電圧Ｖccとは異な
る電圧を加える必要がある。
【００５３】次に、図１のＥＥＰＲＯＭにおけるデータ
の書き込み、消去、読み出しの基本動作を説明する。デ
ータの書き込み、消去、データの読み出しに際して、ワ
ード線ドライバ15及びビット線ドライバ16は、ワード線
ＷＬ及びビット線ＢＬに対して所要の電圧をそれぞれ選
択的に供給する。
【００５４】即ち、ＮＡＮＤセルに対するデータの書き
込みは、図１２を参照して前述したように、ビット線か
ら遠い方のメモリセルから順次行われる。選択されたメ
モリセルの制御ゲートには書き込み電圧ＶPPが印加さ
れ、これよりビット線側にある非選択メモリセルの制御
ゲート及び選択ゲートには中間電圧ＶM が印加され、ビ
ット線にはデータに応じて０Ｖまたは中間電圧ＶM が印
加される。この時、ビット線の電圧は非選択メモリセル
を転送されて選択メモリセルのドレインまで伝わり、書
き込みデータが“０”の時は、選択メモリセルの浮遊ゲ
ートとドレインとの間に高電界が加わり、ドレインから
浮遊ゲートに電子がトンネル注入され、閾値が正方向に
移動する。また、書き込みデータが“１”の時には、閾
値は変化しない。
【００５５】ＮＡＮＤセルに対するデータの消去は、Ｎ
ＡＮＤセル内の全てのメモリセルに対して同時に行われ
る。即ち、全ての制御ゲート、選択ゲートのゲートに０
Ｖが印加され、図示しないｐ型ウェル及びｎ型基板に対
し昇圧された消去電圧ＶE が印加される。これにより全
てのメモリセルにおいて浮遊ゲートの電子がｐ型ウェル
に放出され、閾値が負方向に移動する。
【００５６】ＮＡＮＤセルに対するデータの読み出し
は、選択されたメモリセルの制御ゲートに０Ｖの基準電
圧が印加され、それ以外のメモリセル（非選択メモリセ
ル）の制御ゲートには読み出し電圧ＶREが印加され、選
択ゲートには電源電圧Ｖcc（例えば 3.3Ｖ）が印加さ
れ、選択メモリセルで電流が流れるか否かが図示しない
センスアンプにより検出されることにより行われる。
【００５７】なお、従来のＥＥＰＲＯＭにおけるデータ
の読み出し時には、非選択メモリセルの制御ゲートに印
加される電圧は電源電圧Ｖccが直接に用いられていた。
この非選択メモリセルの制御ゲートの印加電圧は、書き
込み後のメモリセルの閾値を越える電圧でなければなら
ない。
【００５８】メモリセルの閾値の分布が０．５〜３Ｖ程
度の場合、Ｖcc＝５Ｖであれば、上記条件を満たすの
で、非選択メモリセルはトランスファゲートとしての機
能を果たす。
【００５９】しかし、Ｖccが低電圧化され、Ｖcc＝３．
３Ｖになれば、メモリセルの閾値の上限に対してマージ
ンが少なくなる。マージンが少なくなると、読み出し電
流が低減し、ランダムアクセスタイムが遅くなり、仕様
を満足しなくなるだけでなく、閾値の上限値がＶccを越
えることになると完全に不良になる。
【００６０】そこで、非選択メモリセルの制御ゲートに
印加される電圧を、Ｖccを越える値に設定する必要があ
る。この設定値は、上限があり、あまり高くし過ぎる
と、長期（例えば５〜１０年）のうちにメモリセル内の
閾値を徐々に上昇させるように働き、誤動作を起こさせ
る原因（リード・リテンション；Read Retentionの劣
化）となる。
【００６１】従って、読み出し電圧ＶREには最適値が存
在し、本例では、Ｖcc＝３．３Ｖの場合にＶRE＝４Ｖに
設定されている。図６は、前記制御信号ＳＷ０〜ＳＷ
７，ＳＥ０〜ＳＥ７，ＳＭ０〜ＳＭ７，ＳＲ０〜ＳＲ７
の発生回路の一例を示している。
【００６２】図６において、50は本実施例のＥＥＰＲＯ
Ｍの動作を制御するための８ビットの制御信号が与えら
れる外部端子である。これら外部端子50に与えられる制
御信号は８ビットのレジスタ51に供給され、記憶され
る。このレジスタ51に記憶された信号はコマンドデコー
ダ52でデコードされ、制御回路53に供給される。この制
御回路53は、ＥＥＰＲＯＭの通常動作およびテスト動作
を制御する。
【００６３】４個のデコーダ54は、対応して設けられて
いる４個の選択回路56を介して供給される例えば３ビッ
トのデータ信号をデコードしてそれぞれ対応して８つの
制御信号ＳＷ０〜ＳＷ７、ＳＥ０〜ＳＥ７，ＳＭ０〜Ｓ
Ｍ７，ＳＲ０〜ＳＲ７を発生するものである。これら各
信号の反転信号は図示しないインバータを用いて形成す
ることができる。
【００６４】上記４個の選択回路56は、制御回路53によ
り制御され、対応して設けられている４個の記憶回路55
側からの３ビットのデータ信号、あるいは、前記レジス
タ51に記憶されている例えば第６ビット目乃至第８ビッ
ト目からなる３ビットのデータ信号を選択して対応する
デコーダ54に供給する。
【００６５】上記４個の記憶回路55は、それぞれ対応し
て書き込み電圧ＶPP、消去電圧ＶE、中間電圧ＶM 、読
み出し電圧ＶREを設定するための３ビットの制御データ
を記憶するためのものであり、それぞれ複数個の不揮発
性素子が用いられて構成されている。
【００６６】４個の書き込み回路77は、前記制御回路53
により個別に動作が制御され、制御データの書き込み時
には、それぞれ対応する上記４個の記憶回路55に対して
制御データ（書き込みデータ）に応じて書き込み用の高
電圧を供給する。上記制御データは、制御データ供給回
路78あるいは前記レジスタ51から供給される。
【００６７】即ち、上記各記憶回路55において、71、7
2、73はそれぞれ前記メモリセル11と同様に浮遊ゲート
と制御ゲートを有するＮチャネルのＭＯＳＦＥＴであ
り、これら各ＭＯＳＦＥＴ71、72、73のソースは０Ｖの
基準電圧に接続され、ドレインはそれぞれ対応して負荷
抵抗74、75、76を介して電源電圧Ｖccに接続されてい
る。
【００６８】また、上記ＭＯＳＦＥＴ71、72、73の制御
ゲートとドレインは前記４個の書き込み回路77のうちの
対応する１つに接続されており、制御データの書き込み
時に書き込み回路77から出力される書き込み用の高電圧
がこれらＭＯＳＦＥＴ71、72、73の制御ゲート及びドレ
インに供給される。また、上記ＭＯＳＦＥＴ71、72、73
のドレインの信号が４個の選択回路56のうちの対応する
１つに供給される。
【００６９】次に、本実施例のＥＥＰＲＯＭのテストモ
ード時に、書き込み電圧ＶPP、消去電圧ＶE の最適値を
表わすデータを設定して記憶するための制御回路の一例
およびその制御動作の一例について、代表的に、書き込
み電圧ＶPPを設定する場合を例に説明する。
【００７０】図７は、書き込み電圧ＶPPの最適値を表わ
すデータを設定して記憶するための制御回路の一例を示
している。図７において、80は書き込み電圧ＶPPを変化
させ得る書き込み電圧ＶPP可変回路であり、図１中に示
した書き込み電圧ＶPP発生用の高電圧発生回路17と、図
６中に示した制御信号ＳＷ０〜ＳＷ７発生用のデコーダ
54およびそれに対応する記憶回路55、書き込み回路77な
どを含む。81は書き込み時間を規定するための例えば１
０μｓの書き込みパルスを発生する書き込みパルス発生
回路である。
【００７１】10は図１中に示したＮＡＮＤ型セルのメモ
リセルアレイ、82は上記メモリセルアレイ10の各カラム
に対応して設けられたビット線電位センス増幅用のセン
スアンプ、83は上記各センスアンプ82に対応して接続さ
れ、カラム選択信号によりスイッチ制御されるカラムス
イッチ、84は上記各カラムスイッチ83の一端側に共通に
接続された入出力データ線である。さらに、上記各セン
スアンプ82のセンス出力が一括され、上記メモリセルア
レイ10の各カラムのメモリセルからの読み出しデータが
データ比較回路85に入力するように接続されている。こ
のデータ比較回路85は、データの書き込みに際して上記
入出力データ線84に与えられる書き込みデータも入力す
るように接続されており、２つの入力データを比較して
一致するか否かを判定し、一致する場合に出力信号CYES
を活性化させ、一致しない場合には出力信号CNO を活性
化させ、再書き込みを行わせる。
【００７２】86は上記データ比較回路85の出力信号CNO
の発生回数（換言すれば、書き込みパルスの発生回数）
を計数する書き込み回数カウンタ回路である。87は上記
カウンタ回路86の出力値（計数値）ｎに対応して適切な
書き込み電圧ＶPP設定用の制御データを出力するように
構成され、制御データ出力を前記書き込み回路77に書き
込みデータとして供給するデータテーブルである。
【００７３】図８は、図７の制御回路による書き込み電
圧設定のための制御動作の流れの一例を示すフローチャ
ートである。まず、この制御動作の概要を述べる。ＥＥ
ＰＲＯＭをテストモードに設定し、メモリセルに対する
データの書き込みを行った後に上記メモリセルの記憶デ
ータの読み出しを行うことによりデータの書き込みが正
しく行われているか否かを検証する一連の制御を行い、
この一連の制御を上記書き込みが正しく行われるまで必
要に応じて繰り返す。
【００７４】そして、上記一連の制御の実行回数を表わ
す検証回数データを保持し、この検証回数データを予め
設定された所定の回数を表わす設定回数データと比較
し、比較結果に応じて、書き込み電圧ＶPP発生用の高電
圧発生回路17中の昇圧回路20の出力側の電圧設定回路22
を制御するための制御データを設定して上記昇圧回路20
の出力電圧が最適値となるように制御すると共に、この
制御データを不揮発性記憶回路55に記憶しておく。これ
により、記憶した制御データを用いて、ＥＥＰＲＯＭの
通常動作時における書き込み電圧ＶPPを最適値に設定す
ることが可能になる。
【００７５】なお、上記昇圧回路20の出力電圧を変化さ
せる場合、検証回数が設定回数より多いと、書き込み能
力を高くするために前記昇圧回路20の出力電圧が高くな
るように制御し、検証回数が設定回数より少ないと、書
き込み消去の能力を低くするために前記昇圧回路20の出
力電圧が低くなるように制御することにより、昇圧回路
20の出力電圧が最適値となるように自動的に調整するこ
とが可能となる。
【００７６】これにより、製造後におけるデータ書き込
み電圧の調整・検査などに要する時間の短縮を図ること
が可能となる。また、必要に応じて前記回数比較結果と
制御データ出力との対応関係を変更することにより、デ
ータ書き込み電圧値を容易に変更することが可能とな
る。
【００７７】次に、上記した書き込み電圧設定のための
制御動作を詳細に説明する。ステップＳ１では、外部か
ら入力する制御データをレジスタ51に記憶させる。ステ
ップＳ２では、上記レジスタ51に記憶されたデータに基
づいて、昇圧回路20から例えば１８Ｖの初期電圧Ｖppw
を発生させ、書き込みパルス発生回路81から１０μｓの
書き込みパルスを発生させ、この書き込みパルスと前記
初期電圧Ｖppw を用いてメモリセルアレイ10のメモリセ
ルに１回目のデータの書き込みを行う。この場合、書き
込みデータのパターンの設定は、通常のＥＥＰＲＯＭと
同様に行い、例えば一括書き込みパターンを設定する。
【００７８】この書き込みの終了後、ベリファイのため
にメモリセルからデータを読み出し、書き込む前のデー
タと比較する。比較出力信号CNO が活性化した場合（メ
モリセルの中に未書き込みのものが存在する場合）に
は、再び前記したような１０μｓの書き込みパルスと初
期電圧Ｖppw を用いてメモリセルアレイのメモリセルに
２回目のデータの書き込み（上書き）を行う。
【００７９】このような書き込み、読み出し、比較の一
連の動作を、全てのメモリセルが正常に書き込まれるま
で必要に応じて繰り返す。そして、全てのメモリセルが
正常に書き込まれていれば、比較出力信号CYESが活性化
し、ステップＳ３に移る。
【００８０】ステップＳ３では、前記比較出力信号CYES
を受けて、前記ステップＳ２で比較出力信号CYESが活性
化するまでに要した書き込み時間が仕様内であるか（実
際には、マージンを考慮して書き込み時間の仕様よりも
短い時間内であるか）否かのチェックを開始する。
【００８１】この場合、書き込み回数が所定回数ｋ以下
であるか否かによってチェックするものとし、書き込み
時間の仕様として、最大書き込み時間が例えば５０μｓ
であるとすると、前記ステップＳ２における書き込みパ
ルスの発生回数ｎを計数し、計数値ｎが４以下であるか
否かをチェックする。
【００８２】計数値ｎが４以下である場合（書き込み時
間の仕様を満たしている場合）には、この時のレジスタ
51に記憶されている制御データを書き込み電圧記憶用の
記憶回路55に書き込み、この段階で書き込み電圧の設定
に関する制御を終了する。
【００８３】これに対して、計数値ｎが４を越えた場合
（書き込み時間の仕様を満たしていない場合）には、計
数値ｎをデータテーブル87に入力し、ステップＳ４に移
る。ステップＳ４では、前記データテーブル87から計数
値入力に対応して出力する書き込み電圧ＶPP設定用の制
御データを書き込み電圧記憶用の記憶回路55に書き込
み、この制御データに基づいて書き込み電圧ＶPP可変回
路内のデコーダ54が書き込み電圧ＶPPを所定量ΔＶPP
（例えば０．５Ｖ）だけ上昇させるように制御信号ＳＷ
０〜ＳＷ７を自動的に変化させた後、前記ステップＳ２
における書き込みパルス発生動作に戻る。
【００８４】ここで、上記データテーブル87における入
力（書き込み回数の計数値ｎ）と制御データ出力（書き
込み電圧ＶPP設定値）との関係の一例を、図９中にｏ印
で示している。
【００８５】このデータテーブル87において、計数値ｎ
が前記書き込み回数の設定値（本例では４）に等しい場
合には、前記書き込み電圧ＶPPの初期値ＶPPW を設定す
る制御データが出力するように作成されている。
【００８６】また、計数値ｎが上記設定値より大きい場
合には、書き込み電圧ＶPPを初期値ＶPPW よりも大きく
設定する制御データが出力する。例えば計数値が５また
は６の場合にはＶPP＝ＶPPW ＋ΔＶPP＝１８．５Ｖ、計
数値が７または８の場合にはＶPP＝ＶPPW ＋２ΔＶPP＝
１９Ｖ、計数値が９以上の場合にはＶPP＝ＶPPW ＋３Δ
ＶPP＝１９．５Ｖとなるような制御データが出力するよ
うに作成されている。
【００８７】前記したようにステップＳ２１における書
き込みパルス発生動作に戻った場合には、ステップＳ２
の計数値が４以下になるまで、ステップＳ４を繰り返し
実行する。この結果、ステップＳ２の計数値が４以下に
なった場合の記憶回路55の記憶データは、書き込み電圧
ＶPPを適正値に設定するデータとなっているので、この
段階で書き込み電圧の設定に関する制御を終了する。
【００８８】なお、上記実施例では、書き込み回数の計
数値ｎをその許容上限値と比較し、必要に応じて書き込
み電圧ＶPPをΔＶPPだけ上昇させたが、書き込み回数の
許容上限値と許容下限値を設定する場合には、書き込み
回数の計数値ｎをその許容範囲と比較し、必要に応じて
書き込み電圧ＶPPをΔＶPPだけ上昇させたり下降させる
ように制御すればよい。
【００８９】この場合には、例えば図９に示したような
前記データテーブルを用い、書き込み回数の計数値が許
容上限値より大きい場合には、書き込み電圧ＶPPを初期
値ＶPPW よりも大きく設定する制御データを出力させ、
計数値が許容下限値より小さい場合には、書き込み電圧
ＶPPを初期値ＶPPW よりも小さく設定する制御データを
出力させる。例えば計数値が１〜３の場合にはＶPP＝Ｖ
PPW −ΔＶPP＝１７．５Ｖとなるような制御データを出
力させる。
【００９０】また、書き込み電圧ＶPPの許容上限値の設
定を優先させるために書き込み回数の下限値を規定する
場合には、書き込み回数の計数値をその下限値と比較
し、計数値が下限値より小さい時には書き込み電圧ＶPP
をΔＶPPだけ下降させるように制御すればよい。
【００９１】この場合には、例えば図１０に示すような
書き込み回数の計数値ｎ入力と制御データ出力に対応す
る書き込み電圧ＶPP設定値との関係を有するデータテー
ブルを用意しておき、これを使用する。
【００９２】このデータテーブルは、計数値ｎが前記書
き込み回数の下限の設定値（本例では４）に等しい場合
には前記書き込み電圧ＶPPの初期値ＶPPW を設定する制
御データが出力する。また、計数値ｎが上記設定値より
小さい場合には、書き込み電圧ＶPPを初期値ＶPPW より
もΔＶPPステップで小さく設定する制御データが出力す
る。例えば計数値が１〜３の場合にはＶPP＝ＶPPW −Δ
ＶPPとなるような制御データが出力する。なお、計数値
ｎが上記設定値より大きい場合には、書き込み電圧ＶPP
を初期値ＶPPW よりもΔＶPPステップで大きく設定する
制御データが出力する。例えば計数値が５〜９の場合に
はＶPP＝ＶPPW ＋ΔＶPPとなるような制御データが出力
する。
【００９３】また、ＥＥＰＲＯＭにおいて、データの消
去に際して、データの消去動作を複数回に分けて行うも
のとし、消去後にデータの読み出しを行い、読み出され
たデータが消去データと等しくなるまでデータの消去及
び消去後の読み出し動作を必要に応じて繰り返し、読み
出されたデータが消去データと等しくなった時に消去動
作を終了させるように制御する場合には、上記した書き
込み電圧ＶPPの制御系に準じて消去電圧ＶE の制御系を
構成し、上記したような書き込み電圧ＶPPを最適値に設
定する制御に準じて消去電圧ＶE 制御することにより、
消去電圧ＶE も最適値に設定することが可能である。
【００９４】この場合、消去パルス発生回路、消去回数
カウンタ回路、消去回数の計数値入力と消去電圧ＶE 設
定用制御データ出力との関係を有するデータテーブルな
どを用意しておき、これらを使用する。
【００９５】なお、前記したようなデータテーブルの内
容（書き込み回数の計数値入力と書き込み電圧ＶPP設定
用制御データ出力との関係、消去回数の計数値ｎ入力と
消去電圧ＶE 設定用制御データ出力との関係）は、メモ
リセルのトンネル酸化膜厚、浮遊ゲート・制御ゲート間
の膜厚やメモリセル構造によって変化するので、最適な
関係を予め決定しておく。また、このデータテーブル
は、ＲＯＭや不揮発性メモリを用いて構成することによ
り、メモリセルの書き込み特性、消去特性や仕様を変更
した場合にもデータテーブルの内容を容易に変更するこ
とが可能である。
【００９６】また、上記実施例で述べた制御動作は、全
てＥＥＰＲＯＭのチップ内部で自動的に行わせている
が、制御回路をチップ内に搭載しきれない場合には、必
要に応じて一部の回路を省略してチップ外部から制御す
るように変更してもよい。
【００９７】また、上記したような制御回路の制御機能
の一部は、ＥＥＰＲＯＭのチップ上にマイコンを搭載す
る（あるいは、マイコンが搭載されている場合には、こ
れを利用する）ことにより、ソフトウェア的に処理させ
ることも可能である。
【００９８】次に、本実施例のＥＥＰＲＯＭのテストモ
ード時に、中間電位ＶM 、読み出し電位ＶREの最適値を
表わすデータを設定するための制御御動作の一例につい
て、代表的に、読み出し電位ＶREを設定する場合を例に
とり、図６を参照しながら説明する。
【００９９】記憶回路55に不揮発的に記憶されている読
み出し電位ＶRE設定用の制御データ（初期値）に基づい
て発生する制御信号ＳＲ０〜ＳＲ７により設定される読
み出し電位ＶREを変更する必要が生じた場合、外部から
所望の制御データを入力し、この制御データを前記選択
ゲート56により選択させて前記デコーダ54に供給するよ
うに制御することにより、読み出し電位ＶREを変化させ
ることができる。そして、データの読み出し動作および
必要に応じて上記した制御データ入力を変化させる制御
を、読み出し電位ＶREの最適値が見つかるまで繰り返
す。この後、読み出し電位ＶREの最適値に対応する制御
データ（修正データ）を前記記憶回路55に記憶させる。
【０１００】このような制御を行うことにより、ＥＥＰ
ＲＯＭの製造後においても、読み出し電位ＶREを容易に
変更することが可能になる。なお、上記実施例では電源
電圧Ｖccが 3.3Ｖの場合を説明したが、その他の電源電
圧（例えば５Ｖ等）を使用する場合にも本発明を適用す
ることができる。
【０１０１】
【発明の効果】以上説明したように本発明の半導体集積
回路装置によれば、最適値を有するデータ書き込み用お
よび消去用の電圧をチップ内でほぼ自動的かつ安定に発
生でき、製造後におけるデータ書き込み用および消去用
の電圧の設定・検査などに要する工数・時間を短縮し、
製造コストの低減を図ることができる。また、必要に応
じてデータ書き込み用および消去用の電圧値を仕様内に
容易に変更でき、歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＮＡＮＤセル型の
ＥＥＰＲＯＭの一部を示す回路図。
【図２】図１中の書き込み電圧発生用の高電圧発生回路
の一例を示す回路図。
【図３】図１中の消去電圧発生用の高電圧発生回路の一
例を示す回路図。
【図４】図１中の中間電圧発生用の高電圧発生回路の一
例を示す回路図。
【図５】図１中の読みだし電圧発生用の高電圧発生回路
の一例を示す回路図。
【図６】図１中の各高電圧発生回路を制御するための制
御信号ＳＷ０〜ＳＷ７，ＳＥ０〜ＳＥ７，ＳＭ０〜ＳＭ
７，ＳＲ０〜ＳＲ７の発生回路の一例を示す回路図。
【図７】図２の書き込み電圧発生用の高電圧発生回路で
発生する書き込み電圧の最適値を表わす制御データを設
定・記憶するための制御回路の一例を示すブロック図。
【図８】図７の制御回路による書き込み電圧設定のため
の制御動作の流れの一例を示すフローチャートの図。
【図９】図７中のデータテーブルにおける入力（書き込
み回数の計数値ｎ）と制御データ出力（書き込み電圧Ｖ
PP設定値）との関係の一例を示す図。
【図１０】図７中のデータテーブルにおける入力（書き
込み回数の計数値ｎ）と制御データ出力（書き込み電圧
ＶPP設定値）との関係の他の例を示す図。
【図１１】ＮＡＮＤセル型のＥＥＰＲＯＭの一つのメモ
リセルを示す断面図。
【図１２】図１１のメモリセルを用いたＮＡＮＤセルの
回路図。
【図１３】従来の高電圧発生回路の回路図。
【図１４】図１３の高電圧発生回路で使用される２相の
クロック信号の波形図。
【符号の説明】
10…メモリセルアレイ、11…メモリセル、12…選択ゲー
ト、13…アドレスデコード回路、14…デコーダ、15…ワ
ード線ドライバ、16…ビット線ドライバ、17，17a,18,1
8a…高電圧発生回路、19…リングオシレータ、20…昇圧
回路、21…電圧制限回路、22…電圧設定回路、50…外部
端子、51…レジスタ、52…コマンドデコーダ、53…制御
回路、54…デコーダ、55…記憶回路、77…書き込み回
路、81…書き込みパルス発生回路、82…センスアンプ、
85…データ比較回路、86…書き込み回数カウンタ回路、
87…データテーブル、ＢＬ…ビット線、ＷＬ…ワード
線、Ｒ９〜Ｒ１…電圧分割用の抵抗。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 電源電圧を昇圧する昇圧手段と、 上記昇圧手段の出力端に接続され、上記昇圧手段の出力
    電圧を任意の値に設定する電圧設定手段と、 浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴからな
    り、上記電圧設定手段により設定された電圧が用いられ
    ることによりデータの書き込みが行われるメモリセル
    と、 上記メモリセルに対するデータの書き込みを行った後に
    上記メモリセルの記憶データの読み出しを行うことによ
    り前記データの書き込みが正しく行われているか否かを
    検証する一連の制御を行い、この一連の制御を上記書き
    込みが正しく行われるまで必要に応じて繰り返し、上記
    一連の制御の実行回数を表わす検証回数データを保持す
    る検証制御手段と、 この検証制御手段で保持された検証回数データを予め設
    定された所定の回数を表わす設定回数データと比較し、
    比較結果に応じて前記電圧設定手段を制御することによ
    り前記昇圧手段の出力電圧を変化させる電圧制御手段
    と、 この電圧制御手段により前記電圧設定手段を制御するた
    めの制御データを不揮発的に記憶する記憶手段とを具備
    したことを特徴とする半導体集積回路装置。
  2. 【請求項２】 電源電圧を昇圧する昇圧手段と、 上記昇圧手段の出力端に接続され、上記昇圧手段の出力
    電圧を任意の値に設定する電圧設定手段と、 浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴからな
    り、上記電圧設定手段により設定された電圧が用いられ
    ることによりデータの消去が行われるメモリセルと、 上記メモリセルに対するデータの消去を行った後に上記
    メモリセルの記憶データの読み出しを行うことにより前
    記データの消去が正しく行われているか否かを検証する
    一連の制御を行い、この一連の制御を上記消去が正しく
    行われるまで必要に応じて繰り返し、上記一連の制御の
    実行回数を表わす検証回数データを保持する検証制御手
    段と、 この検証制御手段で保持された検証回数データを予め設
    定された所定の回数を表わす設定回数データと比較し、
    比較結果に応じて前記電圧設定手段を制御することによ
    り前記昇圧手段の出力電圧を変化させる電圧制御手段
    と、 この電圧制御手段により前記電圧設定手段を制御するた
    めの制御データを不揮発的に記憶する記憶手段とを具備
    したことを特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    装置において、 前記メモリセルは複数個が直列接続されてＮＡＮＤ型セ
    ルを構成しており、 このＮＡＮＤ型セルの各メモリセルの各制御ゲートに対
    応して接続された複数本のワード線と、 前記昇圧手段の出力端に接続され、この出力端に発生す
    る電圧をアドレス入力に応じて上記ワード線に選択的に
    供給制御するアドレスデコード手段とを具備したことを
    特徴とする半導体集積回路装置。
  4. 【請求項４】 電源電圧を昇圧し、所定の中間電位を発
    生する中間電位発生手段と、 上記中間電位発生手段の出力電圧を制御データに基づい
    て任意の値に設定する電圧設定手段と、 この電圧設定手段に、装置外部から与えられる制御デー
    タまたは装置内部に不揮発的に記憶された制御データを
    選択的に供給する選択手段と、 浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴからな
    るメモリセルが行列状に配列されたメモリセルアレイ
    と、 このメモリセルアレイのメモリセルを選択制御するため
    の複数のワード線と、 上記メモリセルアレイのメモリセルとの間でデータの授
    受を行うための複数のビット線とを具備し、上記メモリ
    セルアレイに対するデータの書き込み時に、書き込みが
    行われないビット線に前記中間電位発生手段の出力電圧
    が供給されることを特徴とする半導体集積回路装置。
  5. 【請求項５】 電源電圧を昇圧し、所定の中間電位を発
    生する中間電位発生手段と、 上記中間電位発生手段の出力電圧を制御データに基づい
    て任意の値に設定する電圧設定手段と、 この電圧設定手段に、装置外部から与えられる制御デー
    タまたは装置内部に不揮発的に記憶された制御データを
    選択的に供給する選択手段と、 浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴからな
    るメモリセルが行列状に配列されたメモリセルアレイ
    と、 このメモリセルアレイのメモリセルを選択制御するため
    の複数のワード線と、 上記メモリセルアレイのメモリセルとの間でデータの授
    受を行うための複数のビット線とを具備し、上記メモリ
    セルアレイに対するデータの書き込み時に、選択されな
    いワード線に前記中間電位発生手段の出力電圧が供給さ
    れることを特徴とする半導体集積回路装置。
  6. 【請求項６】 電源電圧を昇圧し、所定の中間電位を発
    生する中間電位発生手段と、 上記中間電位発生手段の出力電圧を制御データに基づい
    て任意の値に設定する電圧設定手段と、 この電圧設定手段に、装置外部から与えられる制御デー
    タまたは装置内部に不揮発的に記憶された制御データを
    選択的に供給する選択手段と、 浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴからな
    るメモリセルが行列状に配列されたメモリセルアレイ
    と、 このメモリセルアレイのメモリセルを選択制御するため
    の複数のワード線と、 上記メモリセルアレイのメモリセルとの間でデータの授
    受を行うための複数のビット線とを具備し、上記メモリ
    セルアレイに対するデータの読み出し時に、選択されな
    いワード線に前記中間電位発生手段の出力電圧が供給さ
    れることを特徴とする半導体集積回路装置。
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