JPH07245277A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07245277A JPH07245277A JP6035812A JP3581294A JPH07245277A JP H07245277 A JPH07245277 A JP H07245277A JP 6035812 A JP6035812 A JP 6035812A JP 3581294 A JP3581294 A JP 3581294A JP H07245277 A JPH07245277 A JP H07245277A
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Classifications
-
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】
【目的】 高融点金属シリサイドの相転移温度上昇を抑
制する。 【構成】 シリコン上に高融点金属をスパッタした後，
低温の熱処理で非晶質状態のシリサイドを形成した後，
高温で熱処理を行なう。また，シリコン上に非晶質状態
の高融点金属シリサイドをスパッタした後，高温の熱処
理を行なう。さらに，シリコン上に高融点金属をスパッ
タした後，一旦結晶状のシリサイドを形成し，イオン注
入にて非晶質化した後，高温の熱処理を行なう。
制する。 【構成】 シリコン上に高融点金属をスパッタした後，
低温の熱処理で非晶質状態のシリサイドを形成した後，
高温で熱処理を行なう。また，シリコン上に非晶質状態
の高融点金属シリサイドをスパッタした後，高温の熱処
理を行なう。さらに，シリコン上に高融点金属をスパッ
タした後，一旦結晶状のシリサイドを形成し，イオン注
入にて非晶質化した後，高温の熱処理を行なう。
Description
【０００１】
【産業上の利用分野】本発明は，相補形金属酸化物半導
体（Complementary metal-oxide semiconductor, 以
下，ＣＭＯＳと呼ぶ）装置の製造方法に関し，詳しく
は，拡散層領域上やポリシリコン（多結晶シリコン）上
に高融点金属シリサイドを形成して低抵抗化を図る半導
体装置の製造方法に関する。
体（Complementary metal-oxide semiconductor, 以
下，ＣＭＯＳと呼ぶ）装置の製造方法に関し，詳しく
は，拡散層領域上やポリシリコン（多結晶シリコン）上
に高融点金属シリサイドを形成して低抵抗化を図る半導
体装置の製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳ型半導体装置が高集積化されて
くると，それにつれて接合深さも浅くなり，不純物拡散
層抵抗が増加し，高速性を有する半導体装置の製造の妨
げになっている。そこで，拡散層上や多結晶シリコンの
ゲート電極上に高融点金属シリサイド膜を自己整合的に
形成するサリサイド技術が用いられている。図４は，半
導体装置において，従来のサリサイド技術を用いた高融
点金属シリサイド膜の形成方法を順に示す断面図であ
る。図４（ａ）を参照して，通常のＣＭＯＳ半導体装置
製造プロセスに従って，からなるＰ型シリコン基板（シ
リコン単結晶）１１上に，Ｎウェル１３を形成し，フィ
ールド酸化膜１５を形成し，ゲート酸化膜１７，２３と
ポリシリコン（多結晶シリコン）１９，２５からなるゲ
ート電極２１，２７とＬＤＤ構造を形成する。次に，図
４（ｂ）に示すように，Ｐチャネル領域をマスクで覆っ
た後，Ｎチャネル拡散層領域２９にポリシリコン１９を
マスクとしてＮ型不純物，例えばヒ素を注入する。次
に，図４（ｃ）に示すように，Ｎチャネル領域をマスク
で覆った後，Ｐチャネル拡散層領域３１にポリシリコン
２５をマスクとしてＰ型不純物，例えばフッ化ボロンを
注入する。その後，図４（ｄ）に示すように，全面に高
融点金属としてのチタン膜３３をスパッタリング法にて
形成した後，窒素雰囲気中で第１の熱処理を施しＮチャ
ネル拡散層領域２９上，Ｐチャネル拡散層領域３１上で
同時にシリサイド反応を発生させる。その結果，これら
の領域２９及び３１上にＣ４９相のチタンシリサイドが
形成される。その後，余剰Ｔｉをエッチ除去後，第２熱
処理を施し，Ｎチャネル拡散層領域２９上，及びＰチャ
ネル拡散層領域３１上の夫々のポリシリコン１９，２５
上に低抵抗相であるＣ５４相のＴｉＳｉ2 膜３５を形成
する（図４（ｅ）参照）。その後，従来のプロセスに従
って，図示しない層間絶縁膜を形成し，コンタクトホー
ルを開孔し，メタル配線，保護膜を形成する。この従来
の方法を基本として，より良いＣＭＯＳ半導体装置の製
造のために，種々の高融点金属シリサイド形成方法が提
案されている。例えば，特開平１−１７９４１５号公
報，以下，従来例１と呼ぶでは，次に述べるような方法
で活性化率が高くかつ低抵抗の拡散層領域を自己整合的
に形成している。図５は従来例１に示された高融点金属
シリサイド方法を示す図である。図５を参照して，Ｐ型
シリコン基板１１上に，フィールド酸化膜１５とゲート
電極２１を形成した後，スパッタリング法で膜厚５００
Ａのチタン膜３３を堆積した後，シリコンイオン注入で
拡散層領域３１を非晶質化する。その後，窒素雰囲気中
で７００℃，６０秒の熱処理（以下，第１熱処理と呼
ぶ）をランプアニール装置を用いて行ないＣ４９相のＴ
ｉＳｉ2 を形成した後，未反応のチタン及び窒化チタン
をエッチング除去し，その後アルゴン雰囲気中で８００
℃，３０秒の熱処理（以下，第２熱処理と呼ぶ）を行な
うことによって，低抵抗相であるＣ５４相のＴｉＳｉ2
を形成している。
くると，それにつれて接合深さも浅くなり，不純物拡散
層抵抗が増加し，高速性を有する半導体装置の製造の妨
げになっている。そこで，拡散層上や多結晶シリコンの
ゲート電極上に高融点金属シリサイド膜を自己整合的に
形成するサリサイド技術が用いられている。図４は，半
導体装置において，従来のサリサイド技術を用いた高融
点金属シリサイド膜の形成方法を順に示す断面図であ
る。図４（ａ）を参照して，通常のＣＭＯＳ半導体装置
製造プロセスに従って，からなるＰ型シリコン基板（シ
リコン単結晶）１１上に，Ｎウェル１３を形成し，フィ
ールド酸化膜１５を形成し，ゲート酸化膜１７，２３と
ポリシリコン（多結晶シリコン）１９，２５からなるゲ
ート電極２１，２７とＬＤＤ構造を形成する。次に，図
４（ｂ）に示すように，Ｐチャネル領域をマスクで覆っ
た後，Ｎチャネル拡散層領域２９にポリシリコン１９を
マスクとしてＮ型不純物，例えばヒ素を注入する。次
に，図４（ｃ）に示すように，Ｎチャネル領域をマスク
で覆った後，Ｐチャネル拡散層領域３１にポリシリコン
２５をマスクとしてＰ型不純物，例えばフッ化ボロンを
注入する。その後，図４（ｄ）に示すように，全面に高
融点金属としてのチタン膜３３をスパッタリング法にて
形成した後，窒素雰囲気中で第１の熱処理を施しＮチャ
ネル拡散層領域２９上，Ｐチャネル拡散層領域３１上で
同時にシリサイド反応を発生させる。その結果，これら
の領域２９及び３１上にＣ４９相のチタンシリサイドが
形成される。その後，余剰Ｔｉをエッチ除去後，第２熱
処理を施し，Ｎチャネル拡散層領域２９上，及びＰチャ
ネル拡散層領域３１上の夫々のポリシリコン１９，２５
上に低抵抗相であるＣ５４相のＴｉＳｉ2 膜３５を形成
する（図４（ｅ）参照）。その後，従来のプロセスに従
って，図示しない層間絶縁膜を形成し，コンタクトホー
ルを開孔し，メタル配線，保護膜を形成する。この従来
の方法を基本として，より良いＣＭＯＳ半導体装置の製
造のために，種々の高融点金属シリサイド形成方法が提
案されている。例えば，特開平１−１７９４１５号公
報，以下，従来例１と呼ぶでは，次に述べるような方法
で活性化率が高くかつ低抵抗の拡散層領域を自己整合的
に形成している。図５は従来例１に示された高融点金属
シリサイド方法を示す図である。図５を参照して，Ｐ型
シリコン基板１１上に，フィールド酸化膜１５とゲート
電極２１を形成した後，スパッタリング法で膜厚５００
Ａのチタン膜３３を堆積した後，シリコンイオン注入で
拡散層領域３１を非晶質化する。その後，窒素雰囲気中
で７００℃，６０秒の熱処理（以下，第１熱処理と呼
ぶ）をランプアニール装置を用いて行ないＣ４９相のＴ
ｉＳｉ2 を形成した後，未反応のチタン及び窒化チタン
をエッチング除去し，その後アルゴン雰囲気中で８００
℃，３０秒の熱処理（以下，第２熱処理と呼ぶ）を行な
うことによって，低抵抗相であるＣ５４相のＴｉＳｉ2
を形成している。
【０００３】
【発明が解決しようとする課題】従来の方法では，前記
した第１熱処理によってＣ４９相のＴｉＳｉ2 を形成し
た後，これに続く第２熱処理によってＣ５４相のＴｉＳ
ｉ2 に相転移させる際に，ＴｉＳｉ2 の薄膜化につれて
相転移温度が上昇するという問題が生じる（ジャーナル
オブ アプライド フィジックス ｖｏｌ．７１，
（９），１９９２，Ｐ．ｐ．４２６９−４２７９，以
下，従来例２と呼ぶ）。同様に，微細パターンになるに
つれて相転移温度が上昇するという問題も生じる。その
ため，Ｃ５４相に相転移させるために第２熱処理温度を
上昇させる必要がある。しかし，第２熱処理温度を上昇
させると，Ｃ５４相への相転移以前にＣ４９相のＴｉＳ
ｉ2 が凝集を起こし，層抵抗が上昇する問題が生じる。
一方，従来例１では，いわゆるＩＴＭ（Implantation t
hrough metal）法にて拡散層領域を非晶質化した後，第
１熱処理を施してＣ４９相のＴｉＳｉ2 を形成し，これ
に続いて第２熱処理によって相転移を起こしてＣ５４相
を形成している訳であるが，この従来の技術では相転移
温度上昇について調査しておらず，また相転移温度上昇
を抑制するという効果も有していない。
した第１熱処理によってＣ４９相のＴｉＳｉ2 を形成し
た後，これに続く第２熱処理によってＣ５４相のＴｉＳ
ｉ2 に相転移させる際に，ＴｉＳｉ2 の薄膜化につれて
相転移温度が上昇するという問題が生じる（ジャーナル
オブ アプライド フィジックス ｖｏｌ．７１，
（９），１９９２，Ｐ．ｐ．４２６９−４２７９，以
下，従来例２と呼ぶ）。同様に，微細パターンになるに
つれて相転移温度が上昇するという問題も生じる。その
ため，Ｃ５４相に相転移させるために第２熱処理温度を
上昇させる必要がある。しかし，第２熱処理温度を上昇
させると，Ｃ５４相への相転移以前にＣ４９相のＴｉＳ
ｉ2 が凝集を起こし，層抵抗が上昇する問題が生じる。
一方，従来例１では，いわゆるＩＴＭ（Implantation t
hrough metal）法にて拡散層領域を非晶質化した後，第
１熱処理を施してＣ４９相のＴｉＳｉ2 を形成し，これ
に続いて第２熱処理によって相転移を起こしてＣ５４相
を形成している訳であるが，この従来の技術では相転移
温度上昇について調査しておらず，また相転移温度上昇
を抑制するという効果も有していない。
【０００４】そこで，本発明の技術的課題は，Ｃ４９相
のＴｉＳｉ2 からＣ５４相のＴｉＳｉ2 への相転移温度
上昇を抑制し，ＴｉＳｉ2 の凝集を生じることなく低抵
抗相のＣ５４相を形成することができる半導体装置の製
造方法を提供することにある。
のＴｉＳｉ2 からＣ５４相のＴｉＳｉ2 への相転移温度
上昇を抑制し，ＴｉＳｉ2 の凝集を生じることなく低抵
抗相のＣ５４相を形成することができる半導体装置の製
造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明によれば，単結晶
及び多結晶質の内の少なくとも一種からなるシリコン上
に高融点金属膜を堆積し，第１の温度で熱処理を施し，
高融点金属シリサイドを形成する第１熱処理工程と，前
記高融点金属シリサイドの上層部に存在する余剰高融点
金属とその反応物とをエッチングで除去するエッチング
工程と，前記高融点金属シリサイドを前記第１の温度よ
りも高い第２の温度で熱処理を施す第２熱処理工程とを
含む半導体装置の製造方法において，前記第１熱処理工
程によって非晶質状態の高融点金属シリサイドを形成す
ることを特徴とする半導体装置の製造方法が得られる。
及び多結晶質の内の少なくとも一種からなるシリコン上
に高融点金属膜を堆積し，第１の温度で熱処理を施し，
高融点金属シリサイドを形成する第１熱処理工程と，前
記高融点金属シリサイドの上層部に存在する余剰高融点
金属とその反応物とをエッチングで除去するエッチング
工程と，前記高融点金属シリサイドを前記第１の温度よ
りも高い第２の温度で熱処理を施す第２熱処理工程とを
含む半導体装置の製造方法において，前記第１熱処理工
程によって非晶質状態の高融点金属シリサイドを形成す
ることを特徴とする半導体装置の製造方法が得られる。
【０００６】本発明によれば，前記半導体装置の製造方
法において，前記第１の温度は，２００℃以上４００℃
未満であることを特徴とする半導体装置の製造方法が得
られる。
法において，前記第１の温度は，２００℃以上４００℃
未満であることを特徴とする半導体装置の製造方法が得
られる。
【０００７】ここで，本発明において，第１の温度を２
００℃以上４００℃未満と限定したのは，４００℃を越
える温度においては，非晶質状態の高融点金属シリサイ
ドが形成せず結晶化されるためであり，２００℃未満の
温度では，ＴｉとＳｉとが反応しないためである。
００℃以上４００℃未満と限定したのは，４００℃を越
える温度においては，非晶質状態の高融点金属シリサイ
ドが形成せず結晶化されるためであり，２００℃未満の
温度では，ＴｉとＳｉとが反応しないためである。
【０００８】また，本発明において，前記第２の温度
は，８００〜９００℃の温度範囲が好ましい。というの
は，８００℃未満の温度では，低抵抗であるＣ５４相が
生成しないからであり，９００℃を越える温度では，高
融点シリサイドの凝集が始まるからである。
は，８００〜９００℃の温度範囲が好ましい。というの
は，８００℃未満の温度では，低抵抗であるＣ５４相が
生成しないからであり，９００℃を越える温度では，高
融点シリサイドの凝集が始まるからである。
【０００９】また，本発明において，高融点金属として
は，Ｔｉの他に，コバルト（Ｃｏ），白金（Ｐｔ），ニ
ッケル（Ｎｉ），モリブデン（Ｍｏ），タングステン
（Ｗ），及びタンタル（Ｔａ）が使用できる。
は，Ｔｉの他に，コバルト（Ｃｏ），白金（Ｐｔ），ニ
ッケル（Ｎｉ），モリブデン（Ｍｏ），タングステン
（Ｗ），及びタンタル（Ｔａ）が使用できる。
【００１０】また，本発明によれば，単結晶及び多結晶
質の内の少なくとも一種からなるシリコン上に高融点金
属シリサイドを堆積し，所定の温度領域で熱処理を施
し，高融点金属シリサイドを形成することを特徴とする
半導体装置の製造方法が得られる。
質の内の少なくとも一種からなるシリコン上に高融点金
属シリサイドを堆積し，所定の温度領域で熱処理を施
し，高融点金属シリサイドを形成することを特徴とする
半導体装置の製造方法が得られる。
【００１１】また，本発明によれば，前記半導体装置の
製造方法において，前記シリコン上に堆積される高融点
金属シリサイドは，非晶質であることを特徴とする半導
体装置の製造方法が得られる。こで，本発明において，
高融点金属シリサイドは，高融点金属をＭとすれば，Ｍ
Ｓｉx （Ｘ＞２）で示される（但し，ＭはＴｉ，Ｃｏ，
Ｐｔ，Ｎｉ，Ｍｏ，Ｗ，及びＴａの内の少なくとも一種
である。） 本発明によれば，単結晶及び多結晶質の内の少なくとも
一種からなるシリコン上に高融点金属膜を堆積し，第１
の温度で熱処理を施し，高融点金属シリサイドを形成す
る第１熱処理工程と，前記高融点金属シリサイドの上層
部に存在する余剰高融点金属と，その反応物とをエッチ
ングで除去するエッチング工程と，前記高融点金属シリ
サイドを前記第１の温度よりも高い第２の温度で熱処理
を施す第２熱処理工程とを含む半導体装置の製造方法に
おいて，前記エッチング工程の後に，前記高融点金属シ
リサイドにイオン注入することによって，当該高融点金
属シリサイドを非晶質化もしくは損傷を加えることを特
徴とする半導体装置の製造方法が得られる。
製造方法において，前記シリコン上に堆積される高融点
金属シリサイドは，非晶質であることを特徴とする半導
体装置の製造方法が得られる。こで，本発明において，
高融点金属シリサイドは，高融点金属をＭとすれば，Ｍ
Ｓｉx （Ｘ＞２）で示される（但し，ＭはＴｉ，Ｃｏ，
Ｐｔ，Ｎｉ，Ｍｏ，Ｗ，及びＴａの内の少なくとも一種
である。） 本発明によれば，単結晶及び多結晶質の内の少なくとも
一種からなるシリコン上に高融点金属膜を堆積し，第１
の温度で熱処理を施し，高融点金属シリサイドを形成す
る第１熱処理工程と，前記高融点金属シリサイドの上層
部に存在する余剰高融点金属と，その反応物とをエッチ
ングで除去するエッチング工程と，前記高融点金属シリ
サイドを前記第１の温度よりも高い第２の温度で熱処理
を施す第２熱処理工程とを含む半導体装置の製造方法に
おいて，前記エッチング工程の後に，前記高融点金属シ
リサイドにイオン注入することによって，当該高融点金
属シリサイドを非晶質化もしくは損傷を加えることを特
徴とする半導体装置の製造方法が得られる。
【００１２】ここで，本発明において，第１の温度は，
通常の第１の熱処理温度域４００〜７５０℃の温度範囲
が好ましく，また，第２の温度は，８００〜９００℃の
温度範囲が好ましい。
通常の第１の熱処理温度域４００〜７５０℃の温度範囲
が好ましく，また，第２の温度は，８００〜９００℃の
温度範囲が好ましい。
【００１３】
【作用】本発明においては，単結晶及び多結晶質の内の
少なくとも一種からなるシリコン上に，非晶質の高融点
金属シリサイドを第１の熱処理，又はイオン注入，もし
くは，直接形成し，Ｃ４９相からＣ５４への相転移のた
めの核形成をすることによって，相転移温度である第２
の温度を低下させる。特に，イオン注入の場合には，高
融点金属シリサイドに損傷を加えることもでき，Ｃ４９
相からＣ５４への相転移のための核形成をすることによ
って，上記処理と同様に相転移温度である第２の温度を
低下させる。
少なくとも一種からなるシリコン上に，非晶質の高融点
金属シリサイドを第１の熱処理，又はイオン注入，もし
くは，直接形成し，Ｃ４９相からＣ５４への相転移のた
めの核形成をすることによって，相転移温度である第２
の温度を低下させる。特に，イオン注入の場合には，高
融点金属シリサイドに損傷を加えることもでき，Ｃ４９
相からＣ５４への相転移のための核形成をすることによ
って，上記処理と同様に相転移温度である第２の温度を
低下させる。
【００１４】
【実施例】以下，本発明の実施例について，図面を参照
して説明する。以下の説明において，図４で示した従来
例と同様な名称の部分は同じ参照符号で示している。
して説明する。以下の説明において，図４で示した従来
例と同様な名称の部分は同じ参照符号で示している。
【００１５】（実施例１）図１は本発明の実施例１に係
る半導体装置の製造工程を示す図である。図１（ａ）を
参照して，従来の方法によってシリコン基板上にゲート
電極までが形成された状態が示されている。Ｐ型シリコ
ン基板（シリコン単結晶）１１に，Ｎ型ウェル１３が形
成され，素子分離のためにフィールド酸化膜１５が形成
されている。その後，このフィールド酸化膜１５の間の
Ｐ型シリコン基板１１及びＮ型ウェル上ゲート酸化膜１
７が形成され，その上にポリシリコン１９が形成されて
ゲート電極２１とするためにゲート酸化膜１７とポリシ
リコン１９がパターン化されている。同様にＮウェル１
３上に，ゲート酸化膜２３及びポリシリコン２５が形成
され，ゲート電極２７が形成されている。次に図１
（ｂ）に示すように，ＮチャネルＭＯＳトランジスタを
ＬＤＤ（lightly doped drain-source）構造とするため
に，Ｎチャネル領域にポリシリコン１９をマスクとして
Ｎ型不純物，例えば，リンを低濃度注入し，低濃度拡散
層領域３７を形成する。その後，ゲート電極側面に酸化
膜３９を形成し，Ｐチャネル領域をマスクで覆い，Ｎチ
ャネル領域にＮ型不純物であるヒ素を高濃度に注入して
Ｎチャネル拡散層領域２９を形成する。同様に，Ｎウェ
ル１３上にＰチャネルＭＯＳトランジスタを形成する。
すなわち，Ｎチャネル領域をマスクで覆い，ポリシリコ
ン２５をマスクにしてＰチャネル領域にＰ型不純物であ
るフッ化ボロンを高濃度に注入してＰチャネル拡散層領
域３１を形成する。さらに，ゲート電極側面に酸化膜３
９を形成する。その後，両チャネル拡散層領域の不純物
を活性化するために９００℃，３０分程度の熱処理を窒
素雰囲気中で行なう。次に，図１（ｃ）に示すように，
全面に高融点金属膜としてチタン膜３３をスパッタリン
グ方法によって１００オングストローム程度形成する。
その後，窒素雰囲気中でランプアニール法により４００
℃付近で３０分程度の第１熱処理を施し，非晶質状態の
チタンシリサイドを形成する。次に，図１（ｄ）に示す
ように，チタンシリサイド上に存在する未反応のＴｉと
ＴｉＮ層を，アンモニア過酸化水素水を用いて除去し，
窒素雰囲気中でランプアニール法によって８５０℃付近
で１０秒程度で第２熱処理を施すことによって，Ｃ５４
相のＴｉＳｉ2 ４１が両チャネル拡散層領域２９，３１
上ならびにポリシリコン１９，２５上に選択的に形成さ
れた状態となる。この際，従来の方法では，ＴｉＳｉ2
の膜厚が薄いため相転移温度が上昇し，８５０℃の熱処
理温度では十分にＣ５４相に相転移していない。そのた
め，シート抵抗が１２Ω／□と高い状態のままである。
しかしながら，本発明の実施例１では，非晶質状態のチ
タンシリサイド中に相転移のための核が存在しており，
相転移が容易に生じ，相転移温度上昇を抑制することが
できるため８５０℃の熱処理温度でも十分に相転移が終
了している。その結果，シート抵抗３Ω／□の低抵抗の
ＴｉＳｉ2 膜が形成される。その後は，通常のプロセス
にしたがって，層間絶縁膜を形成し，コンタクトホール
を開孔し，メタル配線を形成し，保護膜を形成する。
る半導体装置の製造工程を示す図である。図１（ａ）を
参照して，従来の方法によってシリコン基板上にゲート
電極までが形成された状態が示されている。Ｐ型シリコ
ン基板（シリコン単結晶）１１に，Ｎ型ウェル１３が形
成され，素子分離のためにフィールド酸化膜１５が形成
されている。その後，このフィールド酸化膜１５の間の
Ｐ型シリコン基板１１及びＮ型ウェル上ゲート酸化膜１
７が形成され，その上にポリシリコン１９が形成されて
ゲート電極２１とするためにゲート酸化膜１７とポリシ
リコン１９がパターン化されている。同様にＮウェル１
３上に，ゲート酸化膜２３及びポリシリコン２５が形成
され，ゲート電極２７が形成されている。次に図１
（ｂ）に示すように，ＮチャネルＭＯＳトランジスタを
ＬＤＤ（lightly doped drain-source）構造とするため
に，Ｎチャネル領域にポリシリコン１９をマスクとして
Ｎ型不純物，例えば，リンを低濃度注入し，低濃度拡散
層領域３７を形成する。その後，ゲート電極側面に酸化
膜３９を形成し，Ｐチャネル領域をマスクで覆い，Ｎチ
ャネル領域にＮ型不純物であるヒ素を高濃度に注入して
Ｎチャネル拡散層領域２９を形成する。同様に，Ｎウェ
ル１３上にＰチャネルＭＯＳトランジスタを形成する。
すなわち，Ｎチャネル領域をマスクで覆い，ポリシリコ
ン２５をマスクにしてＰチャネル領域にＰ型不純物であ
るフッ化ボロンを高濃度に注入してＰチャネル拡散層領
域３１を形成する。さらに，ゲート電極側面に酸化膜３
９を形成する。その後，両チャネル拡散層領域の不純物
を活性化するために９００℃，３０分程度の熱処理を窒
素雰囲気中で行なう。次に，図１（ｃ）に示すように，
全面に高融点金属膜としてチタン膜３３をスパッタリン
グ方法によって１００オングストローム程度形成する。
その後，窒素雰囲気中でランプアニール法により４００
℃付近で３０分程度の第１熱処理を施し，非晶質状態の
チタンシリサイドを形成する。次に，図１（ｄ）に示す
ように，チタンシリサイド上に存在する未反応のＴｉと
ＴｉＮ層を，アンモニア過酸化水素水を用いて除去し，
窒素雰囲気中でランプアニール法によって８５０℃付近
で１０秒程度で第２熱処理を施すことによって，Ｃ５４
相のＴｉＳｉ2 ４１が両チャネル拡散層領域２９，３１
上ならびにポリシリコン１９，２５上に選択的に形成さ
れた状態となる。この際，従来の方法では，ＴｉＳｉ2
の膜厚が薄いため相転移温度が上昇し，８５０℃の熱処
理温度では十分にＣ５４相に相転移していない。そのた
め，シート抵抗が１２Ω／□と高い状態のままである。
しかしながら，本発明の実施例１では，非晶質状態のチ
タンシリサイド中に相転移のための核が存在しており，
相転移が容易に生じ，相転移温度上昇を抑制することが
できるため８５０℃の熱処理温度でも十分に相転移が終
了している。その結果，シート抵抗３Ω／□の低抵抗の
ＴｉＳｉ2 膜が形成される。その後は，通常のプロセス
にしたがって，層間絶縁膜を形成し，コンタクトホール
を開孔し，メタル配線を形成し，保護膜を形成する。
【００１６】（実施例２）図２は本発明の実施例２に係
る半導体装置の製造工程を示す図である。図２（ａ）を
参照して，Ｐ型シリコン基板１１上に，Ｎウェル１３を
形成し，フィールド酸化膜１５を形成し，ゲート電極２
１，２７を形成し，Ｎチャネル拡散領域２９にヒ素を，
Ｐチャネル拡散層領域３１にフッ化ボロンを注入し，両
チャネル拡散層領域２９，３１の不純物を活性化するた
めに９００℃，３０分程度の熱処理を窒素雰囲気中で行
なうまでは実施例１と同様である。次に，図２（ｂ）に
示すように，リフトオフ法により非晶質状態のＴｉＳｉ
x （，但しｘはＸ＞２で示される数）をスパッタリング
で両チャネル拡散層領域２９，３１上ならびにポリシリ
コン１９，２５上に１００オングストローム成膜し，ラ
ンプアニール装置によって窒素雰囲気中で８５０℃，１
０秒程度の熱処理を施すことによって，Ｃ５４相のＴｉ
Ｓｉ2 ４３が両チャネル拡散層領域２９，３１上ならび
にポリシリコン１９，２５上に選択的に形成された状態
となる。この際も実施例１と同様に，相転移の為の核が
存在しており，相転移が容易に生じ，相転移温度上昇を
抑制することができるため８５０℃の熱処理温度でも十
分に相転移が終了している。ここで，Ｘ＞２の場合は，
スパッタしたチタンシリサイドはＳｉリッチとなり，８
５０℃の熱処理時にシリコンならびにポリシリコンから
のチタンシリサイドへの拡散を抑制した状態でＣ５４相
のＴｉＳｉ2 ４３を形成することができる。その結果，
シリコンならびにポリシリコン中でのボイドの形成を抑
制することができる。
る半導体装置の製造工程を示す図である。図２（ａ）を
参照して，Ｐ型シリコン基板１１上に，Ｎウェル１３を
形成し，フィールド酸化膜１５を形成し，ゲート電極２
１，２７を形成し，Ｎチャネル拡散領域２９にヒ素を，
Ｐチャネル拡散層領域３１にフッ化ボロンを注入し，両
チャネル拡散層領域２９，３１の不純物を活性化するた
めに９００℃，３０分程度の熱処理を窒素雰囲気中で行
なうまでは実施例１と同様である。次に，図２（ｂ）に
示すように，リフトオフ法により非晶質状態のＴｉＳｉ
x （，但しｘはＸ＞２で示される数）をスパッタリング
で両チャネル拡散層領域２９，３１上ならびにポリシリ
コン１９，２５上に１００オングストローム成膜し，ラ
ンプアニール装置によって窒素雰囲気中で８５０℃，１
０秒程度の熱処理を施すことによって，Ｃ５４相のＴｉ
Ｓｉ2 ４３が両チャネル拡散層領域２９，３１上ならび
にポリシリコン１９，２５上に選択的に形成された状態
となる。この際も実施例１と同様に，相転移の為の核が
存在しており，相転移が容易に生じ，相転移温度上昇を
抑制することができるため８５０℃の熱処理温度でも十
分に相転移が終了している。ここで，Ｘ＞２の場合は，
スパッタしたチタンシリサイドはＳｉリッチとなり，８
５０℃の熱処理時にシリコンならびにポリシリコンから
のチタンシリサイドへの拡散を抑制した状態でＣ５４相
のＴｉＳｉ2 ４３を形成することができる。その結果，
シリコンならびにポリシリコン中でのボイドの形成を抑
制することができる。
【００１７】（実施例３）図３は本発明の実施例３に係
る半導体装置の製造工程を順に示す図である。図３
（ａ）を参照してＰ型シリコン基板１１上に，Ｎウェル
１３を形成し，フィールド酸化膜１５を形成し，ゲート
電極２１，２７を形成し，Ｎチャネル拡散領域２９にヒ
素を，Ｐチャネル拡散層領域３１にフッ化ボロンを注入
し，両チャネル拡散層領域２９，３１の不純物を活性化
するために９００℃，３０分熱処理を窒素雰囲気中で行
なうまでは実施例１と同様である。次に，図３（ｂ）に
示すように，全面に高融点金属膜としてチタン膜３３を
スパッタリング法により１００オングストローム程度形
成する。その後，窒素雰囲気中でランプアニール装置よ
り，６５０℃，３０秒で第１熱処理を施し，Ｃ４９相の
ＴｉＳｉ2 を形成する。次に，図３（ｃ）に示すよう
に，ＴｉＳｉ2 上に存在する未反応のＴｉとＴｉＮ層
を，アンモニア過酸化水素水を用いて除去し，ヒ素のイ
オン注入によりＣ４９相のＴｉＳｉ2 を非晶質状態ない
しは損傷を加えた状態にする。次に，ランプアニール装
置により窒素雰囲気中で８５０℃，３０秒で第２熱処理
を施すことによって，Ｃ５４相のＴｉＳｉ2 ４５が両チ
ャネル拡散層領域２９，３１上ならびにポリシリコン１
９，２５上に選択された状態となる。この際も実施例１
と同様に，相転移の核がＣ４９相のＴｉＳｉ2 中に存在
しており，相転移が容易に生じ，相転移温度上昇を抑制
することができるため８５０℃の熱処理でも十分に相転
移が終了している。
る半導体装置の製造工程を順に示す図である。図３
（ａ）を参照してＰ型シリコン基板１１上に，Ｎウェル
１３を形成し，フィールド酸化膜１５を形成し，ゲート
電極２１，２７を形成し，Ｎチャネル拡散領域２９にヒ
素を，Ｐチャネル拡散層領域３１にフッ化ボロンを注入
し，両チャネル拡散層領域２９，３１の不純物を活性化
するために９００℃，３０分熱処理を窒素雰囲気中で行
なうまでは実施例１と同様である。次に，図３（ｂ）に
示すように，全面に高融点金属膜としてチタン膜３３を
スパッタリング法により１００オングストローム程度形
成する。その後，窒素雰囲気中でランプアニール装置よ
り，６５０℃，３０秒で第１熱処理を施し，Ｃ４９相の
ＴｉＳｉ2 を形成する。次に，図３（ｃ）に示すよう
に，ＴｉＳｉ2 上に存在する未反応のＴｉとＴｉＮ層
を，アンモニア過酸化水素水を用いて除去し，ヒ素のイ
オン注入によりＣ４９相のＴｉＳｉ2 を非晶質状態ない
しは損傷を加えた状態にする。次に，ランプアニール装
置により窒素雰囲気中で８５０℃，３０秒で第２熱処理
を施すことによって，Ｃ５４相のＴｉＳｉ2 ４５が両チ
ャネル拡散層領域２９，３１上ならびにポリシリコン１
９，２５上に選択された状態となる。この際も実施例１
と同様に，相転移の核がＣ４９相のＴｉＳｉ2 中に存在
しており，相転移が容易に生じ，相転移温度上昇を抑制
することができるため８５０℃の熱処理でも十分に相転
移が終了している。
【００１８】
【発明の効果】以上説明したように，本発明によれば，
高融点金属シリサイド，例えば，ＴｉＳｉ2 が薄膜化し
た場合でも，Ｃ４９相のＴｉＳｉ2 を非晶質状態ないし
は損傷を加えた状態にすることによって，Ｃ４９相から
Ｃ５４相への相転移温度の上昇を抑制することができ，
低抵抗のＣ５４相をＴｉＳｉ2 の凝集を生じることなく
形成することができる半導体装置の製造方法を提供する
ことができる。
高融点金属シリサイド，例えば，ＴｉＳｉ2 が薄膜化し
た場合でも，Ｃ４９相のＴｉＳｉ2 を非晶質状態ないし
は損傷を加えた状態にすることによって，Ｃ４９相から
Ｃ５４相への相転移温度の上昇を抑制することができ，
低抵抗のＣ５４相をＴｉＳｉ2 の凝集を生じることなく
形成することができる半導体装置の製造方法を提供する
ことができる。
【図１】（ａ），（ｂ），（ｃ）及び（ｄ）は本発明の
実施例１による半導体装置の製造工程を順に説明するた
めの断面図である。
実施例１による半導体装置の製造工程を順に説明するた
めの断面図である。
【図２】（ａ）及び（ｂ）は本発明の実施例２による半
導体装置の製造工程を説明するための断面図である。
導体装置の製造工程を説明するための断面図である。
【図３】（ａ），（ｂ），及び（ｃ）は本発明の実施例
３による半導体装置の製造工程を説明するための断面図
である。
３による半導体装置の製造工程を説明するための断面図
である。
【図４】（ａ），（ｂ），（ｃ），（ｄ），及び（ｅ）
は従来の半導体製造装置の製造工程を説明するための断
面図である。
は従来の半導体製造装置の製造工程を説明するための断
面図である。
【図５】従来の半導体製造装置の他の製造工程を説明す
るための断面図である。
るための断面図である。
１１ Ｐ型シリコン基板 １３ Ｎ型ウェル １５ フィールド酸化膜 １７，２３ ゲート酸化膜 １９，２５ ポリシリコン ２９ Ｎチャネル拡散層領域 ３１ Ｐチャネル拡散層領域 ３３ チタン膜 ３７ 低濃度拡散層領域 ３９ 酸化膜 ４１，４３，４５ Ｃ５４相のＴｉＳｉ2
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 21/768
Claims (5)
- 【請求項１】 単結晶及び多結晶質の内の少なくとも一
種からなるシリコン上に高融点金属膜を堆積し，第１の
温度で熱処理を施し，高融点金属シリサイドを形成する
第１熱処理工程と，前記高融点金属シリサイドの上層部
に存在する余剰高融点金属とその反応物とをエッチング
で除去するエッチング工程と，前記高融点金属シリサイ
ドを前記第１の温度よりも高い第２の温度で熱処理を施
す第２熱処理工程とを含む半導体装置の製造方法におい
て，前記第１熱処理工程によって非晶質状態の高融点金
属シリサイドを形成することを特徴とする半導体装置の
製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて，前記第１の温度は，２００℃以上４００℃未満
であることを特徴とする半導体装置の製造方法。 - 【請求項３】 シリコン単結晶及び多結晶質の内の少な
くとも一種からなるシリコン上に高融点金属シリサイド
を堆積し，所定の温度領域で熱処理を施し，高融点金属
シリサイドを形成することを特徴とする半導体装置の製
造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて，前記シリコン上に堆積される高融点金属シリサ
イドは，非晶質であることを特徴とする半導体装置の製
造方法。 - 【請求項５】 単結晶及び多結晶質の内の少なくとも一
種からなるシリコン上に高融点金属膜を堆積し，第１の
温度で熱処理を施し，高融点金属シリサイドを形成する
第１熱処理工程と，前記高融点金属シリサイドの上層部
に存在する余剰高融点金属と，その反応物とをエッチン
グで除去するエッチング工程と，前記高融点金属シリサ
イドを前記第１の温度よりも高い第２の温度で熱処理を
施す第２熱処理工程とを含む半導体装置の製造方法にお
いて，前記エッチング工程の後に，前記高融点金属シリ
サイドにイオン注入することによって，当該高融点金属
シリサイドを非晶質化もしくは損傷を加えることを特徴
とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6035812A JP2891092B2 (ja) | 1994-03-07 | 1994-03-07 | 半導体装置の製造方法 |
| US08/399,361 US5665646A (en) | 1994-03-07 | 1995-03-06 | Method for manufacturing semiconductor device with low electric resistance silicide layer on silicon surface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6035812A JP2891092B2 (ja) | 1994-03-07 | 1994-03-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07245277A true JPH07245277A (ja) | 1995-09-19 |
| JP2891092B2 JP2891092B2 (ja) | 1999-05-17 |
Family
ID=12452347
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US5665646A (ja) |
| JP (1) | JP2891092B2 (ja) |
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|---|---|---|---|---|
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| US6344694B1 (en) | 1998-11-12 | 2002-02-05 | Nec Corporation | Semiconductor device and method for manufacturing same |
| JP2010028084A (ja) * | 2008-06-17 | 2010-02-04 | Toshiba Corp | 半導体装置の製造方法 |
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|---|---|---|---|---|
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| JP2830827B2 (ja) * | 1996-03-29 | 1998-12-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2956583B2 (ja) * | 1996-05-31 | 1999-10-04 | 日本電気株式会社 | 半導体装置とその製造方法 |
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| US6613673B2 (en) | 1996-07-16 | 2003-09-02 | Micron Technology, Inc. | Technique for elimination of pitting on silicon substrate during gate stack etch |
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