JPH07211094A

JPH07211094A - 半導体メモリ装置

Info

Publication number: JPH07211094A
Application number: JP405694A
Authority: JP
Inventors: Shigeo Kuboki; 茂雄久保木; Koichi Nishimura; 晃一西村; Kaoru Sakoshita; 薫迫下; Kenichi Ishibashi; 謙一石橋; Kouta Shinnou; 浩太神納
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-01-19
Filing date: 1994-01-19
Publication date: 1995-08-11

Abstract

(57)【要約】（修正有）【目的】半導体メモリに格納されたデータを主電源よ
りも低い電圧によっても安定した状態で読み出すことが
できる。【構成】メモリブロックの中の指定のビット線に接続
されたノードＢＢ０からの信号を反転するＣＭＯＳイン
バータ論理ゲート３６と、電圧レベル変換回路３８を備
えている。この変換回路３８はトランジスタＮＭ２、Ｎ
Ｍ３、ＰＭ４から構成されていて、プリチャージ期間に
おいては、トランジスタＰＭ４がオンになって出力端子
Ｌ０が電源電位にプリチャージされる。一方プリチャー
ジ期間が終了した後はトランジスタＮＭ３がオンにな
り、論理ゲート３６の出力レベルに応じてトランジスタ
ＮＭ２がオンまたはオフとなり、出力端子Ｌ０が充電電
位状態またはディスチャージ状態にされる。論理ゲート
３６には主電源よりも低い電圧のクランプ電圧が印加さ
れ、電圧レベル変換回路３８がダイナミック型で構成さ
れているため、安定した状態で低電圧動作が実行でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に係
り、特に、０．９〜６．０Ｖ程度の低電圧範囲で動作す
る読みだし専用メモリまたは不揮発性メモリとして用い
るのに好適な半導体メモリ装置に関する。

【０００２】

【従来の技術】不揮発性メモリ（以下単にＲＯＭと称す
る。）には、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭなどがある。これらＲＯＭを搭載したマイク
ロプッロセッサは、近年、低電圧化されたもの、例えば
乾電池一本か二本で駆動できるものが要求されている。

【０００３】マイクロプロセッサを低電圧化するに際し
ては、ＲＯＭの読みだし回路を低電圧化することが重要
となる。このＲＯＭの読みだし回路方式としては、縦型
（ＮＡＮＤ型）と横型（ＮＯＲ型）がある。これらの回
路方式のうち、横型は、縦型よりも消費電力が少なくな
るため多く採用されている。

【０００４】横型の読みだし回路としては、従来、ディ
スチャージ型読み出し回路や作動比較回路、電流検出回
路などが用いられている。

【０００５】

【発明が解決しようとする課題】従来の読みだし回路の
うちディスチャージ型読み出し回路では、ビット線はプ
リチャージ期間クランプ電圧に充電され、非プリチャー
ジ（データ出力）期間は選択されたメモリＭＯＳトラン
ジスタのしきい値電圧の高低に応じてビット線の寄生容
量に充電された電荷を放電するか保持するかを決定する
ようになっている。このため、読み出し動作はビット線
電圧を論理ゲート回路で論理レベル（クランプ電圧およ
び接地電位）に変換して行われるが、論理ゲート回路出
力を電源電圧レベルに変換するための電圧変換回路を低
電圧で動作するには十分ではなかった。一方、差動型
比較回路を用いたものは基準電圧に対してビット線電圧
をコンパレートするようになっており、電流検出型回路
のものはＭＯＳトランジスタに流れるビット線電流によ
る電圧変化を電圧レベル変換回路で論理レベルに変換す
るようになっているが、これらのものは、低電源電圧範
囲では、使用しているＭＯＳトランジスタの単体特性が
飽和領域から非飽和領域に入ってくるため、設計動作点
（バイアス電圧、電流、論理しきい値電圧等）が大きく
変動し、安定な動作、特性を得ることができなくなり、
低電圧化に適したものではない。

【０００６】本発明の目的は、半導体メモリに格納され
たデータを主電源よりも低い電圧によって安定した状態
で読み出すことができる半導体メモリ装置及び半導体メ
モリ装置を搭載したマイクロプロセッサを提供すること
にある。

【０００７】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１の手段として、メモリセルアレを構
成する複数の半導体メモリにそれぞれビット線とワード
線を接続し、ビット線群の中の指定のビット線を選択
し、プリチャージ信号が非活性化状態のときにワード線
群の中の指定のワード線に接続された半導体メモリをア
クセスし、指定のビット線からデータを出力するものに
おいて、活性化されたプリチャージ信号に応答して主電
源より電圧の低いクランプ電圧をビット線選択手段によ
り選択されたビット線に印加するクランプ電圧印加手段
と、電源電圧がクランプ電圧に設定されてクランプ電圧
印加手段によりクランプ電圧の印加されたビット線から
の信号を受けこの信号を論理に応じた信号に変換して出
力端子から出力する論理ゲート手段と、論理ゲート手段
の出力信号の電圧レベルを主電源の電圧レベルに変換し
て出力端子から出力する電圧レベル変換手段とを備え、
前記電圧レベル変換手段は、活性化されたプリチャージ
信号に応答して出力端子を主電源電位に充電する出力端
子プリチャージ機能部と、活性化されたプリチャージ信
号を受けたときに論理ゲート回路からの信号の伝送を阻
止しプリチャージ信号が非活性化されたときには論理ゲ
ート回路の出力信号の論理値に応じて出力端子を充電電
位状態またはディスチャージ状態にする論理機能部とか
ら構成されている半導体メモリ装置を構成したものであ
る。

【０００８】第２の手段として、メモリセルアレを構成
する複数の半導体メモリにそれぞれビット線とワード線
を接続し、ビット線群の中の指定のビット線を選択し、
プリチャージ信号が非活性化状態のときにワード線群の
中の指定のワード線に接続された半導体メモリをアクセ
スし、指定のビット線からデータを出力するものにおい
て、活性化されたプリチャージ信号に応答して主電源よ
り電圧の低いクランプ電圧をビット線選択手段により選
択されたビット線に印加するクランプ電圧印加手段と、
電源電圧がクランプ電圧に設定されてクランプ電圧印加
手段によりクランプ電圧の印加されたビット線からの信
号を受けこの信号を論理に応じた信号に変換して出力端
子から出力する論理ゲート手段と、論理ゲート手段の出
力信号の電圧レベルを主電源の電圧レベルに変換して出
力端子から出力する電圧レベル変換手段とを備え、前記
論理ゲート手段は、プリチャージ信号が活性化されたと
きにクランプ電圧印加手段によりクランプ電圧の印加さ
れたビット線からの信号に応答して出力端子を接地電位
にディスチャージする出力端子ディスチャージ機能部
と、プリチャージ信号が活性化されたときにクランプ電
圧印加手段によりクランプ電圧の印加されたビット線か
らの信号の伝送を阻止しプリチャージ信号が非活性化さ
れたときにはクランプ電圧印加手段によりクランプ電圧
の印加されたビット線からの信号の論理値に応じた信号
を出力端子へ出力する論理機能部とから構成され、前記
電圧レベル変換手段は、活性化されたプリチャージ信号
に応答して出力端子を主電源電位に充電する出力端子プ
リチャージ機能部と、活性化されたプリチャージ信号を
受けたときに論理ゲート手段からの信号の伝送を阻止し
プリチャージ信号が非活性化されたときには論理ゲート
手段の出力信号の論理値に応じて出力端子を充電電位状
態またはディスチャージ状態にする論理機能部とから構
成されている半導体メモリ装置を構成したものである。

【０００９】第１の手段または第２の手段の電圧レベル
変換手段として、出力端子プリチャージ機能部は、ドレ
イン電極が主電源に接続され、ソース電極が出力端子に
接続され、ゲート電極にプリチャージ信号が印加される
第１導電型ＭＯＳトランジスタで構成され、電圧レベル
変換手段の論理機能部は、ドレイン電極とソース電極が
互いに接続された一対の第２導電型ＭＯＳトランジスタ
を備え、第２導電型ＭＯＳトランジスタ群のうち一方の
トランジスタのドレイン電極が論理機能部の出力端子に
接続され、ゲート電極が論理ゲート手段の出力端子に接
続され、他方のトランジスタのゲート電極にプリチャー
ジ信号が印加され、ソース電極が接地されてなるもので
構成することができる。

【００１０】第１の手段の論理ゲート手段としてはＣＭ
ＯＳインバータ回路で構成することができる。

【００１１】第２の手段の論理ゲート手段として、出力
端子ディスチャージ機能部は、ソース電極が接地され、
ドレイン電極が出力端子ディスチャージ機能部の出力端
子に接続され、ゲート電極にプリチャージ信号が印加さ
れる第１導電型ＭＯＳトランジスタで構成され、論理ゲ
ート手段の論理機能部は、ドレイン電極とソース電極と
が互いに接続された一対の第２導電型ＭＯＳトランジス
タを備え、第２導電型ＭＯＳトランジスタ群のうち一方
のトランジスタのドレイン電極にクランプ電圧が印加さ
れ、ゲート電極にクランプ電圧印加手段によりクランプ
電圧の印加されたビット線からの信号が印加され、他方
のトランジスタのゲート電極にプリチャージ信号が印加
され、ソース電極が論理機能部の出力端子に接続されて
なり、電圧レベル変換手段の出力端子プリチャージ機能
部は、ドレイン電極が主電源に接続され、ソース電極が
出力端子に接続され、ゲート電極にプリチャージ信号が
印加される第１導電型ＭＯＳトランジスタで構成され、
電圧レベル変換手段の論理機能部は、ドレイン電極とソ
ース電極が互いに接続された一対の第２導電型ＭＯＳト
ランジスタを備え、第２導電型ＭＯＳトランジスタ群の
うち一方のトランジスタのドレイン電極が論理機能部の
出力端子に接続され、ゲート電極が論理ゲート手段の出
力端子に接続され、他方のトランジスタのゲート電極に
プリチャージ信号が印加され、ソース電極が接地されて
なるもので構成することができる。第３の手段して、メ
モリセルアレを構成する複数の半導体メモリにそれぞれ
ビット線とワード線を接続し、ビット線群の中の指定の
ビット線を選択し、プリチャージ信号が非活性化状態の
ときにワード線群の中の指定のワード線に接続された半
導体メモリをアクセスし、指定のビット線からデータを
出力するものにおいて、活性化されたプリチャージ信号
に応答して主電源より電圧の低いクランプ電圧をビット
線選択手段により選択されたビット線に印加するクラン
プ電圧印加手段と、クランプ電圧印加手段によりクラン
プ電圧の印加されたビット線からの信号を受けこの信号
を主電源の電圧レベルを基準としたレベルに変換して出
力端子から出力する電圧レベル変換手段とを備え、前記
電圧レベル変換手段は、主電源と出力端子に接続された
電流源と、出力端子とビット線とを結ぶ伝送路中に挿入
されて活性化されたプリチャージ信号に応答して前記伝
送路を遮断しプリチャージ信号が非活性化されたときに
は電流源からの電流をビット線に供給するスイッチング
素子とから構成されている半導体メモリ装置を採用した
ものである。

【００１２】第４の手段として、メモリセルアレを構成
する複数の半導体メモリにそれぞれビット線とワード線
を接続し、ビット線群の中の指定のビット線を選択し、
プリチャージ信号が非活性化状態のときにワード線群の
中の指定のワード線に接続された半導体メモリをアクセ
スし、指定のビット線からデータを出力するものにおい
て、活性化されたプリチャージ信号に応答して主電源よ
り電圧の低いクランプ電圧をビット線選択手段により選
択されたビット線に印加するクランプ電圧印加手段と、
クランプ電圧印加手段によりクランプ電圧の印加された
ビット線からの信号を受けこの信号を主電源の電圧レベ
ルを基準としたレベルに変換して出力端子から出力する
電圧レベル変換手段とを備え、前記電圧レベル変換手段
は、主電源と出力端子に接続されて指令により電流を出
力する複数の電流源と、複数の電流源の中の指定の電流
源に対して電流の出力を指令する電流源選択部と、出力
端子とビット線とを結ぶ伝送路中に挿入されて活性化さ
れたプリチャージ信号に応答して前記伝送路を遮断しプ
リチャージ信号が非活性化されたときには指定の電流源
からの電流をビット線に供給するスイッチング素子とか
ら構成されている半導体メモリ装置を採用したものであ
る。

【００１３】第５の手段として、メモリセルアレを構成
する複数の半導体メモリにそれぞれビット線とワード線
を接続し、ビット線群の中の指定のビット線を選択し、
プリチャージ信号が非活性化状態のときにワード線群の
中の指定のワード線に接続された半導体メモリをアクセ
スし、指定のビット線からデータを出力するものにおい
て、活性化されたプリチャージ信号に応答して主電源よ
り電圧の低いクランプ電圧をビット線選択手段により選
択されたビット線に印加するクランプ電圧印加手段と、
クランプ電圧印加手段によりクランプ電圧の印加された
ビット線からの信号を受けこの信号を主電源の電圧レベ
ルを基準としたレベルに変換して出力する電圧レベル変
換手段とを備え、前記電圧レベル変換手段は、主電源に
接続された電流源と、電流源とビット線とを結ぶ伝送路
中に挿入されて活性化されたプリチャージ信号に応答し
て前記伝送路を遮断しプリチャージ信号が非活性化され
たときには電流源からの電流をビット線に供給するスイ
ッチング素子と、スイッチング素子からの信号のレベル
を変換する第１電圧レベル変換回路と、ビット線からの
信号のレベルを変換する第２電圧レベル変換回路と、第
１電圧レベル変換回路の出力信号と第２電圧レベル変換
回路の出力信号うち一方の出力信号を選択して出力する
信号選択論理回路とから構成されている半導体メモリ装
置を採用したものである。

【００１４】第６の手段として、メモリセルアレを構成
する複数の半導体メモリにそれぞれビット線とワード線
を接続し、ビット線群の中の指定のビット線を選択し、
プリチャージ信号が非活性化状態のときにワード線群の
中の指定のワード線に接続された半導体メモリをアクセ
スし、指定のビット線からデータを出力するものにおい
て、活性化されたプリチャージ信号に応答して主電源よ
り電圧の低いクランプ電圧をビット線選択手段により選
択されたビット線に印加するクランプ電圧印加手段と、
クランプ電圧印加手段によりクランプ電圧の印加された
ビット線からの信号を受けこの信号を主電源の電圧レベ
ルを基準としたレベルに変換して出力する電圧レベル変
換手段とを備え、前記電圧レベル変換手段は、主電源に
接続された電流源と、電流源とビット線とを結ぶ伝送路
中に挿入されて活性化されたプリチャージ信号に応答し
て前記伝送路を遮断しプリチャージ信号が非活性化され
たときには電流源からの電流をビット線に供給するスイ
ッチング素子と、スイッチング素子からの信号のレベル
を変換する第１電圧レベル変換回路と、ビット線からの
信号のレベルを変換する第２電圧レベル変換回路と、第
１電圧レベル変換回路の出力信号と第２電圧レベル変換
回路の出力信号うち一方の出力信号を選択して出力する
論理ゲート回路と、第１電圧レベル変換回路と第２電圧
レベル変換回路のうち一方の電圧レベル変換回路を動作
状態にし他方の電圧レベル変換回路と非動作状態とする
動作状態選択回路とから構成されている半導体メモリ装
置を採用したものである。

【００１５】データを記憶する半導体メモリ装置とし
て、第１の手段乃至第６の手段のうちいずれかひとつの
手段を半導体メモリ装置として実装してなるマイクロコ
ンピュータを構成したものである。

【００１６】

【作用】前記した第１及び第２の手段によれば、プリチ
ャージ信号が活性化されたプリチャージモード時には出
力端子が電源電位に充電され、プリチャージ信号が非活
性化された読み出しモード時にはビット線の信号に応じ
て出力端子の電荷を充電保持状態またはディスチャージ
状態にすることができる。すなわち電圧レベル変換手段
はダイナミック型に構成されており、出力端子は、
“Ｈ”保持状態の読み出しモード時には高インピダンス
状態にあり、“Ｌ”状態読み出しモード時には低インピ
ダンス状態（出力端子の電荷は接地電位に放電され
る。）にある。そして電圧レベル変換手段を第１導電型
ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタで
構成すると、各トランジスタがオンになるタイミングが
完全に別れるので、消費電流はなく、また、入力電圧は
各ＭＯＳトランジスタのしきい値電圧さえあればオン状
態になるので、低電圧状態に適している。

【００１７】また第２の手段によれば、論理ゲート手段
はディスチャージ機能付きダイナミック型で構成されて
いるので、次段の電圧レベル変換手段と直結することが
できる。すなわち、プリチャージ期間中は論理ゲート手
段の入力信号（ビット線信号）は“Ｈ”レベルに維持さ
れ、出力は接地電位にディスチャージされるので、電圧
レベル変換手段の論理機能部を構成する各ＭＯＳトラン
ジスタを供にオフにすることができ、論理ゲート手段と
電圧レベル変換手段との間にインバータ回路を設けるこ
とが不要となる。このためインバータ回路用の素子が削
減され、大型化が図れる。

【００１８】第３の手段によれば、電流源とスイッチン
グ素子が電流検出型読み出し回路を構成し、この電流検
出型読み出し回路の出力端子はプリチャージされととも
に、クランプ電圧によってプリチャージされるため、
“Ｌ”データを読み出すときに、チャージシェアによっ
て出力電圧が低下するのを抑制することができ、誤読み
出しや読み出し速度の低減を防止することができる。

【００１９】第４の手段によれば、複数の電流源選択部
とスイッチング素子によって電流検出型読み出し回路を
構成しており、データを読み出す際に、電流源選択部か
らの指令によって任意の電流源を選択することができる
ため、任意の電流駆動能力を選択でき、低電圧／低速度
型、高電圧／高速度型のものとして電圧範囲に応じて使
い分けることができる。

【００２０】第５の手段によれば、電流源とスイッチン
グ素子および第１電圧レベル変換回路が電流型読み出し
回路を構成し、クランプ電圧印加手段と第２電圧レベル
変換回路が電圧検出型読み出し回路を構成し、信号選択
論理回路から出力される信号が半導体メモリ装置全体の
読み出しデータとなる。従って、“Ｌ”読み出しの場合
（半導体メモリのしきい値が低い場合）両読み出し回路
のうち応答の早い回路からの信号が全体の読み出しデー
タとして出力される。一方、“Ｈ”読み出しの場合（半
導体メモリのしきい値電圧が高い場合）両検出型読み出
し回路の出力が“Ｈ”の場合に限って、“Ｈ”データが
出力される。この場合、プリチャージ電圧保持状態であ
り、読み出し速度には大きな影響はない。

【００２１】第６の手段によれば、電流源とスイッチン
グ素子および第１電圧レベル変換回路により電流検出型
読み出し回路を構成し、クランプ電圧印加手段と第２電
圧レベル変換回路により電圧検出型読み出し回路を構成
し、動作状態選択回路によって動作状態となった電圧レ
ベル変換回路のみからデータを出力することができるた
め、電圧、動作速度範囲に応じて任意に機能を設定する
ことができる。すなわち電圧検出型読み出し回路を低電
圧、低速度型として用い、電流検出型読み出し回路を高
電圧、高速度型として使い分けることができる。

【００２２】

【実施例】以下、本発明の位置実施例を図面に基づいて
説明する。

【００２３】図１は４ｋワード×８ビット容量不揮発性
メモリ（以下、ＲＯＭと称する。）の全体構成を説明す
るための回路構成図（ただし、メモリマット部はメモリ
セルブロックが１２７行×０．５列の構成の場合を示し
ている。）、図２はＲＯＭの全体構成を示すブロック構
成図である。図１及び図２において、半導体メモリ装置
としてのＲＯＭは、ワードアドレスデコーダ（Ｘデコー
ダ）２０、メモリセルアレイ２２、ビット線アドレスデ
コーダ（Ｙデコーダ）２４、Ｙセレクタ回路ブロック２
６、センスアンプ回路ブロック２８、データバッファブ
ロック３０、インバータ３２を備えて構成されている。
そして１２本のアドレス信号線ＡＤ０〜ＡＤ１１のうち
下位アドレス信号線ＡＤ０〜ＡＤ４がビット線アドレス
デコーダ２４に接続され、上位アドレス信号線ＡＤ５〜
ＡＤ１１がワードアドレスデコーダ２０に接続されてい
る。そしてこれらのアドレス信号線からの信号に応答し
てメモリセルアレイ２２から８ビットのデータを出力す
るために、データバッファブロック３０には８ビットの
データ出力線ＤＢ０〜ＤＢ７が接続されている。ワード
アドレスデコーダ２０の出力側には１２８本のワード信
号線ＷＳ０〜ＷＳ１２７が接続されており、ワードアド
レスデコーダ２０は基本クロックＰＩ２に同期して１２
８本のワード信号線ＷＳ〜ＷＳ１２７に信号を出力する
と供にアドレス信号によって指定されたワード信号線Ｗ
Ｓｎにメモリ素子Ｍｉをアクセスするための信号を出力
するようになっている。すなわちワードアドレスデコー
ダ２０はワード線選択手段として構成されている。

【００２４】メモリセルアレイ２２は１２８行（ＷＳ０
〜ＷＳ１２７×８列（＃１〜＃８）個のメモリブロック
３４により構成されている。各メモリブロック３４は、
図３に示すように、横型ＲＯＭとして、３２個のメモリ
ＭＯＳトランジスタＦＭ０〜ＦＭ３１から構成されてい
る。各メモリＭＯＳトランジスタＦＭ０〜ＦＭ３１はソ
ース電極が接地され、ドレイン電極がそれぞれビット線
ＢｉＴ０〜ＢｉＴ３１に接続され、ゲート電極が共通に
ワード信号線ＷＳｎに接続されている。

【００２５】そして各メモリＭＯＳトランジスタＦＭ０
〜ＦＭ３１は、ワード信号線ＷＳｎがアクティブレベル
（メモリ素子ＭｉがＮＭＯＳトランジスタの時“Ｈ”レ
ベル）になったときに選択される。そして各メモリＭＯ
ＳトランジスタＦＭ０〜ＦＭ３１に“０”、“１”のデ
ータをプログラムするに際しては、イオンを注入するか
否かでメモリ素子Ｍｉのしきい値電圧ＭＶｔｈを高く
（ワード信号線のレベルが“Ｈ”レベルでも導通しない
程度に高く）、また低く（ワード信号線のレベルが
“Ｈ”レベルで導通する程度に低く）作り分けるように
なっている。またデータをプログラムするに際しては、
コンタクトホールの有無でデータのプログラムを行うコ
ンタクトホールプログラム方式や拡散層プログラム方式
等を用いることもできる。

【００２６】ビット線アドレスデコーダ２４の出力側に
は１６本の正論理の信号線ＹＳ０〜ＹＳ１５と１６本の
負論理の信号線ＹＳ０Ｎ〜ＹＳ１５Ｎが接続されてお
り、これらの信号線のうち一本の信号線がアクティブレ
ベルになると１６個のＣＭＯＳトランスミッションゲー
トＴｒｇ０〜Ｔｒｇ１５のうち１個がオン状態となる。
すなわち１６本のビット線ＢｙＴ０〜ＢｙＴ１５のうち
１本のビット線が選択され、選択されたビット線がＣＭ
ＯＳトランスミッションゲートＴＲＧ１に接続されるよ
うになっている。このトランスミッションゲートはメモ
リブロック３４に２個設けられており、各トランスミッ
ションゲートＴＲＧ１、ＴＲＧ２は負論理の最下位アド
レス信号線ＡＤ０Ｎに接続されている。このため最下位
アドレス信号線ＡＤ０Ｎの論理レベルに応じてトランス
ミションゲートＴＲＧ１またはＴＲＧ２のどちらかがオ
ンになると３２本のビット線ＢｉＴ０〜ＢｉＴ３１のう
ち指定のビット線が選択され、このビット線がノードＢ
Ｂ０に接続されるようになっている。すなわちビット線
アドレスデコーダ２４、トランスミッションゲートＴｒ
ｇ０〜Ｔｒｇ１５、ＴＲＧ１、ＴＲＧ２はビット線選択
手段として構成されている。

【００２７】ノードＢＢ０はＣＭＯＳインバータ論理ゲ
ート３６に接続されているとともに、ＰＭＯＳトランジ
スタＰＭ１、ＤＭＯＳタランジスタＤＭ１を介して主電
源に接続されている。トランジスタＤＭ１の出力側は主
電源の電圧Ｖｃｃよりも電圧レベルの低いクランプ電圧
Ｖｃｌｐに維持されており、信号ＰＩ２Ｎに応答してト
ランジスタＰＭ１がオンになるとノードＢＢ０にクラン
プ電圧Ｖｃｌｐが印加されるようになっている。すなわ
ちトランジスタＤＭ１、ＰＭ１はクランプ電圧印加手段
として構成されている。

【００２８】ＣＭＯＳインバータ論理ゲート３６はクラ
ンプ電圧Ｖｃｌｐを電源電圧として、ノードＢＢ０から
の信号を反転して出力する論理ゲート手段として構成さ
れており、出力端子Ｂ０が電圧レベル変換回路３８に接
続されている。

【００２９】電圧レベル変換回路３８は電圧レベル変換
手段として、論理機能部４０を構成するＮＭＯＳトラン
ジスタＮＭ２、ＮＭ３、出力端子プリチャージ機能部４
２を構成するＰＭＯＳトランジスタＰＭ４を備えて構成
されている。トランジスタＮＭ３とＮＭ２は互いにドレ
イン電極とソース電極が接続されており、トランジスタ
ＮＭ３のソースが接地され、ゲート電極が信号線ＰＩ２
Ｎに接続されている。トランジスタＮＭ２のゲート電極
は出力端子Ｂ０に接続され、ドレイン電極が出力端子Ｌ
０に接続されている。トランジスタＰＭ４のソース電極
は出力端子Ｌ０に接続され、ゲート電極が信号線ＰＩ２
Ｎに接続され、ドレイン電極が主電源に接続されてい
る。トランジスタＰＭ４は、基本クロック（プリチャー
ジ信号）ＰＩ２が活性化されて信号線ＰＩ２Ｎのレベル
がローレベルになったときにオンとなって出力端子Ｌ０
を電源電位に充電し、プリチャージ信号が非活性化され
て信号線ＰＩ２Ｎのレベルがハイレベルになったときに
はオフになる。トランジスタＮＭ３は信号線ＰＩ２Ｎの
レベルがローレベルのときにはオフとなり、信号線ＰＩ
２Ｎのレベルがハイレベルになったときにはオンとな
る。トランジスタＮＭ２はトランジスタＮＭ３がオンに
なったことを条件に、出力端子Ｂ０のレベルがハイレベ
ルになったときにのみオンとなり、それ以外のときには
オフとなる。すなわちＮＭ２、ＮＭ３はプリチャージ信
号が活性化されたときには出力端子Ｂ０の信号の伝送を
阻止し、プリチャージ信号が非活性化されたときには出
力端子Ｂ０の論理値に応じて出力端子Ｌ０を充電電位ま
たはディスチャージ状態にするように構成されている。
そして出力端子Ｌ０に出力された信号は、インバータ論
理ゲート４４介してデータバッファブロック３０へ出力
される。このデータバッファブロック３０はラッチ回路
４６、インバータ論理ゲート４８、５０、出力バッファ
５２を備えて構成されている。そして出力バッファ５２
の出力端子がデータ出力線ＤＢ０に接続されている。

【００３０】次に本実施例の読み出し動作を図４に従っ
て説明する。まず、基本クロック（プリチャージ信号）
ＰＩ２が“Ｌ”レベル（ＰＩ２Ｎ＝“Ｌ”）の間は、ワ
ードアドレスデコーダ２０から各ワード信号線ＷＳｎに
出力される信号のレベルは“ｌ”となり、ビット線アド
レスデコーダ２４からの信号によって指定のビット線選
択される。このときトランジスタＰＭ１がオンになり、
選択されたビット線ＢｉＴｎとノードＢＢ０にクランプ
電圧Ｖｃｌｐが印加される。さらに、このとき信号線Ｐ
Ｉ２Ｎが“Ｌ”となるのでトランジスタＰＭ４がオン
に、トランジスタＮＭ３がオフとなり、出力端子Ｌ０が
電源電圧Ｖｃｃにプリチャージされる。

【００３１】次に、基本クロックＰＩ２のレベルが
“Ｈ”から“Ｌ”に反転してプリチャージ期間が終了し
リード期間に移行すると、ワードアドレスデコーダ２０
の動作が開始され、１本のワード線ＲＷＳｎがアクティ
ブ状態となり、指定された１本のワード線に接続された
メモリ素子Ｍｉ群がアクセスされる。そしてワード線と
ビット線で選択されたメモリ素子Ｍｉの信号がノードＢ
Ｂ０に出力される。ノードＢＢ０に出力された電荷は、
選択されたメモリ素子Ｍｉのオン、オフ状態に応じてデ
ィスチャージ（“Ｌ”レベル）またはホールド状態
（“Ｈ”レベル）となる。このレベルはクランプ電圧Ｖ
ｃｌｐを基準として反転され、出力端子Ｂ０へ出力され
る。このときトランジスタＰＭ４はオフに、トランジス
タＮＭ３はオンになる。このため、出力端子Ｂ０のレベ
ルが“Ｌ”のときにはトランジスタＮＭ２がオフとなる
ので出力端子Ｌ０は電源電圧Ｖｃｃのレベルに保持され
る。

【００３２】一方、出力端子Ｂ０のレベルが“Ｈ”のと
きにはトランジスタＮＭ２がオンになるので、出力端子
Ｌ０は接地電位に固定される。そして出力端子Ｌ０の電
圧はインバータ論理ゲート４４を介してラッチ回路４６
に、出力クロックＰＩＬの“Ｈ”のタイミングでラッチ
される。

【００３３】このように、本実施例によれば、ノードＢ
Ｂ０とＣＭＯＳインバータ論理ゲート３６へクランプ電
圧Ｖｃｌｐを印加するとともに、電圧レベル変換回路３
８をダイナミック型で構成したため、低電圧動作に適し
た読み出し回路を構成することができる。またＹセレク
タ回路ブロック２６を構成するトランスミッションゲー
トがＣＭＯＳで構成されているため、低電圧、高速化に
効果がある。

【００３４】次に、ＲＯＭ読み出し回路の他の実施例を
図５に従って説明する。

【００３５】本実施例におけるＲＯＭ読み出し回路は、
インバータ論理ゲート５４と電圧レベル変換回路３８を
備えて構成されている。すなわち図１に示すＣＭＯＳイ
ンバータ論理ゲート３６の代わりに、ダイナミック型イ
ンバータ論理ゲート５４を用いて構成されている。この
インバータ論理ゲート５４は出力端子ディスチャージ機
能部５６を構成するＮＭＯＳトランジスタＮＭ４と、論
理機能部５８を構成するＰＭＯＳトランジスタＰＭ５、
ＰＭ６を備えて構成さえている。トランジスタＮＭ４は
ソース電極が接地され、ゲート電極がノードＢＢ０に接
続され、ドレイン電極が出力端子Ｂ０に接続されてい
る。トランジスタＰＭ５、ＰＭ６はドレイン電極とソー
ス電極が互いに直列に接続されている。そしてトランジ
スタＰＭ５のドレイン電極がクランプ電源に接続され、
ゲート電極がノードＢＢ０に接続されている。トランジ
スタＰＭ６のソースは出力端子Ｂ０に接続され、デート
電極が信号線ＰＩ２に接続されている。

【００３６】次に、本実施例の動作を図４のタイムチャ
ートに従って説明する。

【００３７】まず、プリチャージ期間（ＰＩ２＝
“Ｈ”、ノードＢＢ０＝“Ｈ”）においては、トランジ
スタＰＭ５、ＰＭ６がともにオフ状態になり、トランジ
スタＮＭ４はオン状態となる。このため出力端子Ｂ０は
低インピダンスを介して接地電位に固定される。これに
よりトランジスタＮＭ２も強制的にオフ状態となる。

【００３８】次に、リード期間に移行すると、トランジ
スタＰＭ６がオンになる。このときトランジスタＰＭ
５、ＮＭ４はノードＢＢ０がディスチャージ状態のとき
にそれぞれオン、オフ状態となり、ホールド状態のとき
にはそれぞれオフ、オン状態となる。すなわち、出力端
子Ｂ０には、ノードＢＢ０のレベルを反転したレベルの
信号が生じる。この出力端子Ｂ０の電圧は電圧レベル変
換回路３８で主電源の電位Ｖｃｃを基準としたレベルに
変換されて出力端子Ｌ０へ出力される。

【００３９】本実施例によれば、インバータ論理ゲート
５４にクランプ電圧を印加するとともに、インバータ論
理ゲート５４と電圧レベル変換回路３８を供にダイナミ
ック型で構成したため、低電圧動作に適した読み出し回
路を構成することができる。さらに本実施例では、出力
端子Ｂ０は接地電位を保持する状態でも低インピダンス
状態（“Ｌ”）にスタティックに固定されるので、ノイ
ズの影響を受けるのを抑制することができる。

【００４０】次に、本発明による第３の手段を構成する
ＲＯＭ電流検出型読み出し回路の実施例を図６に従って
説明する。

【００４１】本実施例における読み出し回路はＰＭＯＳ
トランジスタＰＭ２、ＮＭＯＳトランジスタＮＭ５、電
流源２７、インバータ論理ゲート４４を備えて構成され
ている。トランジスタＰＭ２はクランプ電圧印加手段と
して、ソース電極がノードＢＢ０に接続され、ゲード電
極が信号線ＰＩ２Ｎに接続され、ドレイン電極がクラン
プ電源に接続されている。トランジスタＮＭ５はスイッ
チング素子として、ソース電極がノードＢＢ０に接続さ
れ、ゲート電極が信号線ＰＩ２Ｎに接続され、ドレイン
電極が出力端子Ｓ０に接続されている。電流源２７は出
力端子Ｓ０と主電源に接続されている。

【００４２】上記実施例の動作を図７のタイムチャート
に従って説明する。まず、プリチャージ期間（ＰＩ１＝
“Ｈ”、ＰＩ２Ｎ＝“Ｌ”）においては、トランジスタ
ＮＭ５がオフに、トランジスタＰＭ２がオンとなり、ノ
ードＢＢ０にクランプ電圧が印加され、出力端子Ｓ０に
主電源の電圧Ｖｃｃが印加される。すなわち出力端子Ｓ
０が電流源２７を介して電圧Ｖｃｃに充電される。

【００４３】次にプリチャージ期間が終了すると（ＰＩ
２＝“Ｌ”、ＰＩ２Ｎ＝“Ｈ”）、トランジスタＮＭ５
がオンに、トランジスタＰＭ２がオフとなり、出力端子
Ｓ０には、ノードＢＢ０に接続されたメモリ素子Ｍｉの
しきい値電圧に応じた電圧が生じる。このとき、メモリ
素子Ｍｉのしきい値ＭＶｔｈが低い場合（“１”リード
時）には、電流源２７からＹセレクタ回路ブロック２６
内のＮＭＯＳスイッチ、メモリ素子Ｍｉを介して接地電
位へ直流パスができ、電流源２７に流れる電流によって
出力端子Ｓ０の電位が低下し、この電圧の変化がインバ
ータ論理ゲート４４によって論理電圧レベルに変換され
る。この場合、負荷電流駆動であるので、データを高速
に読み出すことができる。

【００４４】一方、メモリ素子Ｍｉのしきい値ＭＶｔｈ
が高い場合（“０”リード時）には、直流パスができな
いため、出力端子Ｓ０の電位は最終的には“Ｈ”レベル
に保持されるが、プリチャージ期間終了直後（ＰＩ２＝
“Ｌ”に切り替わった時）出力端子Ｓ０の寄生容量Ｃ
２、ノードＢＢ０の等価寄生容量Ｃ１との間でチャージ
シェアが起こり、一時的に電位が低下することがある。
このチャージシェア（電荷再配分）は、“０”リード時
にクランプ電圧が主電源の電位Ｖｃｃよりも低いことに
よって生じる。そしてこの低下が大きいと出力データの
読み出しに誤りを招くことがある。

【００４５】しかし、本実施例では、トランジスタＰＭ
２のプリチャージ機能によりプリチャージシェアによる
電位の低下を著しく低減することができる。この電圧低
下は次式の電圧Ｖｘ以下に抑えることができる。

【００４６】Ｖｘ＝Ｃ１・Ｖｃｌｐ（Ｃ１＋Ｃ２）＋Ｃ２・Ｖｃｃ／（Ｃ１＋Ｃ２） ≒Ｖｃｌｐ（Ｃ１＞Ｃ２）電流源２７としては、例えば、ゲート電極が接地電位に
固定され、ソース電極が電源Ｖｃｃに接続され、ドレイ
ン電極が出力端子Ｓ０に接続されたＰＭＯＳトランジス
タで構成することができる。

【００４７】このように、本実施例によれば、出力端子
Ｓ０がプリチャージされるとともに選択されたビット線
（ノードＢＢ０）が電源電圧またはクランプ電圧にプリ
チャージされるため、“０”リード時のチャージシェア
によって出力電圧が低下するのを抑制することができ
る。さらに、誤読み出しを防止できるとともに読み出し
速度の低減を抑制することができる。

【００４８】次に本発明による第４の手段を構成する電
流検出型読み出し回路の他の実施例を図８に従って説明
する。

【００４９】本実施例における読み出し回路は、トラン
ジスタＰＭ２、ＮＭ５の他に３入力−８出力デコーダ回
路６２を設けるとともに、図６に示す電流源６０の代わ
りに電流源を構成する複数のＰＭＯＳトランジスタＰＭ
３０〜３７を設けたものであり、他の構成は図６と同様
であるので、同一のものには同一符号を付してそれらの
説明は省略する。

【００５０】デコーダ回路６２は３本のモード信号線６
４からのコードに従って出力信号線６６の１本がアクテ
ィブレベル（“Ｌ”）となると、トランジスタＰＭ３０
〜ＰＭ３のうち１個のトランジスタがオンとなり、出力
端子Ｓ０へ電流を供給するようになっている。各トラン
ジスタＰＭ３０〜ＰＭ３７はそれぞれチャンネル比が相
異なるように構成されているので、所望の電圧範囲、速
度仕様（出力端子Ｓ０の入力“Ｌ”レベルとディスチャ
ージ速度）に応じて最適な組み合わせなものを選択する
ことができる。例えば、低電圧／低速度型、高電圧／高
速度型を電圧範囲に応じて選択することができる。

【００５１】次に、本発明の第４の手段を構成するＲＯ
Ｍ読み出し回路の実施例を図９に従って説明する。本実
施例における読み出し回路は、図６に示す電流検出型読
み出し回路に相当する電流型読み出し回路６８と電圧検
出型読み出し回路７０及びオア論理ゲート回路（信号選
択論理回路）７２を備えて構成されている。

【００５２】電流型読み出し回路６８は、電流源を構成
するＰＭＯＳトランジスタＰＭ３２、電流源からの電流
をノードＢＢ０に供給するか否かを制御するためのスイ
ッチング素子を構成するＰＭＯＳトランジスタＰＭ３、
ＮＭＯＳトランジスタＮＭ５、ＮＭ６、ＮＭ７、出力端
子Ｓ０のレベルを変換する第１の電圧レベル変換回路７
４を備えて構成されている。

【００５３】電圧検出型読み出し回路７０はクランプ電
圧印加手段を構成するＰＭＯＳトランジスタＰＭ２、ノ
ードＢＢ０からの信号のレベルを変換する第２の電圧レ
ベル変換回路７６を備えて構成されている。そして各電
圧レベル変換回路７４、７６の出力端子がオア論理ゲー
ト回路７２に接続されている。

【００５４】次に、上記実施例の動作について説明す
る。まず、プリチャージ期間（ＰＩ２＝“Ｈ”）におい
ては、トランジスタＮＭ７がオンに、トランジスタＰＭ
３はオフとなり、ノード７８が接地電位となるので、ト
ランジスタＮＭ５がオフとなる。これにより、出力端子
Ｓ０とノードＢＢ０とが互いに電気的に分離されると同
時に、出力端子Ｓ０がトランジスタＰＭ３２を介して電
圧Ｖｃｃレベルにプリチャージされ、ノードＢＢ０がト
ランジスタＰＭ２を介してクランプ電圧のレベルにプリ
チャージされる。

【００５５】次に、プリチャージ期間が終了すると（Ｐ
Ｉ２＝“Ｌ”）、トランジスタＰＭ３がオンに、トラン
ジスタＮＭ７がオフとなるので、ノードＢＢ０はある電
位まで低下する。このときメモリ素子Ｍｉの値によって
ノードＢＢ０の電位が上昇すると、トランジスタＰＭ３
とトランジスタＮＭ６で構成するインバータ論理ゲート
の出力であるノード７８の電圧が低下し、ある電圧レベ
ルでトランジスタＮＭ５がオフとなる。従って、ノード
ＢＢ０の電位は、負帰還回路によってある電圧レベル以
上に上がることはない。実際上、低電圧領域では、ノー
ドＢＢ０の電位は、トランジスタＮＭ６をオン状態にさ
せるまで上がることがないので、負帰還回路による負帰
還制御が働くことがなく、ノードＢＢ０の電位は接地電
位近くまで下がることになる。

【００５６】そして、本実施例においては、ゲート回路
７２がオア論理で構成されているため、“１”リード時
（メモリ素子のしきい値電圧が低い時）両読み出し回路
６８、７０の出力データのうち応答速度の早いデータが
出力される。一方、“０”リード時（メモリ素子Ｍｉの
しきい値電圧が高いとき）は両読み出し回路６８、７０
のアンド論理によるデータが出力される。従って、本実
施例によれば、データを高速度に読み出すことができる
とともに、チャージシェアによる誤動作を防止すること
ができる。

【００５７】本発明の第６の手段を構成するＲＯＭ読み
出し回路の他の実施例を図１０に従って説明する。

【００５８】本実施例における読み出し回路は電流検出
型読み出し回路８０と電圧検出型読み出し回路８２およ
びオア論理ゲート回路７２を備えて構成されている。読
み出し回路８０は、図９に示す読み出し回路６８の他
に、２入力ＮＡＮＤ論理ゲート８４を設けたものであ
り、読み出し回路８２は、図９に示す読み出し回路７０
の他に、インバータ論理ゲート８６、２入力ＮＡＮＤ回
路８８を設け、インバータ論理ゲート８６の出力信号を
２入力ＮＡＮＤ論理ゲート８４へ入力するようにしたも
のであり、他の構成は図９に示すものと同様であるの
で、同一のものには同一符号を付してそれらの説明は省
略する。なお、インバータ論理ゲート８６と２入力ＮＡ
ＮＤ回路８８には電圧検出モード信号９０が入力されて
いる。

【００５９】次に上記実施例の動作について説明する。
まず、電圧検出モード信号９０のレベルが“Ｈ”インバ
ータ論理ゲート８６の出力レベルが“Ｌ”）の場合、２
入力ＮＡＮＤ論理ゲート８４出力は“Ｈ”になるので、
トランジスタＮＭ５がオフとなって、出力端子Ｓ０が
“Ｈ”となる。そしてノードＢＢ０に入力された信号は
２入力ＮＡＮＤ回路８８、インバータ論理ゲート７６を
介してオア論理ゲート回路７２へ出力される。

【００６０】一方、電圧検出モード信号９０のレベルが
“Ｌ”の場合は、２入力ＮＡＮＤ回路８８の出力は
“Ｈ”に固定され、読み出し回路８０の信号がプリチャ
ージ信号ＰＩ２Ｎのレベルによって動作が制御され、ノ
ードＢＢ０に出力された信号がインバータ論理ゲート７
４を介してオア論理ゲート回路７２に出力されることに
なる。

【００６１】本実施例によれば、電圧検出モード信号９
０のレベルによって一方の読み出し回路のみを選択して
動作させることができ、動作電圧範囲、動作速度範囲に
応じた読み出し回路を選択することができる。

【００６２】図１１は本発明のＲＯＭをシングルチップ
マイクロプロセッサＬＳＩに適応したときの実施例を示
す構成図である。図１１において、マイクロプロセッサ
はＲＯＭ１００，ＲＡＭ１０１，インストラクションレ
ジスタ１０２，スタックポインタ１０３、論理演算回路
１０４、プログラムカウンタ１０５、アキュムレータ１
０６、キャリービット１０７、ステータスレジスタ１０
８、メインバス１０９、第１の内部バス１１０、第２の
内部バス１１１、入力／出力ポート１１３を備えて構成
されている。

【００６３】ＲＯＭ１００は、通常４〜１６Ｋワードの
動作制御手順を示すプログラムを格納するようになって
いる。アキムレータ１０６およびワークレジスタ１１２
は論理演算回路１０４の演算結果を保持するとともに、
メモリ、入力／出力ポート１１３および他のレジスタと
の間でデータ転送を行うために用いられるようになって
いる。キャリービット１０７は演算命令実行時の論理演
算回路１０４のオーバーフローを保持するようになって
いる。ステータスレジスタ１０８は演算命令や比較命令
での論理演算回路１０４のオーバーフローと論理演算回
路１０４のノンゼロなどのステータス情報を格納し、分
岐命令の分岐条件として使用されるようになっている。
入力／出力ポート１１３はプログラム命令によって予め
入力、出力、入力／出力などのピン機能を実現する応答
回路を構成するようになっている。プログラムカウンタ
１０５はＲＯＭ１００のアドレスを保持するレジスタと
して構成され、スタックポインタ１０３はスタックエリ
ア上の次の退避空間のアドレスを保持するレジスタとし
て構成されている。インストラクション１０２はＲＯＭ
１００の出力データをデコードし、演算命令、ライト、
リード命令のための制御信号を発生するようになってい
る。

【００６４】またＲＯＭ１００には、プログラムカウン
タ１０５からのアドレス信号ＡＤ０〜ＡＤ１１が内部バ
ス１１０を介して入力されるようになっている。そして
ＲＯＭ１００の８ビットのデータＤＢ０〜ＤＢ７は時分
割されて内部バスへ出力される。このデータはインスト
ラクションデコーダ１０２によってデコードされ、論理
演算回路１０４に対する論理演算制御信号およびＲＡＭ
１０１、ＲＯＭ１００、他のレジスタのリード／ライト
制御信号が生成され、所定の演算、論理命令分からなる
プログラムが実行されるようになっている。

【００６５】上記実施例によるマイクロプロセッサに
は、本発明に係るＲＯＭ１００が用いられているため、
ＲＯＭ１００の低電圧化によってマイクロプロッセッサ
の低電圧動作を容易に実現することができる。

【００６６】

【発明の効果】以上説明したように、本発明によれば、
読み出し回路をダイナミック型で構成したため、データ
の読み出しを低電圧動作で行う事が可能になり、装置の
小型化に寄与することができる。またダイナミック型読
み出し回路にプリチャージ機能を付加するようにしたた
め、チャージシェアの影響を低減し、安定した低電圧動
作を実行することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す半導体メモリ装置の回
路構成図である。

【図２】本発明の一実施例を示す半導体メモリ装置の全
体構成を示すブロック構成図である。

【図３】メモリブロックの回路構成図である。

【図４】本発明の半導体メモリ装置の作用を説明するる
ためのタイムチャートである。

【図５】半導体メモリ装置の読み出し回路の回路構成図
である。

【図６】半導体メモリ装置の読み出し回路の回路構成図
である。

【図７】図６に示す読み出し回路の作用を説明するため
のタイムチャートである。

【図８】半導体メモリ装置の読み出し回路を示す回路構
成図である。

【図９】電流検出型および電圧検出型の読み出し回路を
示す回路構成図である。

【図１０】半導体メモリ装置の電流検出型および電圧検
出型の読み出し回路を示す回路構成図である。

【図１１】本発明のＲＯＭを搭載したマイクロプロセッ
サの全体構成図である。

【符号の説明】

２０ワードアドレスデコーダ２２メモリセルアレイ２４ビット線アドレスデコーダ２６Ｙセレクタ回路ブロック２８センスアンプ回路ブロック３０データバッファブロック３４メモリブロック３６ＣＭＯＳインバータ論理ゲート３８電圧レベル変換回路４０論理機能部４２出力端子プリチャージ機能部４４インバータ論理ゲート５４インバータ論理ゲート５６出力端子ディスチャージ機能部５８論理機能部

───────────────────────────────────────────────────── フロントページの続き (72)発明者石橋謙一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者神納浩太東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】複数の電極を備えてデータを記憶する複
数のメモリ素子と、各半導体の電源供給用の電極に接続
された複数のビット線と、各半導体のゲート電極に接続
されて複数のワード線と、ビット線群の中の指定のビッ
ト線を選択するビット線選択手段と、プリチャージ信号
が非活性化状態のときにワード線群の中の指定のワード
線に接続されたメモリ素子をアクセスするワード線選択
手段と、活性化されたプリチャージ信号に応答して主電
源より電圧の低いクランプ電圧をビット線選択手段によ
り選択されたビット線に印加するクランプ電圧印加手段
と、電源電圧がクランプ電圧に設定されてクランプ電圧
印加手段によりクランプ電圧の印加されたビット線から
の信号を受けこの信号を論理に応じた信号に変換して出
力端子から出力する論理ゲート手段と、論理ゲート手段
の出力信号の電圧レベルを主電源の電圧レベルに変換し
て出力端子から出力する電圧レベル変換手段とを備え、
前記電圧レベル変換手段は、活性化されたプリチャージ
信号に応答して出力端子を主電源電位に充電する出力端
子プリチャージ機能部と、活性化されたプリチャージ信
号を受けたときに論理ゲート回路からの信号の伝送を阻
止しプリチャージ信号が非活性化されたときには論理ゲ
ート回路の出力信号の論理値に応じて出力端子を充電電
位状態またはディスチャージ状態にする論理機能部とか
ら構成されている半導体メモリ装置。
【請求項２】複数の電極を備えてデータを記憶する複
数のメモリ素子と、各半導体の電源供給用の電極に接続
された複数のビット線と、各半導体のゲート電極に接続
されて複数のワード線と、ビット線群の中の指定のビッ
ト線を選択するビット線選択手段と、プリチャージ信号
が非活性化状態のときにワード線群の中の指定のワード
線に接続されたメモリ素子をアクセスするワード線選択
手段と、活性化されたプリチャージ信号に応答して主電
源より電圧の低いクランプ電圧をビット線選択手段によ
り選択されたビット線に印加するクランプ電圧印加手段
と、電源電圧がクランプ電圧に設定されてクランプ電圧
印加手段によりクランプ電圧の印加されたビット線から
の信号を受けこの信号を論理に応じた信号に変換して出
力端子から出力する論理ゲート手段と、論理ゲート手段
の出力信号の電圧レベルを主電源の電圧レベルに変換し
て出力端子から出力する電圧レベル変換手段とを備え、
前記論理ゲート手段は、プリチャージ信号が活性化され
たときにクランプ電圧印加手段によりクランプ電圧の印
加されたビット線からの信号に応答して出力端子を接地
電位にディスチャージする出力端子ディスチャージ機能
部と、プリチャージ信号が活性化されたときにクランプ
電圧印加手段によりクランプ電圧の印加されたビット線
からの信号の伝送を阻止しプリチャージ信号が非活性化
されたときにはクランプ電圧印加手段によりクランプ電
圧の印加されたビット線からの信号の論理値に応じた信
号を出力端子へ出力する論理機能部とから構成され、前
記電圧レベル変換手段は、活性化されたプリチャージ信
号に応答して出力端子を主電源電位に充電する出力端子
プリチャージ機能部と、活性化されたプリチャージ信号
を受けたときに論理ゲート手段からの信号の伝送を阻止
しプリチャージ信号が非活性化されたときには論理ゲー
ト手段の出力信号の論理値に応じて出力端子を充電電位
状態またはディスチャージ状態にする論理機能部とから
構成されている半導体メモリ装置。
【請求項３】電圧レベル変換手段の出力端子プリチャ
ージ機能部は、ドレイン電極が主電源に接続され、ソー
ス電極が出力端子に接続され、ゲート電極にプリチャー
ジ信号が印加される第１導電型ＭＯＳトランジスタで構
成され、電圧レベル変換手段の論理機能部は、ドレイン
電極とソース電極が互いに接続された一対の第２導電型
ＭＯＳトランジスタを備え、第２導電型ＭＯＳトランジ
スタ群のうち一方のトランジスタのドレイン電極が論理
機能部の出力端子に接続され、ゲート電極が論理ゲート
手段の出力端子に接続され、他方のトランジスタのゲー
ト電極にプリチャージ信号が印加され、ソース電極が接
地されてなる請求項１または２記載の半導体メモリ装
置。
【請求項４】論理ゲート手段はＣＭＯＳインバータ回
路で構成されており、電圧レベル変換手段の出力端子
プリチャージ機能部は、ドレイン電極が主電源に接続さ
れ、ソース電極が出力端子に接続され、ゲート電極にプ
リチャージ信号が印加される第１導電型ＭＯＳトランジ
スタで構成され、電圧レベル変換手段の論理機能部は、
ドレイン電極とソース電極が互いに接続された一対の第
２導電型ＭＯＳトランジスタを備え、第２導電型ＭＯＳ
トランジスタ群のうち一方のトランジスタのドレイン電
極が論理機能部の出力端子に接続され、ゲート電極が論
理ゲート手段の出力端子に接続され、他方のトランジス
タのゲート電極にプリチャージ信号が印加され、ソース
電極が接地されてなる請求項１記載の半導体メモリ装
置。
【請求項５】論理ゲート手段の出力端子ディスチャー
ジ機能部は、ソース電極が接地され、ドレイン電極が出
力端子ディスチャージ機能部の出力端子に接続され、ゲ
ート電極にプリチャージ信号が印加される第１導電型Ｍ
ＯＳトランジスタで構成され、論理ゲート手段の論理機
能部は、ドレイン電極とソース電極とが互いに接続され
た一対の第２導電型ＭＯＳトランジスタを備え、第２導
電型ＭＯＳトランジスタ群のうち一方のトランジスタの
ドレイン電極にクランプ電圧が印加され、ゲート電極に
クランプ電圧印加手段によりクランプ電圧の印加された
ビット線からの信号が印加され、他方のトランジスタの
ゲート電極にプリチャージ信号が印加され、ソース電極
が論理機能部の出力端子に接続されてなり、電圧レベル変換手段の出力端子プリチャージ機能部は、
ドレイン電極が主電源に接続され、ソース電極が出力端
子に接続され、ゲート電極にプリチャージ信号が印加さ
れる第１導電型ＭＯＳトランジスタで構成され、電圧レ
ベル変換手段の論理機能部は、ドレイン電極とソース電
極が互いに接続された一対の第２導電型ＭＯＳトランジ
スタを備え、第２導電型ＭＯＳトランジスタ群のうち一
方のトランジスタのドレイン電極が論理機能部の出力端
子に接続され、ゲート電極が論理ゲート手段の出力端子
に接続され、他方のトランジスタのゲート電極にプリチ
ャージ信号が印加され、ソース電極が接地されてなる請
求項２記載の半導体メモリ装置。
【請求項６】複数の電極を備えてデータを記憶する複
数のメモリ素子と、各半導体の電源供給用の電極に接続
された複数のビット線と、各半導体のゲート電極に接続
されて複数のワード線と、ビット線群の中の指定のビッ
ト線を選択するビット線選択手段と、プリチャージ信号
が非活性化状態のときにワード線群の中の指定のワード
線に接続されたメモリ素子をアクセスするワード線選択
手段と、活性化されたプリチャージ信号に応答して主電
源より電圧の低いクランプ電圧をビット線選択手段によ
り選択されたビット線に印加するクランプ電圧印加手段
と、クランプ電圧印加手段によりクランプ電圧の印加さ
れたビット線からの信号を受けこの信号を主電源の電圧
レベルを基準としたレベルに変換して出力端子から出力
する電圧レベル変換手段とを備え、前記電圧レベル変換
手段は、主電源と出力端子に接続された電流源と、出力
端子とビット線とを結ぶ伝送路中に挿入されて活性化さ
れたプリチャージ信号に応答して前記伝送路を遮断しプ
リチャージ信号が非活性化されたときには電流源からの
電流をビット線に供給するスイッチング素子とから構成
されている半導体メモリ装置。
【請求項７】複数の電極を備えてデータを記憶する複
数のメモリ素子と、各半導体の電源供給用の電極に接続
された複数のビット線と、各半導体のゲート電極に接続
されて複数のワード線と、ビット線群の中の指定のビッ
ト線を選択するビット線選択手段と、プリチャージ信号
が非活性化状態のときにワード線群の中の指定のワード
線に接続されたメモリ素子をアクセスするワード線選択
手段と、活性化されたプリチャージ信号に応答して主電
源より電圧の低いクランプ電圧をビット線選択手段によ
り選択されたビット線に印加するクランプ電圧印加手段
と、クランプ電圧印加手段によりクランプ電圧の印加さ
れたビット線からの信号を受けこの信号を主電源の電圧
レベルを基準としたレベルに変換して出力端子から出力
する電圧レベル変換手段とを備え、前記電圧レベル変換
手段は、主電源と出力端子に接続されて指令により電流
を出力する複数の電流源と、複数の電流源の中の指定の
電流源に対して電流の出力を指令する電流源選択部と、
出力端子とビット線とを結ぶ伝送路中に挿入されて活性
化されたプリチャージ信号に応答して前記伝送路を遮断
しプリチャージ信号が非活性化されたときには指定の電
流源からの電流をビット線に供給するスイッチング素子
とから構成されている半導体メモリ装置。
【請求項８】複数の電極を備えてデータを記憶する複
数のメモリ素子と、各半導体の電源供給用の電極に接続
された複数のビット線と、各半導体のゲート電極に接続
されて複数のワード線と、ビット線群の中の指定のビッ
ト線を選択するビット線選択手段と、プリチャージ信号
が非活性化状態のときにワード線群の中の指定のワード
線に接続されたメモリ素子をアクセスするワード線選択
手段と、活性化されたプリチャージ信号に応答して主電
源より電圧の低いクランプ電圧をビット線選択手段によ
り選択されたビット線に印加するクランプ電圧印加手段
と、クランプ電圧印加手段によりクランプ電圧の印加さ
れたビット線からの信号を受けこの信号を主電源の電圧
レベルを基準としたレベルに変換して出力する電圧レベ
ル変換手段とを備え、前記電圧レベル変換手段は、主電
源に接続された電流源と、電流源とビット線とを結ぶ伝
送路中に挿入されて活性化されたプリチャージ信号に応
答して前記伝送路を遮断しプリチャージ信号が非活性化
されたときには電流源からの電流をビット線に供給する
スイッチング素子と、スイッチング素子からの信号のレ
ベルを変換する第１電圧レベル変換回路と、ビット線か
らの信号のレベルを変換する第２電圧レベル変換回路
と、第１電圧レベル変換回路の出力信号と第２電圧レベ
ル変換回路の出力信号うち一方の出力信号を選択して出
力する信号選択論理回路とから構成されている半導体メ
モリ装置。
【請求項９】複数の電極を備えてデータを記憶する複
数のメモリ素子と、各半導体の電源供給用の電極に接続
された複数のビット線と、各半導体のゲート電極に接続
されて複数のワード線と、ビット線群の中の指定のビッ
ト線を選択するビット線選択手段と、プリチャージ信号
が非活性化状態のときにワード線群の中の指定のワード
線に接続されたメモリ素子をアクセスするワード線選択
手段と、活性化されたプリチャージ信号に応答して主電
源より電圧の低いクランプ電圧をビット線選択手段によ
り選択されたビット線に印加するクランプ電圧印加手段
と、クランプ電圧印加手段によりクランプ電圧の印加さ
れたビット線からの信号を受けこの信号を主電源の電圧
レベルを基準としたレベルに変換して出力する電圧レベ
ル変換手段とを備え、前記電圧レベル変換手段は、主電
源に接続された電流源と、電流源とビット線とを結ぶ伝
送路中に挿入されて活性化されたプリチャージ信号に応
答して前記伝送路を遮断しプリチャージ信号が非活性化
されたときには電流源からの電流をビット線に供給する
スイッチング素子と、スイッチング素子からの信号のレ
ベルを変換する第１電圧レベル変換回路と、ビット線か
らの信号のレベルを変換する第２電圧レベル変換回路
と、第１電圧レベル変換回路の出力信号と第２電圧レベ
ル変換回路の出力信号うち一方の出力信号を選択して出
力する論理ゲート回路と、第１電圧レベル変換回路と第
２電圧レベル変換回路のうち一方の電圧レベル変換回路
を動作状態にし他方の電圧レベル変換回路と非動作状態
とする動作状態選択回路とから構成されている半導体メ
モリ装置。
【請求項１０】データを記憶する半導体メモリ装置と
して請求項１乃至９のうちいずれか１項に記載のメモリ
素子装置を実装してなるマイクロコンピュータ。