JPH07191905A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH07191905A JPH07191905A JP5333637A JP33363793A JPH07191905A JP H07191905 A JPH07191905 A JP H07191905A JP 5333637 A JP5333637 A JP 5333637A JP 33363793 A JP33363793 A JP 33363793A JP H07191905 A JPH07191905 A JP H07191905A
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- Japan
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- address
- bus
- data
- external memory
- memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】ハスサイジング機能を内蔵し、しかも外部の部
品点数を増加させないマイクロコンピュータを提供す
る。 【構成】本発明のマイクロコンピュータは、ＣＰＵ３１
とマルチプレクサ４１との間にアドレスセレクタ４０が
挿入され、その一方の入力端が上位アドレスバス３４
に、他方の入力端がアドレスラッチ３８を介して上位ア
ドレスバス３４にそれぞれ接続されている。したがっ
て、８ビット語長のメモリのみをマイクロコンピュータ
に接続するとき、ＡＤ（１５〜８）３が、外部メモリを
アクセス中は上位アドレスを出力し、アクセスしないと
きは上位アドレスを保持するので、ＡＤ（１５〜８）３
を直接外部メモリとアドレスデコーダに接続しても誤動
作、あるいはアドレスのフローティングによる貫通電流
が発生しない。
品点数を増加させないマイクロコンピュータを提供す
る。 【構成】本発明のマイクロコンピュータは、ＣＰＵ３１
とマルチプレクサ４１との間にアドレスセレクタ４０が
挿入され、その一方の入力端が上位アドレスバス３４
に、他方の入力端がアドレスラッチ３８を介して上位ア
ドレスバス３４にそれぞれ接続されている。したがっ
て、８ビット語長のメモリのみをマイクロコンピュータ
に接続するとき、ＡＤ（１５〜８）３が、外部メモリを
アクセス中は上位アドレスを出力し、アクセスしないと
きは上位アドレスを保持するので、ＡＤ（１５〜８）３
を直接外部メモリとアドレスデコーダに接続しても誤動
作、あるいはアドレスのフローティングによる貫通電流
が発生しない。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特にアドレス出力機能を改善した情報処理装置に関す
る。
特にアドレス出力機能を改善した情報処理装置に関す
る。
【０００２】
【従来の技術】マイクロコンピュータの高速化の手法と
して、外部のメモリにアクセスするバス幅を大きくする
ことが一般に行われている。例えば、バス幅を８ビット
長から１６ビット長に変更することで、最高で２倍のバ
ス性能を引出すことが可能である。
して、外部のメモリにアクセスするバス幅を大きくする
ことが一般に行われている。例えば、バス幅を８ビット
長から１６ビット長に変更することで、最高で２倍のバ
ス性能を引出すことが可能である。
【０００３】しかし、バス幅を増やせばバスを制御する
為の部品点数の増大、配線パターンの増加を招き、シス
テムコストが高くなる。しかもバス幅の大きなメモリは
価格が高く、入手も困難である。そのため、性能の高い
システムでは大きなバス幅を選択し、価格の安いシステ
ムでは小さなバス幅を選択できるように、バスサイジン
グ機能を内蔵したマイクロコンピュータが各社から提供
されている。
為の部品点数の増大、配線パターンの増加を招き、シス
テムコストが高くなる。しかもバス幅の大きなメモリは
価格が高く、入手も困難である。そのため、性能の高い
システムでは大きなバス幅を選択し、価格の安いシステ
ムでは小さなバス幅を選択できるように、バスサイジン
グ機能を内蔵したマイクロコンピュータが各社から提供
されている。
【０００４】この様な、バスサイジング機能を内蔵した
マイクロコンピュータの一例が特許願４−２３５７８２
に記載されている。
マイクロコンピュータの一例が特許願４−２３５７８２
に記載されている。
【０００５】特許願４−２３５７８２に記載のマイクロ
コンピュータは、外部のメモリを配置するアドレス空間
を複数の領域に分割し、それぞれの領域の語長を定める
複数のフラグと、フラグの状態とアクセスするアドレス
とに応じて外部のデータバス端子上の語長を選択する手
段を有している。
コンピュータは、外部のメモリを配置するアドレス空間
を複数の領域に分割し、それぞれの領域の語長を定める
複数のフラグと、フラグの状態とアクセスするアドレス
とに応じて外部のデータバス端子上の語長を選択する手
段を有している。
【０００６】この従来のマイクロコンピュータ内部の構
成を図面を用いて説明する。
成を図面を用いて説明する。
【０００７】従来例のマイクロコンピュータの構成をブ
ロック図で示した図６を参照すると、本実施例のマイク
ロコンピュータは、８ビット長の下位アドレスおよびデ
ータ時分割バス端子（以下ＡＤ（７〜０）と称する）２
と、８ビット長の上位アドレスおよびデータ時分割バス
端子（以下ＡＤ（１５〜８）と称する）３と、アドレス
・ラッチ・タイミング信号端子（以下ＡＳＴＢと称す
る）４と、リード信号端子（以下、反転ＲＤと称する）
５と、偶数番地へのライト信号端子（以下、反転ＬＷＲ
と称する）６と、奇数番地へのライト信号端子（以下、
反転ＨＷＲと称する）７と、ＣＰＵ３１と、上位データ
バス３２と、下位データバス３３と、上位アドレスバス
３４と、下位アドレスバス３５と、バス幅指定フラグ３
６と、アドレスコンパレータ３７と、データセレクタ３
９と、マルチプレクサ６４１および６４２と、タイミン
グ生成回路６４３とを内蔵している。
ロック図で示した図６を参照すると、本実施例のマイク
ロコンピュータは、８ビット長の下位アドレスおよびデ
ータ時分割バス端子（以下ＡＤ（７〜０）と称する）２
と、８ビット長の上位アドレスおよびデータ時分割バス
端子（以下ＡＤ（１５〜８）と称する）３と、アドレス
・ラッチ・タイミング信号端子（以下ＡＳＴＢと称す
る）４と、リード信号端子（以下、反転ＲＤと称する）
５と、偶数番地へのライト信号端子（以下、反転ＬＷＲ
と称する）６と、奇数番地へのライト信号端子（以下、
反転ＨＷＲと称する）７と、ＣＰＵ３１と、上位データ
バス３２と、下位データバス３３と、上位アドレスバス
３４と、下位アドレスバス３５と、バス幅指定フラグ３
６と、アドレスコンパレータ３７と、データセレクタ３
９と、マルチプレクサ６４１および６４２と、タイミン
グ生成回路６４３とを内蔵している。
【０００８】ＣＰＵ３１は上位アドレスバス３４、下位
アドレスバス３５にメモリアクセス時のアドレスを出力
し、上位データバス３２、下位データバス３３に対して
データを入出力し、タイミング生成回路６４３に対して
外部メモリ選択信号４５、リード信号４６、ライト信号
４７、クロック４８を出力する。
アドレスバス３５にメモリアクセス時のアドレスを出力
し、上位データバス３２、下位データバス３３に対して
データを入出力し、タイミング生成回路６４３に対して
外部メモリ選択信号４５、リード信号４６、ライト信号
４７、クロック４８を出力する。
【０００９】上位アドレスバス３４は、マルチプレクサ
６４１を介してＡＤ（１５〜８）３に接続しているとと
もに、アドレスコンパレータ３７にアドレスを供給す
る。
６４１を介してＡＤ（１５〜８）３に接続しているとと
もに、アドレスコンパレータ３７にアドレスを供給す
る。
【００１０】下位アドレスバス３５はマルチプレクサ６
４２を介してＡＤ（７〜０）２に接続している。
４２を介してＡＤ（７〜０）２に接続している。
【００１１】上位データバス３２は、マルチプレクサ６
４１を介してＡＤ（１５〜８）３に接続しているととも
に、データセレクタ３９、マルチプレクサ６４２を介し
てＡＤ（７〜０）２に接続している。
４１を介してＡＤ（１５〜８）３に接続しているととも
に、データセレクタ３９、マルチプレクサ６４２を介し
てＡＤ（７〜０）２に接続している。
【００１２】下位データバス３３は、データセレクタ３
９、マルチプレクサ６４２を介してＡＤ（７〜０）２端
子に接続しているとともに、バス幅指定フラグ３６に設
定データを供給する。
９、マルチプレクサ６４２を介してＡＤ（７〜０）２端
子に接続しているとともに、バス幅指定フラグ３６に設
定データを供給する。
【００１３】バス幅指定フラグ３６は、下位データバス
３３を介してＣＰＵ３１により書込み可能なフラグであ
る。アドレスコパレータ３７は、バス幅指定フラグと上
位アドレスとを比較してバス幅指定信号４４をデータセ
レクタ３９、タイミング生成回路６４３に供給する。
３３を介してＣＰＵ３１により書込み可能なフラグであ
る。アドレスコパレータ３７は、バス幅指定フラグと上
位アドレスとを比較してバス幅指定信号４４をデータセ
レクタ３９、タイミング生成回路６４３に供給する。
【００１４】タイミング生成回路６４３はマルチプレク
サ６４１および６４２に時分割タイミングを供給すると
共に、ＡＳＴＢ４、反転ＲＤ５、反転ＬＷＲ６、反転Ｈ
ＷＲ７を生成する。
サ６４１および６４２に時分割タイミングを供給すると
共に、ＡＳＴＢ４、反転ＲＤ５、反転ＬＷＲ６、反転Ｈ
ＷＲ７を生成する。
【００１５】次に、マイクロコンピュータ内部の動作を
説明する。
説明する。
【００１６】まずＣＰＵ３１は、外部に接続するメモリ
の語長を指定するため下位データバス３３を介してバス
幅指定フラグ３６への書込みを行う。
の語長を指定するため下位データバス３３を介してバス
幅指定フラグ３６への書込みを行う。
【００１７】本実施例では、バス幅指定フラグ３６のビ
ット０がアドレス領域００００Ｈから７ＦＦＦＨに、ビ
ット１がアドレス領域８０００ＨからＦＦＦＦＨに、そ
れぞれ対応している。
ット０がアドレス領域００００Ｈから７ＦＦＦＨに、ビ
ット１がアドレス領域８０００ＨからＦＦＦＦＨに、そ
れぞれ対応している。
【００１８】バス幅指定フラグ３６がハイレベルの場合
には、対応する領域へのアクセス時にＡＤ（７〜０）
２，ＡＤ（１５〜８）３はバス幅１６ビット長となりロ
ウレベルの場合は８ビット長となる。
には、対応する領域へのアクセス時にＡＤ（７〜０）
２，ＡＤ（１５〜８）３はバス幅１６ビット長となりロ
ウレベルの場合は８ビット長となる。
【００１９】バス幅指定フラグ３６の設定命令実行後
は、プログラムによって任意のアドレス領域をアクセス
することが可能になる。
は、プログラムによって任意のアドレス領域をアクセス
することが可能になる。
【００２０】外部メモリへのアクセスが発生すると、Ｃ
ＰＵ３１は上位アドレスバス３４および下位アドレスバ
ス３５に外部メモリのアドレスを出力し、上位データバ
ス３２及び下位データバス３３にデータを入出力する。
またリード信号４６およびライト信号４７の一方と、外
部メモリ選択信号４５およびクロック４８を出力する。
ＰＵ３１は上位アドレスバス３４および下位アドレスバ
ス３５に外部メモリのアドレスを出力し、上位データバ
ス３２及び下位データバス３３にデータを入出力する。
またリード信号４６およびライト信号４７の一方と、外
部メモリ選択信号４５およびクロック４８を出力する。
【００２１】アドレスコンパレータ３７は、上位アドレ
スバス３４上のアドレスとバス幅指定フラグ３６の各フ
ラグの状態からバス幅指定信号４４を生成し、タイミン
グ生成回路６３４およびデータセレクタ３９に出力す
る。
スバス３４上のアドレスとバス幅指定フラグ３６の各フ
ラグの状態からバス幅指定信号４４を生成し、タイミン
グ生成回路６３４およびデータセレクタ３９に出力す
る。
【００２２】タイミング生成回路６４３は、バス幅指定
信号４４、リード信号４６、ライト信号４７、外部メモ
リ選択信号４５およびクロック４８に基づいて、ＡＳＴ
Ｂ４、反転ＲＤ５、反転ＬＷＲ６および反転ＨＷＲ７の
タイミングと入出力とを制御する。また同時にタイミン
グ生成回路６４３は、マルチプレクサ６４１および６４
２の時分割タイミング制御を行っている。
信号４４、リード信号４６、ライト信号４７、外部メモ
リ選択信号４５およびクロック４８に基づいて、ＡＳＴ
Ｂ４、反転ＲＤ５、反転ＬＷＲ６および反転ＨＷＲ７の
タイミングと入出力とを制御する。また同時にタイミン
グ生成回路６４３は、マルチプレクサ６４１および６４
２の時分割タイミング制御を行っている。
【００２３】データセレクタ３９は、バス幅指定信号４
４に基づいて上位データバス３２および下位データバス
３３の一方をＡＤ（７〜０）２に入出力するかを選択す
る。
４に基づいて上位データバス３２および下位データバス
３３の一方をＡＤ（７〜０）２に入出力するかを選択す
る。
【００２４】ＡＤ（７〜０）２およびＡＤ（１５〜８）
３は、ＡＳＴＢ４がハイレベルの期間中アドレスを出力
し、反転ＲＤ５、反転ＬＷＲ６および反転ＨＷＲ７の一
方がロウレベルの期間中データを入出力する。
３は、ＡＳＴＢ４がハイレベルの期間中アドレスを出力
し、反転ＲＤ５、反転ＬＷＲ６および反転ＨＷＲ７の一
方がロウレベルの期間中データを入出力する。
【００２５】ＡＳＴＢ４は、ＡＤ（７〜０）２、ＡＤ
（１５〜８）３が出力するアドレスのラッチタイミング
信号を出力する。反転ＲＤ５、反転ＬＷＲ６および反転
ＨＷＲ７は、それぞれ外部メモリに対する読み出し要求
信号、上位バスからの書込み要求信号および下位バスか
らの書込み要求信号を出力する。
（１５〜８）３が出力するアドレスのラッチタイミング
信号を出力する。反転ＲＤ５、反転ＬＷＲ６および反転
ＨＷＲ７は、それぞれ外部メモリに対する読み出し要求
信号、上位バスからの書込み要求信号および下位バスか
らの書込み要求信号を出力する。
【００２６】次に従来のマイクロコンピュータの外部に
メモリを接続したシステムの構成を説明する。
メモリを接続したシステムの構成を説明する。
【００２７】８ビットの語長を有するＲＡＭと１６ビッ
トの語長を有するＲＯＭを接続した場合の構成を示した
図７に併せて、従来のマイクロコンピュータが外部のメ
モリにアクセスする場合のタイミングチャートを示した
図８を参照すると、マイクロコンピュータ７０１の有す
るＡＤ（７〜０）２は、下位バス１０とアドレスラッチ
８とを介してＲＯＭ１５およびＲＡＭ１６に接続してい
る。
トの語長を有するＲＯＭを接続した場合の構成を示した
図７に併せて、従来のマイクロコンピュータが外部のメ
モリにアクセスする場合のタイミングチャートを示した
図８を参照すると、マイクロコンピュータ７０１の有す
るＡＤ（７〜０）２は、下位バス１０とアドレスラッチ
８とを介してＲＯＭ１５およびＲＡＭ１６に接続してい
る。
【００２８】ＡＤ（７〜０）２は、ＲＯＭ１５およびＲ
ＡＭ１６にアクセスする場合に、アクセスするアドレス
の下位８ビットを出力し、偶数アドレスへのアクセス時
に８ビットデータを入出力する。但しバス幅が８ビット
長の場合には、奇数アドレスアクセス時、偶数アドレス
アクセス時とも、ＡＤ（７〜０）２がデータを入出力す
る。
ＡＭ１６にアクセスする場合に、アクセスするアドレス
の下位８ビットを出力し、偶数アドレスへのアクセス時
に８ビットデータを入出力する。但しバス幅が８ビット
長の場合には、奇数アドレスアクセス時、偶数アドレス
アクセス時とも、ＡＤ（７〜０）２がデータを入出力す
る。
【００２９】ＡＤ（１５〜８）３は、上位バス１１とア
ドレスラッチ９とを介してＲＯＭ１５およびＲＡＭ１６
に接続している。ＡＤ（１５〜８）３は、アドレスの上
位８ビットを出力し、奇数番地の８ビットデータを入出
力する。但しバス幅が８ビットの場合には、ＡＤ（１５
〜８）３は上位アドレスの出力のみを行う。
ドレスラッチ９とを介してＲＯＭ１５およびＲＡＭ１６
に接続している。ＡＤ（１５〜８）３は、アドレスの上
位８ビットを出力し、奇数番地の８ビットデータを入出
力する。但しバス幅が８ビットの場合には、ＡＤ（１５
〜８）３は上位アドレスの出力のみを行う。
【００３０】ＡＳＴＢ４は、アドレスラッチ８、９に接
続しており、ＡＤ（１５〜８）３、ＡＤ（７〜０）２が
出力するアドレスのラッチタイミング時にハイレベルに
なることを示している。
続しており、ＡＤ（１５〜８）３、ＡＤ（７〜０）２が
出力するアドレスのラッチタイミング時にハイレベルに
なることを示している。
【００３１】反転ＲＤ５は、ＲＯＭ１５とＲＡＭ１６と
に接続され、データリード時にロウレベルになる。反転
ＬＷＲ６は、ＲＡＭ１６に接続している。ＲＡＭ１６の
バス幅が８ビットの為、反転ＨＷＲ７は、何も接続しな
い。
に接続され、データリード時にロウレベルになる。反転
ＬＷＲ６は、ＲＡＭ１６に接続している。ＲＡＭ１６の
バス幅が８ビットの為、反転ＨＷＲ７は、何も接続しな
い。
【００３２】反転ＬＷＲ６、反転ＨＷＲ７は、それぞれ
メモリの偶数アドレスと奇数アドレスへのデータの書き
込みタイミングを示す。但しバス幅が８ビットの場合に
は、奇数アドレスへの書き込み時、偶数アドレスへの書
き込み時とも、反転ＬＷＲ６がロウレベルとなる書き込
みタイミングを示す。
メモリの偶数アドレスと奇数アドレスへのデータの書き
込みタイミングを示す。但しバス幅が８ビットの場合に
は、奇数アドレスへの書き込み時、偶数アドレスへの書
き込み時とも、反転ＬＷＲ６がロウレベルとなる書き込
みタイミングを示す。
【００３３】アドレスデコーダ１３は、ＲＯＭ１５およ
びＲＡＭ１６の一方を選択するアドレスデコーダで、Ｒ
ＯＭ１５およびＲＡＭ１６に選択信号を出力する。
びＲＡＭ１６の一方を選択するアドレスデコーダで、Ｒ
ＯＭ１５およびＲＡＭ１６に選択信号を出力する。
【００３４】ＲＯＭ１５はバス幅１６ビット長のＲＯ
Ｍ、ＲＡＭ１６はバス幅８ビット長のＲＡＭである。
Ｍ、ＲＡＭ１６はバス幅８ビット長のＲＡＭである。
【００３５】従来例のＡＤ（１５〜８）３、ＡＤ（７〜
０）２は、出力するアドレスをアドレスラッチ８および
９にラッチすることを前提としており、ＡＳＴＢ４に対
するセットアップ、ホールドしか保証されないので、本
実施例では外部メモリへのアクセス期間以外は、ハイイ
ンピーダンス状態となっている。
０）２は、出力するアドレスをアドレスラッチ８および
９にラッチすることを前提としており、ＡＳＴＢ４に対
するセットアップ、ホールドしか保証されないので、本
実施例では外部メモリへのアクセス期間以外は、ハイイ
ンピーダンス状態となっている。
【００３６】従来のマイクロコンピュータに８ビットの
語長を有するメモリのみを接続した場合のシステムの構
成を示した図９を参照すると、ＲＯＭ３１５は８ビット
の語長を有するＲＯＭで、アドレスラッチ８、９、下位
バス１０、アドレスデコーダ１３および反転ＲＤ５にそ
れぞれ接続している。図７の構成と異なるのはＲＯＭ１
１５が８ビット長のメモリなのでデータ出力のために上
位バスに接続しないことのみである。
語長を有するメモリのみを接続した場合のシステムの構
成を示した図９を参照すると、ＲＯＭ３１５は８ビット
の語長を有するＲＯＭで、アドレスラッチ８、９、下位
バス１０、アドレスデコーダ１３および反転ＲＤ５にそ
れぞれ接続している。図７の構成と異なるのはＲＯＭ１
１５が８ビット長のメモリなのでデータ出力のために上
位バスに接続しないことのみである。
【００３７】アドレスラッチが１６ビット分必要なの
は、ＡＤ（１５〜８）３、ＡＤ（７〜０）２がＡＳＴＢ
４のタイミングでしかアドレスを出力しない可能性が有
るためである。
は、ＡＤ（１５〜８）３、ＡＤ（７〜０）２がＡＳＴＢ
４のタイミングでしかアドレスを出力しない可能性が有
るためである。
【００３８】
【発明が解決しようとする課題】従来のバスサイジング
機能を有するマイクロコンピュータでは、外部のメモリ
にアクセスしていない期間中のアドレスおよびデータ時
分割バス端子の出力が保証されないため、長い語長のバ
スに合せたアドレスラッチを外部に設ける必要が有っ
た。もしアドレスラッチを設けなければ、語長の短いメ
モリアクセス中でもメモリのアドレス入力が変化して誤
動作する上、アドレス入力がフローティングして大電流
が流れる可能性があるためである。そのため、部品点数
を増加する要因となっていた。
機能を有するマイクロコンピュータでは、外部のメモリ
にアクセスしていない期間中のアドレスおよびデータ時
分割バス端子の出力が保証されないため、長い語長のバ
スに合せたアドレスラッチを外部に設ける必要が有っ
た。もしアドレスラッチを設けなければ、語長の短いメ
モリアクセス中でもメモリのアドレス入力が変化して誤
動作する上、アドレス入力がフローティングして大電流
が流れる可能性があるためである。そのため、部品点数
を増加する要因となっていた。
【００３９】また、特に語長の短いメモリのみを接続可
能なマイクロコンピュータに対して上位互換性を持った
製品を開発する場合には、外部の接続も互換性を有する
べきであり、アドレスラッチを増設する分システムの従
来の構成との互換性を失うという課題が有った。
能なマイクロコンピュータに対して上位互換性を持った
製品を開発する場合には、外部の接続も互換性を有する
べきであり、アドレスラッチを増設する分システムの従
来の構成との互換性を失うという課題が有った。
【００４０】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、外部のメモリに対するアクセス手段の一部と
してアドレスバスとデータバスを分離して構成すると
き、前記データバス端子がデータを時分割で入出力する
アドレスおよびデータ時分割バス端子を有し、前記メモ
リを配置するアドレス空間を複数の領域に分割し、それ
ぞれの領域に対して前記データバス端子の語長を選択す
る手段を有する情報処理装置において、短い語長を選択
した領域に対してアクセスする場合には、前記アドレス
およびデータ時分割バス端子の内、データバスとして使
用しない端子から、アクセス期間中アドレスを出力し続
ける手段を有することを特徴とする。
ュータは、外部のメモリに対するアクセス手段の一部と
してアドレスバスとデータバスを分離して構成すると
き、前記データバス端子がデータを時分割で入出力する
アドレスおよびデータ時分割バス端子を有し、前記メモ
リを配置するアドレス空間を複数の領域に分割し、それ
ぞれの領域に対して前記データバス端子の語長を選択す
る手段を有する情報処理装置において、短い語長を選択
した領域に対してアクセスする場合には、前記アドレス
およびデータ時分割バス端子の内、データバスとして使
用しない端子から、アクセス期間中アドレスを出力し続
ける手段を有することを特徴とする。
【００４１】また、前記外部のメモリに対してアクセス
しない期間中は、前記アドレスおよびデータバス端子の
一部又は全ての端子からハイレベル又はロウレベルを出
力する手段を有することを特徴とする。
しない期間中は、前記アドレスおよびデータバス端子の
一部又は全ての端子からハイレベル又はロウレベルを出
力する手段を有することを特徴とする。
【００４２】さらにまた、前記外部のメモリに対してア
クセスしない期間中は、前記アドレスおよびデータバス
端子の一部又は全ての端子からアドレスを出力する手段
を有することを特徴とする。
クセスしない期間中は、前記アドレスおよびデータバス
端子の一部又は全ての端子からアドレスを出力する手段
を有することを特徴とする。
【００４３】また、前記外部のメモリをアクセスしたア
ドレスを記憶する手段を内蔵し、前記外部のメモリに対
してアクセスしない期間中は、前記アドレスおよびデー
タバス端子の一部又は全ての端子から、前記記憶手段が
保持するアドレスを出力する手段を有することを特徴と
する。
ドレスを記憶する手段を内蔵し、前記外部のメモリに対
してアクセスしない期間中は、前記アドレスおよびデー
タバス端子の一部又は全ての端子から、前記記憶手段が
保持するアドレスを出力する手段を有することを特徴と
する。
【００４４】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００４５】図１は第１の実施例のマイクロコンピュー
タの内部構成の主要部を示すブロック図である。
タの内部構成の主要部を示すブロック図である。
【００４６】図１を参照すると、図６に示した従来例と
異なる点は、アドレスラッチ３８およびアドレスセレク
タ４０が新たに追加されたことである。すなわち、従来
例ではＣＰＵ３１のＡＤ（７〜０）は上位アドレスバス
３４によって直接マルチプレスサ４１に接続されていた
が、本実施例では、上位アドレスバス３４の途中にマル
チプレスサ４１が挿入されており、その一方の入力端が
上位アドレスバス３４に接続され、他方の入力端がアド
レスラッチ３８を介して上位アドレスバス３４に接続さ
れるとともに、その出力端がマルチプレクサ４１に接続
されている。
異なる点は、アドレスラッチ３８およびアドレスセレク
タ４０が新たに追加されたことである。すなわち、従来
例ではＣＰＵ３１のＡＤ（７〜０）は上位アドレスバス
３４によって直接マルチプレスサ４１に接続されていた
が、本実施例では、上位アドレスバス３４の途中にマル
チプレスサ４１が挿入されており、その一方の入力端が
上位アドレスバス３４に接続され、他方の入力端がアド
レスラッチ３８を介して上位アドレスバス３４に接続さ
れるとともに、その出力端がマルチプレクサ４１に接続
されている。
【００４７】さらにアドレスラッチ３８およびアドレス
セレクタ４０は外部メモリ選択信号４５によって制御さ
れ、マルチプレクサ４１はタイミング生成回路４３から
供給される制御信号５０によって制御される。
セレクタ４０は外部メモリ選択信号４５によって制御さ
れ、マルチプレクサ４１はタイミング生成回路４３から
供給される制御信号５０によって制御される。
【００４８】それ以外の構成は従来例と同一であり、構
成要素の４１と６４１、４２と６４２および４３と６４
３がそれぞれ対応し、その他の同一構成要素には同一の
符号を付して構成の説明は省略する。
成要素の４１と６４１、４２と６４２および４３と６４
３がそれぞれ対応し、その他の同一構成要素には同一の
符号を付して構成の説明は省略する。
【００４９】アドレスラッチ３８は、外部メモリ選択信
号４５に同期して上位アドレスバス３４上のアドレスを
保持する機能をもち、この保持したアドレスをアドレス
セレクタ４０に供給する。
号４５に同期して上位アドレスバス３４上のアドレスを
保持する機能をもち、この保持したアドレスをアドレス
セレクタ４０に供給する。
【００５０】アドレスセレクタ４０は、外部メモリをア
クセスしていない期間中はアドレスラッチ３８が保持す
るアドレスをマルチプレクサ４１に出力し、外部メモリ
をアクセスしている期間中は上位アドレスバス３４上の
アドレスを出力する。
クセスしていない期間中はアドレスラッチ３８が保持す
るアドレスをマルチプレクサ４１に出力し、外部メモリ
をアクセスしている期間中は上位アドレスバス３４上の
アドレスを出力する。
【００５１】タイミング生成回路４３は、バス幅指定信
号４４、外部メモリ選択信号４５、リード信号４６、ラ
イト信号４７およびクロック４８に応答して制御信号４
９および５０によりマルチプレクサ４１および４２の時
分割動作と入出力動作とを制御し、従来例と同様にＡＳ
ＴＢ４、反転ＲＤ５、反転ＬＷＲ７を生成する。
号４４、外部メモリ選択信号４５、リード信号４６、ラ
イト信号４７およびクロック４８に応答して制御信号４
９および５０によりマルチプレクサ４１および４２の時
分割動作と入出力動作とを制御し、従来例と同様にＡＳ
ＴＢ４、反転ＲＤ５、反転ＬＷＲ７を生成する。
【００５２】次に、第１の実施例のメモリアクセス時に
おけるタイミングチャートを示した図２を併せて参照し
ながらその動作を説明すると、ＡＤ（７〜０）２および
ＡＤ（１５〜８）３はＡＳＴＢ４がハイレベルの期間中
それぞれアドレスを出力し、反転ＲＤ５、反転ＬＷＲ６
および反転ＨＷＲ７の一方がロウレベルの期間中にそれ
ぞれデータを入出力する。
おけるタイミングチャートを示した図２を併せて参照し
ながらその動作を説明すると、ＡＤ（７〜０）２および
ＡＤ（１５〜８）３はＡＳＴＢ４がハイレベルの期間中
それぞれアドレスを出力し、反転ＲＤ５、反転ＬＷＲ６
および反転ＨＷＲ７の一方がロウレベルの期間中にそれ
ぞれデータを入出力する。
【００５３】ＣＰＵ３１が外部のメモリへのアクセスを
実行しない期間中は、外部メモリ選択信号４５に同期し
てアドレスラッチ３８が保持し、かつアドレスセレクタ
４０が外部メモリ選択信号４５に応答して選択している
アドレスをマルチプレクサ４１を介してＡＤ（１５〜
８）３に出力する。このアドレスはその直前にアクセス
された外部のメモリアドレスである。
実行しない期間中は、外部メモリ選択信号４５に同期し
てアドレスラッチ３８が保持し、かつアドレスセレクタ
４０が外部メモリ選択信号４５に応答して選択している
アドレスをマルチプレクサ４１を介してＡＤ（１５〜
８）３に出力する。このアドレスはその直前にアクセス
された外部のメモリアドレスである。
【００５４】外部のメモリをアクセスするときには、ア
クセス語長（バス幅）が８ビットであれば、ＡＤ（１５
〜８）３はそのアクセス期間中は上位アドレスを出力し
続け、バス幅が１６ビットであれば上位アドレスと奇数
番地のデータとを従来例と同様に時分割で入出力する。
クセス語長（バス幅）が８ビットであれば、ＡＤ（１５
〜８）３はそのアクセス期間中は上位アドレスを出力し
続け、バス幅が１６ビットであれば上位アドレスと奇数
番地のデータとを従来例と同様に時分割で入出力する。
【００５５】したがって、ＡＤ（１５〜８）３は、バス
幅が１６ビットのメモリへのアクセス期間中を除き常に
上位アドレスを出力するか保持していることになる。
幅が１６ビットのメモリへのアクセス期間中を除き常に
上位アドレスを出力するか保持していることになる。
【００５６】次に、８ビットの語長を有するメモリと１
６ビットの語長を有するメモリとを混在して接続する場
合には、本実施例のマイクロコンピュータ１も従来例と
同様に、バス幅が１６ビットのアクセスでＡＤ（１５〜
８）３が時分割動作を行うので、１６ビット分のアドレ
スラッチが必要である。したがって、この場合のシステ
ムの構成は従来例と同様であるからここでの説明を省略
する。
６ビットの語長を有するメモリとを混在して接続する場
合には、本実施例のマイクロコンピュータ１も従来例と
同様に、バス幅が１６ビットのアクセスでＡＤ（１５〜
８）３が時分割動作を行うので、１６ビット分のアドレ
スラッチが必要である。したがって、この場合のシステ
ムの構成は従来例と同様であるからここでの説明を省略
する。
【００５７】８ビットの語長を有するメモリのみを本実
施例のマイクロコンピュータ１に接続する場合について
説明する。本実施例のマイクロコンピュータ１を用いた
システムの主要部の構成を示した図３を参照すると、従
来例と異なる点は、ＡＤ（１５〜８）３が従来例のアド
レスラッチ９を介さずに直接ＲＯＭ１１５およびアドレ
スデコーダ１３にそれぞれ接続されていることである。
その他の構成は従来例と同様であり、同一構成要素には
同一の符号を付して構成の説明は省略する。
施例のマイクロコンピュータ１に接続する場合について
説明する。本実施例のマイクロコンピュータ１を用いた
システムの主要部の構成を示した図３を参照すると、従
来例と異なる点は、ＡＤ（１５〜８）３が従来例のアド
レスラッチ９を介さずに直接ＲＯＭ１１５およびアドレ
スデコーダ１３にそれぞれ接続されていることである。
その他の構成は従来例と同様であり、同一構成要素には
同一の符号を付して構成の説明は省略する。
【００５８】ＡＤ（１５〜８）３は、８ビットの語長を
有するメモリをアクセスするときには、そのアクセス中
は上位アドレスを出力し、外部のメモリをアクセスして
いない期間中には上位アドレスを保持して出力している
ので、ＡＤ（１５〜８）３を直接ＲＯＭ１１５とアドレ
スデコーダ１３とに直接接続しても誤動作、あるいはア
ドレスのフローティングによる貫通電流は発生しない。
有するメモリをアクセスするときには、そのアクセス中
は上位アドレスを出力し、外部のメモリをアクセスして
いない期間中には上位アドレスを保持して出力している
ので、ＡＤ（１５〜８）３を直接ＲＯＭ１１５とアドレ
スデコーダ１３とに直接接続しても誤動作、あるいはア
ドレスのフローティングによる貫通電流は発生しない。
【００５９】したがって、本実施例に８ビットのメモリ
を接続する場合の構成は、従来例に比べてアドレスラッ
チの個数を削減することができる。
を接続する場合の構成は、従来例に比べてアドレスラッ
チの個数を削減することができる。
【００６０】また、ＡＤ（１５〜８）３の出力は、外部
メモリアクセス時に、次のアクセスが発生するまではそ
れまでのアドレスを保持している。その結果としてＡＤ
（１５〜８）３で発生するスイッチング電流を軽減する
ことができる。
メモリアクセス時に、次のアクセスが発生するまではそ
れまでのアドレスを保持している。その結果としてＡＤ
（１５〜８）３で発生するスイッチング電流を軽減する
ことができる。
【００６１】次に、第２の実施例のマイクロコンピュー
タ１の内部構成の主要部をブロック図で示した図４を参
照すると、第１の実施例と異なる点は、アドレスラッチ
３８を削除したことである。すなわち、アドレスラッチ
３８を削除したことによりアドレスセレクタ４０のアド
レスラッチ３８の出力が接続されていた入力端はハイレ
ベルに固定されている。
タ１の内部構成の主要部をブロック図で示した図４を参
照すると、第１の実施例と異なる点は、アドレスラッチ
３８を削除したことである。すなわち、アドレスラッチ
３８を削除したことによりアドレスセレクタ４０のアド
レスラッチ３８の出力が接続されていた入力端はハイレ
ベルに固定されている。
【００６２】それ以外の構成は第１の実施例と同一であ
り、同一構成要素には同一符号を付してその構成の説明
は省略する。
り、同一構成要素には同一符号を付してその構成の説明
は省略する。
【００６３】入力端をハイレベルに固定したことにより
アドレスセレクタ４０は、上位アドレスバス３４上のア
ドレスおよびハイレベル固定値の一方をマルチプレクサ
４１に出力する。
アドレスセレクタ４０は、上位アドレスバス３４上のア
ドレスおよびハイレベル固定値の一方をマルチプレクサ
４１に出力する。
【００６４】第２の実施例におけるメモリアクセス時の
タイミングチャートを示した図５を併せて参照すると、
タイミング生成回路４３は、外部へのアクセスを実行し
ないタイミングでは、アドレスセレクタ４０が生成する
ハイレベルをマルチプレクサ４１を介してＡＤ（１５〜
８）３に出力するように制御信号を生成する。
タイミングチャートを示した図５を併せて参照すると、
タイミング生成回路４３は、外部へのアクセスを実行し
ないタイミングでは、アドレスセレクタ４０が生成する
ハイレベルをマルチプレクサ４１を介してＡＤ（１５〜
８）３に出力するように制御信号を生成する。
【００６５】外部のメモリをアクセスするときに、外部
のバス幅が８ビットに指定されていれば、ＡＤ（１５〜
８）３はそのアクセス期間中上位アドレスを出力し続け
る。
のバス幅が８ビットに指定されていれば、ＡＤ（１５〜
８）３はそのアクセス期間中上位アドレスを出力し続け
る。
【００６６】バス幅が１６ビットのアクセス時には、Ａ
Ｄ（１５〜８）３は上位アドレスおよび奇数番地のデー
タを第１の実施例と同様に時分割で入出力する。
Ｄ（１５〜８）３は上位アドレスおよび奇数番地のデー
タを第１の実施例と同様に時分割で入出力する。
【００６７】したがって、ＡＤ（１５〜８）３は、バス
幅が１６ビットのアクセス時を除き、常にハイレベルお
よび上位アドレスの一方を出力し続けることになる。
幅が１６ビットのアクセス時を除き、常にハイレベルお
よび上位アドレスの一方を出力し続けることになる。
【００６８】８ビットの語長を有するメモリと、１６ビ
ットの語長を有するメモリを混在して接続する場合に
は、本実施例のマイクロコンピュータ１は第１の実施例
と同様に、バス幅１６ビットのアクセスでＡＤ（１５〜
８）３が時分割動作をするので１６ビット分のアドレス
ラッチが必要である。
ットの語長を有するメモリを混在して接続する場合に
は、本実施例のマイクロコンピュータ１は第１の実施例
と同様に、バス幅１６ビットのアクセスでＡＤ（１５〜
８）３が時分割動作をするので１６ビット分のアドレス
ラッチが必要である。
【００６９】したがって、システムの構成も第１の実施
例と同一であるから、その構成の説明は省略する。
例と同一であるから、その構成の説明は省略する。
【００７０】次に、８ビットの語長を有するメモリのみ
を本実施例のマイクロコンピュータ１に接続する場合
も、第１の実施例のマイクロコンピュータの端子構成お
よびメモリ接続と同一であるからここでの構成の説明は
省略する。
を本実施例のマイクロコンピュータ１に接続する場合
も、第１の実施例のマイクロコンピュータの端子構成お
よびメモリ接続と同一であるからここでの構成の説明は
省略する。
【００７１】ＡＤ（１５〜８）３は、８ビットの語長を
有するメモリをアクセスするときには、アクセス期間中
は上位アドレスを出力し、外部のメモリをアクセスして
いない期間中にはハイレベルを出力している。
有するメモリをアクセスするときには、アクセス期間中
は上位アドレスを出力し、外部のメモリをアクセスして
いない期間中にはハイレベルを出力している。
【００７２】したがって、ＡＤ（１５〜８）３を直接Ｒ
ＯＭ１１５とアドレスデコーダ１３とに直接接続して
も、誤動作あるいはアドレスのフローティングによる貫
通電流は発生しない。
ＯＭ１１５とアドレスデコーダ１３とに直接接続して
も、誤動作あるいはアドレスのフローティングによる貫
通電流は発生しない。
【００７３】
【発明の効果】本発明のマイクロコンピュータは、語長
の長いメモリにアクセスしない期間中は、データバスと
して使用していないアドレスおよびデータバス端子から
アドレス、ハイレベルおよびロウレベルの少くとも一方
を出力する手段を備えることにより、語長の短いメモリ
のみを使用するシステムにおいては、外部に接続するア
ドレスラッチの数を削減出来る効果がある。
の長いメモリにアクセスしない期間中は、データバスと
して使用していないアドレスおよびデータバス端子から
アドレス、ハイレベルおよびロウレベルの少くとも一方
を出力する手段を備えることにより、語長の短いメモリ
のみを使用するシステムにおいては、外部に接続するア
ドレスラッチの数を削減出来る効果がある。
【００７４】特に、語長の短いメモリのみを接続可能な
ロウエンドのマイクロコンピュータの置き換えを図る目
的で開発するマイクロコンピュータにおいては、ロウエ
ンドのマイクロコンピュータのシステム構成でそのまま
マイクロコンピュータのみを置き換えることができるた
め、基板などを共用して新システムを構築する等、効率
的なシステム開発を可能にする効果がある。
ロウエンドのマイクロコンピュータの置き換えを図る目
的で開発するマイクロコンピュータにおいては、ロウエ
ンドのマイクロコンピュータのシステム構成でそのまま
マイクロコンピュータのみを置き換えることができるた
め、基板などを共用して新システムを構築する等、効率
的なシステム開発を可能にする効果がある。
【００７５】また第１の実施例ではアドレスおよびデー
タ時分割バス端子におけるスイッチング電流を軽減する
という効果も有している。
タ時分割バス端子におけるスイッチング電流を軽減する
という効果も有している。
【図１】第１の実施例のマイクロコンピュータの内部構
成の主要部を示すブロック図である。
成の主要部を示すブロック図である。
【図２】第１の実施例のメモリアクセス時におけるタイ
ミングチャートである。
ミングチャートである。
【図３】第１の実施例のマイクロコンピュータを用いた
システムの主要部の構成を示すブロック図である。
システムの主要部の構成を示すブロック図である。
【図４】第２の実施例のマイクロコンピュータの内部構
成の主要部を示すブロック図である。
成の主要部を示すブロック図である。
【図５】第２の実施例のメモリアクセス時におけるタイ
ミングチャートである。
ミングチャートである。
【図６】従来例のマイクロコンピュータの内部構成の主
要部を示すブロック図である。
要部を示すブロック図である。
【図７】従来例の８ビット語長のＲＡＭおよび１６ビッ
ト語長のＲＯＭを接続した場合のシステム構成を示すブ
ロック図である。
ト語長のＲＯＭを接続した場合のシステム構成を示すブ
ロック図である。
【図８】従来例のメモリアクセス時におけるタイミング
チャートである。
チャートである。
【図９】従来例のマイクロコンピュータに８ビット語長
のメモリのみを接続した場合のシステム構成を示すブロ
ック図である。
のメモリのみを接続した場合のシステム構成を示すブロ
ック図である。
１，７０１ マイクロコンピュータ ２ ＡＤ（７〜０） ３ ＡＤ（１５〜８） ４ ＡＳＴＢ ５ 反転ＲＤ ６ 反転ＬＷＲ ７ 反転ＨＷＲ ８，９ アドレスラッチ １０ 下位バス １１ 上位バス １３ アドレスデコーダ １５，１１５ ＲＯＭ １６ ＲＡＭ ３１ ＣＰＵ ３２ 上位データバス ３３ 下位データバス ３４ 上位アドレスバス ３５ 下位アドレスバス ３６ バス幅指定フラグ ３７ アドレスコンパレータ ３８ アドレスラッチ ３９ データセレクタ ４０ アドレスセレクタ ４１，４２，７４１，７４２ マルチプレクサ ４３，７４３ タイミング生成回路 ４４ バス幅指定信号 ４５ 外部メモリ選択信号 ４６ リード信号 ４７ ライト信号 ４８ クロック
Claims (4)
- 【請求項１】 外部のメモリに対するアクセス手段の一
部としてアドレスバスとデータバスを分離して構成する
とき、前記データバス端子がデータを時分割で入出力す
るアドレスおよびデータ時分割バス端子を有し、前記メ
モリを配置するアドレス空間を複数の領域に分割し、そ
れぞれの領域に対して前記データバス端子の語長を選択
する手段を有する情報処理装置において、 短い語長を選択した領域に対してアクセスする場合に
は、前記アドレスおよびデータ時分割バス端子の内、デ
ータバスとして使用しない端子から、アクセス期間中ア
ドレスを出力し続ける手段を有することを特徴とする情
報処理装置。 - 【請求項２】 前記外部のメモリに対してアクセスしな
い期間中は、前記アドレスおよびデータバス端子の一部
又は全ての端子からハイレベル又はロウレベルを出力す
る手段を有することを特徴とする請求項１記載の情報処
理装置。 - 【請求項３】 前記外部のメモリに対してアクセスしな
い期間中は、前記アドレスおよびデータバス端子の一部
又は全ての端子からアドレスを出力する手段を有するこ
とを特徴とする請求項１記載の情報処理装置。 - 【請求項４】 前記外部のメモリをアクセスしたアドレ
スを記憶する手段を内蔵し、前記外部のメモリに対して
アクセスしない期間中は、前記アドレスおよびデータバ
ス端子の一部又は全ての端子から、前記記憶手段が保持
するアドレスを出力する手段を有することを特徴とする
請求項１記載の情報処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333637A JP3060812B2 (ja) | 1993-12-27 | 1993-12-27 | 情報処理装置 |
| US08/363,824 US5764950A (en) | 1993-12-27 | 1994-12-27 | Data processing system having a function of changing bus width |
| KR1019940037219A KR0155178B1 (ko) | 1993-12-27 | 1994-12-27 | 정보 처리 장치 |
| DE69431338T DE69431338T2 (de) | 1993-12-27 | 1994-12-27 | Datenverarbeitungssystem mit Busbreite-Wechselfunktion |
| EP94120672A EP0660242B1 (en) | 1993-12-27 | 1994-12-27 | Data processing system having a function of changing a bus width |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333637A JP3060812B2 (ja) | 1993-12-27 | 1993-12-27 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07191905A true JPH07191905A (ja) | 1995-07-28 |
| JP3060812B2 JP3060812B2 (ja) | 2000-07-10 |
Family
ID=18268281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5333637A Expired - Lifetime JP3060812B2 (ja) | 1993-12-27 | 1993-12-27 | 情報処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5764950A (ja) |
| EP (1) | EP0660242B1 (ja) |
| JP (1) | JP3060812B2 (ja) |
| KR (1) | KR0155178B1 (ja) |
| DE (1) | DE69431338T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6732203B2 (en) * | 2000-01-31 | 2004-05-04 | Intel Corporation | Selectively multiplexing memory coupling global bus data bits to narrower functional unit coupling local bus |
| US7117376B2 (en) | 2000-12-28 | 2006-10-03 | Intel Corporation | Platform and method of creating a secure boot that enforces proper user authentication and enforces hardware configurations |
| US20040078608A1 (en) * | 2001-04-02 | 2004-04-22 | Ruban Kanapathippillai | Method and apparatus for power reduction in a digital signal processor integrated circuit |
| KR100475125B1 (ko) * | 2003-06-21 | 2005-03-14 | 삼성전자주식회사 | 데이터 버스 폭 변경이 자유로운 이동형 저장 장치 및이에 대한 데이터 버스 폭 설정 방법 |
| JP2008046993A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | 半導体装置およびバス間接続方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603226A (ja) * | 1983-06-21 | 1985-01-09 | Fuji Electric Co Ltd | 近接スイツチ |
| JPH04241651A (ja) * | 1991-01-16 | 1992-08-28 | Nec Corp | マイクロコンピュータ |
| JPH05174164A (ja) * | 1991-12-19 | 1993-07-13 | Nec Corp | マイクロ・コンピュータ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4716527A (en) * | 1984-12-10 | 1987-12-29 | Ing. C. Olivetti | Bus converter |
| US4831514A (en) * | 1986-02-14 | 1989-05-16 | Dso "Izot" | Method and device for connecting a 16-bit microprocessor to 8-bit modules |
| US5307469A (en) * | 1989-05-05 | 1994-04-26 | Wang Laboratories, Inc. | Multiple mode memory module |
| JPH0398145A (ja) * | 1989-09-11 | 1991-04-23 | Hitachi Ltd | マイクロプロセッサ |
| DE69034165T2 (de) * | 1990-07-20 | 2005-09-22 | Infineon Technologies Ag | Mikroprozessor mit einer Vielzahl von Buskonfigurationen |
| JP2969966B2 (ja) * | 1991-01-21 | 1999-11-02 | 松下電器産業株式会社 | マイクロ波乾燥装置 |
| US5335340A (en) * | 1992-05-29 | 1994-08-02 | The Whitaker Corporation | Byte-swap hardware simulator for a sixteen bit microprocessor coupled to an eight bit peripheral unit |
-
1993
- 1993-12-27 JP JP5333637A patent/JP3060812B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-27 US US08/363,824 patent/US5764950A/en not_active Expired - Lifetime
- 1994-12-27 DE DE69431338T patent/DE69431338T2/de not_active Expired - Fee Related
- 1994-12-27 EP EP94120672A patent/EP0660242B1/en not_active Expired - Lifetime
- 1994-12-27 KR KR1019940037219A patent/KR0155178B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603226A (ja) * | 1983-06-21 | 1985-01-09 | Fuji Electric Co Ltd | 近接スイツチ |
| JPH04241651A (ja) * | 1991-01-16 | 1992-08-28 | Nec Corp | マイクロコンピュータ |
| JPH05174164A (ja) * | 1991-12-19 | 1993-07-13 | Nec Corp | マイクロ・コンピュータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3060812B2 (ja) | 2000-07-10 |
| EP0660242A1 (en) | 1995-06-28 |
| EP0660242B1 (en) | 2002-09-11 |
| DE69431338T2 (de) | 2003-06-05 |
| KR950020178A (ko) | 1995-07-24 |
| DE69431338D1 (de) | 2002-10-17 |
| US5764950A (en) | 1998-06-09 |
| KR0155178B1 (ko) | 1998-11-16 |
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| JPH0528087A (ja) | 拡張入出力インタフエース |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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