JPH07162310A - コンバータ回路および信号を変換するための方法 - Google Patents

Abstract

(57)【要約】 【目的】 １つのコンパレータの固有の速度によって制
限されない変換速度でアナログ／デジタル変換を行なう
ことができるようにする方法および装置を提供する。 【構成】 並列なアーキテクチャで動作される複数のフ
ラッシュアナログ／デジタルコンバータを用いて、モノ
リシックフラッシュアナログ／デジタルコンバータによ
って達成できる速度よりも高速で信号のアナログ／デジ
タル変換を行なうことができる。サンプル制御信号のた
めの源として制御クロックのサブ周波数または制御クロ
ックの異なる位相を選択することによって、複数のコン
バータのサンプルタイミングはスキューされる。複数の
フラッシュコンバータ出力はその後デジタル方式で再び
組合せられ、所与の組の回路パラメータに関して得られ
る速度よりも高速で動作するフラッシュコンバータと同
じ１つの出力を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】本願は、１９９３年８月３１日出願の同
時継続出願連続番号第０８／１１４，３３５号の一部継
続出願であり、この同時継続出願は引用によりここに援
用される。

【０００２】

【発明の分野】本発明は一般に、アナログ／デジタルデ
ータ変換に関し、より特定的には、高速で非常に正確な
データ変換を得るために複数のフラッシュアナログ／デ
ジタルコンバータセクションを多重化するための方法お
よび装置に関する。

【０００３】

【関連技術】デジタル信号処理法を用いて信号を処理す
るシステムでは、アナログ信号をデジタルの形に変換し
なければならない。そのような変換は、アナログ／デジ
タルコンバータを用いて達成されてきた。アナログ／デ
ジタルコンバータに用いられる方法には、連続的な近似
およびサブレンジ法があった。そのような方法を実現す
る装置に固有の時間遅延があるため、フラッシュアナロ
グ／デジタルコンバータが開発されてきた。

【０００４】比較的単純な２ビットフラッシュアナログ
／デジタルコンバータが図１に示されている。デジタル
の形に変換されるべきアナログ入力信号は、Ｖｉｎに与
えられ、入力チャネル１０１を介してコンパレータ１０
２〜１０５の第１の入力に送られる。電圧基準Ｖｒｅｆ
は、図１において抵抗器１０７〜１１１を有するように
示される分圧器ネットワーク１０６に与えられる。電圧
Ｖｒｅｆ１〜Ｖｒｅｆ４は、抵抗器の接合部において発
生され、かつコンパレータ１０２〜１０５の第２の入力
に与えられる。各々のコンパレータの出力は、第１の入
力で与えられる電圧がそのコンパレータに与えられる基
準電圧を上回るかどうかに依存して、論理１または論理
０である。コンパレータ１０２〜１０５によって出力さ
れる論理１および論理０は、信号ライン１１３および１
１４において４つのコンパレータの出力を２ビットのデ
ジタル出力に符号化するための論理ブロックを含むデジ
タル出力エンコーダ１１２に与えられる。

【０００５】図１に示されるように、２ビットフラッシ
ュアナログ／デジタルコンバータは、分圧器ネットワー
ク１０６に５つの抵抗器を有する。必要とされるフラッ
シュアナログ／デジタルコンバータは、変換プロセスの
間複数の基準電圧を発生し入力と比較するために、大き
い抵抗分圧器を用いる。出力ビットの数が増加するに従
って、分圧器における抵抗器の数も増加する。典型的に
は、抵抗分圧器は最も大きいものであり、したがって、
コンバータの最も高価なシリコン構造である。

【０００６】デジタル／アナログコンバータは、抵抗分
圧器ネットワークと、デジタルコードに応答してはしご
形ネットワークの種々のポイントで切換わるスイッチと
を用いて実現されてきた。したがって、抵抗分圧器は、
アナログ／デジタルコンバータおよびデジタル／アナロ
グコンバータの両方に用いられる。

【０００７】サンプルタイミングジェネレータ１１６
は、コンパレータ１０２〜１０５の出力をいつ選択して
符号化するかをデジタルエンコーダ回路１１２に知らせ
る信号をライン１１７に与える。変換時間に対して主に
制約となるのは、コンパレータに関連するセトリング時
間である。したがって、サンプルタイミングジェネレー
タ１１６は、コンパレータのセトリング時間が経過した
後エンコーダ回路１１２を可能化する。

【０００８】図１はまた、サンプルタイミングジェネレ
ータ１１６がサンプルクロックライン１１５上の信号に
よって駆動されることを示している。サンプルタイミン
グジェネレータ１１６の信号ライン１１７の出力は、コ
ンパレータによって論理１および論理０が出力されるよ
うに、コンパレータ１０２〜１０５に信号ライン１０１
上のアナログ入力信号をサンプリングさせるために用い
られる。フラッシュアナログ／デジタルコンバータの変
換速度は、典型的には、特定の回路製造法で製造できる
最も高速のコンパレータの速度によって制限される。コ
ンバータ回路の固有の速度がより低い周波数、たとえば
６ＭＨｚに制限されるときに、たとえば８０ＭＨｚで変
換を行なうことはこれまでは不可能であった。

【０００９】

【発明の概要】関連技術の上述の制限を考慮すると、本
発明の目的は、１つのコンパレータの固有の速度によっ
て制限されない変換速度でアナログ／デジタル変換を行
なうことができるようにする方法および装置を提供する
ことである。

【００１０】本発明の別の目的は、その各々が１つのコ
ンパレータの速度によって制限される複数のフラッシュ
アナログ／デジタルコンバータを並列に動作させること
である。

【００１１】本発明の他の目的は、Ｎ倍の速度で変換で
きるようにＮ個のアナログ／デジタルコンバータを組合
せることである。

【００１２】本発明のさらに他の目的は、複数のフラッ
シュアナログ／デジタルコンバータをわずかに異なる時
間にサンプリングし、かつその複数の出力を再び組合せ
てデジタル信号ストリームにすることである。

【００１３】本発明のさらに他の目的は、精度の高い高
速なアナログ／デジタル変換を行なうことができるよう
にするために、複雑で精度の高いフラッシュアナログ／
デジタルアーキテクチャにおいて多数のフラッシュアナ
ログ／デジタルコンバータを組合せることである。

【００１４】本発明の上述のおよび他の目的は、複数の
コンパレータバンクを有するコンバータ回路において達
成される。アナログ入力チャネルは、アナログ信号を受
取り、そのアナログ信号をコンパレータバンクにおける
コンパレータの第１の入力に送る。各々のコンパレータ
バンクにおける対応するビット位置のコンパレータが同
じ電圧基準を受取るように、コンパレータバンクの各々
におけるコンパレータの第２の入力に異なる電圧基準が
に送られる。コンパレータバンク活性化回路は、選択さ
れた時間にアナログ入力信号の振幅を表わす信号を出力
するためにコンパレータバンクに信号を送る。典型的に
は、電圧基準は、複数の電圧基準を形成する分圧器ネッ
トワークから与えられる。アナログ入力チャネルはま
た、アナログ入力をサンプリングしかつ保持する回路を
有することができる。コンパレータ構造のサンプルホー
ルド回路は、コンパレータバンクの各々に対して設ける
ことができる。各々のサンプルホールド回路は、アナロ
グ入力信号のサンプルをコンパレータバンクのうちの１
つのバンクにおけるコンパレータの第１の入力に送る。
コンパレータ活性化回路はまた、選択された時間、特に
電圧基準が適切である時間にサンプルホールド回路をト
リガするために用いることができる。

【００１５】本発明に従ったコンバータは、単一ステー
ジフラッシュアナログ／デジタルコンバータかまたはマ
ルチステージフラッシュアナログ／デジタルコンバータ
として動作するフラッシュアナログ／デジタルコンバー
タを用いることができる。マルチステージアナログ／デ
ジタルコンバータは、第１の複数のコンパレータにおい
て電圧基準の中間電圧基準で動作するように切換えられ
る１つ以上の付加的な複数のコンパレータを含む。この
構成によってさらに精度が高くなり、かつ第１のグルー
プのコンパレータが別の変換に移ったときに第２のグル
ープのコンパレータがより高精度のデジタル出力を発生
することができるようにすることによってデータ変換の
パイプライン処理を行なうことができる。これによっ
て、１つ以上の源から高速のリクエスト速度で入ってく
るデータ変換リクエストを処理するコンバータの能力が
促進される。

【００１６】本発明に従ったコンバータはまた、１つま
たは複数のチャネル入力を備える単一ステージまたはマ
ルチステージコンバータとして動作することができる。
本発明に従ったコンバータは、電圧基準の乱れが出力に
影響を与えないときにチャネルとステージとの間の切換
えが行なわれるように予め定められた時間制約がプログ
ラムされるタイミングおよび多重化制御システムを用い
て動作することができる。

【００１７】本発明に従ったシステムは、以下に図面を
参照してより詳細に説明される。

【００１８】

【好ましい実施例に詳細な説明】上述のように、図１に
示されるような単純なフラッシュアナログ／デジタルコ
ンバータは、いくつかのコンパレータの各々への１入力
としての役割を果たす電圧基準を発生させるために抵抗
分圧器ネットワークを用いており、これらのコンパレー
タの他の入力は変換されるべき入力電圧である。論理ブ
ロック、たとえばデジタル出力エンコーダ１１２は、適
切なデジタル出力を生成するために４ビット／２ビット
符号化機能を果たす。

【００１９】図２は、本発明のアーキテクチャに従っ
た、一般に２０１として示されるコンバータ回路の簡略
化した図である。コンバータ回路２０１は、２つのコン
パレータバンクを含む。コンパレータ１０２〜１０５は
第１のコンパレータバンク（「Ａ」バンク）を形成し、
コンパレータ２０２〜２０５は第２のコンパレータバン
ク（「Ｂ」バンク）を形成する。信号ライン１０１上の
アナログ信号は、「Ａ」および「Ｂ」コンパレータバン
クの各々におけるコンパレータの第１の入力に送られ
る。各々のコンパレータバンクにおける対応するコンパ
レータは、同じ基準電圧に経路付けられる第２の入力を
有する。したがって、コンパレータ１０２、２０２はＶ
ｒｅｆ１に経路付けられ、コンパレータ１０３、２０３
はＶｒｅｆ２に経路付けられ、コンパレータ１０４、２
０４はＶｒｅｆ３に経路付けられ、コンパレータ１０
５、２０５はＶｒｅｆ４に経路付けられる。所望のデジ
タル出力の精度を得るために、いかなる数のコンパレー
タをいかなる数の電圧基準にも経路付けることができ
る。

【００２０】サンプルタイミングジェネレータ２０６等
のコンパレータバンク活性化回路は、ライン２０７にお
いてクロック信号を受取る。典型的には、ライン２０７
上のクロック信号は、図１の信号ライン１１５のクロッ
クに対応するシステムクロックの倍数である。図２の簡
略化された例では２つのコンパレータバンクが用いら
れ、したがって信号ライン２０７のクロックは典型的に
はシステムクロックの速度の２倍に設定される。サンプ
ルタイミングジェネレータ２０６は、デジタル出力セレ
クタ／エンコーダ２１１に、クロックごとの符号化のた
めに適切なコンパレータバンクから出力を選択させる出
力信号を信号ライン２０８、２０９および２１０で発生
させるための回路含む。たとえば、「Ａ」コンパレータ
バンクのコンパレータ１０２〜１０５は信号ライン２０
７のシステムクロックの２倍に等しい信号のクロックパ
ルスの発生の偶数番目ごとに活性化されかつ符号化され
ることができ、「Ｂ」コンパレータバンクのコンパレー
タ２０２〜２０５は信号ライン２０７のシステムクロッ
クの２倍のクロックパルスの発生の奇数番目ごとに活性
化されかつ符号化されることができる。当業者に既知で
あるように、セレクタ／エンコーダ２１１において論理
を符号化しかつ選択すれば、デジタル出力２１３および
２１４が生成されるであろう。

【００２１】本発明に従った図２のアーキテクチャによ
って、図１に示されるような従来のシステムで得られる
従来の速度の２倍の変換速度が得られる。２つのコンパ
レータバンクを用いる図２のアーキテクチャは例示的な
ものであって本発明を限定するものではなく、さらなる
コンパレータバンクを用いてそれと同じ倍数の速度を達
成することができることは当業者に既知であろう。した
がって、図２に示されるのと同じ方法でＮ個のコンパレ
ータバンクを用いることによって、システムクロック速
度のＮ倍の変換速度を達成することができる。

【００２２】サンプルジェネレータ２０６等のコンパレ
ータ活性化回路は、信号ライン２０７の高速クロックと
予め定められた関係で各々のコンパレータバンクをトリ
ガするパルスを生成するために、当業者に既知の態様で
ハードウェアまたはソフトウェアまたはその何らかの組
合せにおいて実現され得る。Ｎ個のコンパレータバンク
に関しては、Ｎ個のコンパレータバンクのシーケンス全
体をトリガするためにＮ個のパルスが必要とされる。こ
れらのＮ個のパルスは、システムクロックの速度のＮ倍
の制御クロックを形成する。第１のコンパレータバンク
は、第１のパルス、たとえばＮ個のパルスのうちの第１
のパルスの前縁でトリガされるであろう。第２のコンパ
レータバンクはＮ個のパルスのうちの第２のパルスでト
リガされ、これらはＮ番目のバンクがＮ番目のパルスに
よって活性化されてすべてのコンパレータバンクが活性
化されるまで続くであろう。その後、サイクルは、上述
のように、各々のコンパレータバンクが制御クロックの
サブ周波数でトリガされて再開することができる。した
がって、各々のサブ周波数は制御クロックの周波数の１
／Ｎ倍である。

【００２３】図３は、各々のコンパレータバンクのため
のサンプル／ホールド回路を加えた、本発明に従ったア
ーキテクチャの変形例を示している。図２では、アナロ
グ入力信号はアナログ入力チャネル１０１を介してすべ
てのコンパレータに送られる。図３では、アナログ入力
信号はアナログ入力チャネル１０１を介してサンプルホ
ールド回路２１５および２１６に送られる。各々のサン
プルホールド回路は、スイッチ２１７、コンデンサ２１
８およびバッファ２１９を備える。サンプルホールド回
路２１５および２１６を、当該技術分野において既知の
他のサンプルホールド回路の構成で代用することができ
る。サンプルホールド回路２１５および２１６の出力
は、信号ライン２２０および２２１を介してそれぞれ個
々のコンパレータバンク「Ａ」および「Ｂ」に送られ
る。正しいシステム動作を達成するためにサンプルホー
ルド回路を必要とする応用においては、図３の構成は有
用である。そのようなシステムでは、サンプルホールド
スイッチ２１７および２２２を開くための信号は、サン
プルタイミングジェネレータ２０６から引出される。特
に、スイッチ２１７および２２２は、対応するコンパレ
ータバンクにおいて各々のコンパレータサイクルが開始
されると開かれるであろう。

【００２４】図４および図５は、本発明に従ったコンバ
ータ回路を用いたより高い変換速度の有用性を示してい
る。図４は、従来のモノリシックフラッシュアナログ／
デジタルコンバータにおいて利用できるサンプルを示し
ている。図４では、システムクロックが信号Ａによって
表される。アナログ／デジタル変換を開始するサンプル
点は、図４でＢによって表される。アナログ／デジタル
変換に用いられるコンパレータ１０１〜１０５のセトリ
ングに必要な時間は、図４でＣとして示されている。エ
ンコーダ１１２のために必要なセトリング時間はＤとし
て示され、Ｅはデジタル出力の利用可能な時間を表して
いる。図４に示されるように、デジタル出力は、Ａに示
されるシステムクロックのおよそ１つ置きの前縁で利用
可能である。Ｖｉｎとして表される信号入力上の点は、
フラッシュコンバータが信号をサンプリングし得るポイ
ントを示している。図４に示されるように、信号はサン
プル点間で著しく変化する。したがって、コンバータは
コンパレータのセトリング時間によって制限されるた
め、信号は単一のフラッシュＡ／Ｄコンバータによって
抽出できる周波数よりも高い周波数の情報を有する。

【００２５】図５は、図２および図３の本発明に従った
アーキテクチャにおいて示されるような２つのフラッシ
ュアナログ／デジタルコンバータセクションを同時に動
作させることによってサンプル速度を倍増させることが
できることを示している。図５では、信号Ａとして示さ
れる制御クロック速度は、信号Ａの真上に図示されるシ
ステムクロックの速度の２倍に倍増されている。たとえ
ば個々のフラッシュアナログ／デジタルコンバータセク
ションの性能は図５に示されており、信号Ｂ〜Ｅは図４
に示される従来のフラッシュＡ／Ｄの信号と変化してい
ない。しかしながら、図５においてＪで示されるよう
に、入力信号のサンプルの利用可能な数が２倍であるた
め、コンバータの全体的な性能は著しく向上する。信号
Ｅ、ＩおよびＪは、最初の変換後、システムクロック速
度の２倍の速度で動作する信号Ａの制御クロックの１つ
置きの前縁でデジタル出力が利用できることを示してい
る。

【００２６】図５の凡例Ｂ〜Ｅは、図２または図３のコ
ンパレータバンクＡのコンパレータによって行なわれる
アナログ／デジタル変換を示している。図５の凡例Ｆ〜
Ｉは、図２または図３のコンパレータバンクＢのコンパ
レータによって行なわれる変換を示している。各々のコ
ンパレータバンクは、同じ性能の特性を有する。図５の
凡例ＣおよびＦによって示されるように、バンクＢのコ
ンパレータは、バンクＡのコンパレータがそれらのセト
リングを終了してしまう前に、およびエンコーダがその
セトリングを終了してしまう前に、変換を開始すること
ができる。図５において、信号ＢおよびＦは、第１のコ
ンパレータバンクＡがシステムクロックの発生の奇数番
目ごとに変換を開始するように活性化され、かつ第２の
コンパレータバンクＢがシステムクロックの発生の偶数
番目ごとに変換を始めるように活性化されることを示
す。その結果、適切なタイミングで、２つのコンパレー
タバンク「Ａ」と「Ｂ」との間で入力Ｖｉｎのサンプリ
ングを混ぜ合わせることが可能であるということにな
る。したがって、バンク「Ａ」のコンパレータによって
行なわれる変換の出力は利用可能であり、一方バンク
「Ｂ」のコンパレータはセトリングし続ける。このイン
タリーブの結果、信号がより頻繁にサンプリングされか
つデジタル出力がより頻繁に利用可能となるため、入力
信号をより正確に変換することができるようになる。た
とえば、各々のコンパレータバンクは、システムクロッ
クの１サイクルによって決定される期間にデジタル出力
を生成する。

【００２７】上述のように、２つのコンパレータバンク
「Ａ」および「Ｂ」を用いることは例示的なものであっ
て本発明を制限するものではない。変換の精度を向上す
るために、いかなる数のコンパレータバンクを用いても
よい。たとえば、６つのコンバータバンクを用い、した
がって制御クロック速度をシステムクロックの速度の６
倍に増加すれば、デジタル出力をはるかに頻繁に生成し
かつ各々のシステムクロックサイクルの間に利用できる
信号のサンプルの数が増加するであろう。ここに与えた
図２および図３の２ビットの例は例示的なものであって
本発明を限定するものではなく、本発明に従ったｎビッ
トのコンパレータを、より高いビット数の解像度が得ら
れるように基準電圧およびコンパレータの数を増加する
ことによって構成できることも当業者に明らかであろ
う。

【００２８】実際のシステムは、図１〜図３に示される
完全なフラッシュシステムとしてではなく１／ｎ変換ア
ーキテクチャとして実現できる。１／ｎフラッシュ変換
システムを実現するのは、１つには、必要とされる精度
のビット数がより高いｎまで大きくなると、２ⁿ 個のコ
ンパレータが必要となるからである。そうすると、コン
パレータの数はシリコンチップの面積の大部分を占める
ようになり、システムが動作するのに必要な電力消費量
が増加する。マルチステージ１／ｎフラッシュ変換シス
テムは、多重化および高速パイプライン処理機能を含み
得る。マルチステージアナログ／デジタル変換は、妨害
の可能性のある他の源を基準値に加える効果を有する。
たとえば、４ビットの精度ごとに１６個のコンパレータ
を備える２つの４ビットフラッシュとして実現される、
８ビットの出力精度を有する１／２フラッシュシステム
では、各々のサンプルは、第２の１／２ステージのコン
パレータが分圧器のより高いまたはより低い位置の異な
る組の基準に切換えられるであろうということを意味し
得る。第２の１／２フラッシュステージの切換動作は、
基準ツリーの値を妨害し、かつ図２および図３に示され
るサンプルタイミングジェネレータに対して異なる組の
制約を与えるであろう。

【００２９】図６は、２ビットの精度ごとに４つのコン
パレータを備える２つの２ビットフラッシュとして実現
される、４ビットの出力精度の１／２フラッシュシステ
ムの簡略化した図である。第１の１／２ステージは、コ
ンパレータ４０３〜４０６、抵抗器４１３〜４１７、お
よびエンコーダ４１８を含む。第２の１／２フラッシュ
ステージは、コンパレータ４０７〜４１０、抵抗器４１
９〜４２２、およびエンコーダ４２３を含む。動作時
に、スイッチ４０１および４１１が閉じると、変換され
るべき入力信号が、入力チャネル４０２を介してコンパ
レータ４０３〜４１０の各々に与えられる。第１の半分
のフラッシュステージは、コンパレータ４０３〜４０６
の出力で論理０および論理１を生成する。コンデンサ４
１２が十分に充電されると、スイッチ４１１を開くこと
ができる。スイッチ論理４２４は、コンパレータ４０３
〜４０６の出力に基づいて、スイッチマトリックス４２
５の適切なスイッチＳ３〜Ｓ６を開閉するように動作す
る。図６では例示的にスイッチ論理４２４を別個のエレ
メントとして示しているが、本発明はこれに限定され
ず、スイッチ論理４２４をスイッチマトリックス４２５
内に実現できることが当業者に既知であろう。このポイ
ントで、エンコーダ４１８からの出力Ｂ２およびＢ３
は、第２の半分のフラッシュステージによって生成され
る出力Ｂ１およびＢ０とパイプライン方式でシステムに
設けられるべき先入れ先出しメモリ（図示せず）に与え
られることができる。

【００３０】スイッチマトリックス４２５を切換える
と、抵抗器４１９〜４２２によって形成されるネットワ
ークに電圧が与えられる。これによって、コンパレータ
４０７〜４１０に電圧基準Ｖｒｅｆ５〜Ｖｒｅｆ８が与
えられる。これらのコンパレータの出力は、その後、エ
ンコーダ４２３に送られ、出力Ｂ１およびＢ０が生成さ
れる。その後、これらのコンパレータの出力もまた、シ
ステムの残りにパイプライン処理するための先入れ先出
しメモリ（図示せず）に送られる。出力Ｂ０〜Ｂ３はま
たストアされ、残りのシステムによって用いるために並
列に与えられるかまたは他のいずれかの既知の方法で送
られることができることは当業者に既知であろう。

【００３１】図６に示されるように、スイッチＳ３がａ
の位置にあり、かつＳ４がｄの位置にあり、かつＳ５が
ｅの位置にあり、かつＳ６が開いているとき、電圧基準
Ｖｒｅｆ５〜Ｖｒｅｆ８はＶｒｅｆ１とＶｒｅｆ２との
間であろう。同様に、スイッチＳ３が開いており、かつ
スイッチＳ４がｂの位置にあり、かつスイッチＳ５がｄ
の位置にあり、かつスイッチＳ６が開いているとき、電
圧基準Ｖｒｅｆ５〜Ｖｒｅｆ８はＶｒｅｆ２とＶｒｅｆ
３との間であろう。スイッチＳ３が開いており、かつス
イッチＳ４がｃの位置にあり、かつスイッチＳ５がｆの
位置にあり、かつスイッチＳ６がｇの位置にあるとき、
電圧基準Ｖｒｅｆ５〜Ｖｒｅｆ８はＶｒｅｆ３とＶｒｅ
ｆ４との間であろう。スイッチＳ３〜Ｓ６の配置は、ス
イッチ論理４２４によって決定されるような、コンパレ
ータ４０３〜４０６の出力の関数である。スイッチマト
リックス４２５が抵抗器４１３〜４１７と電圧基準Ｖｒ
ｅｆとによって形成される分圧器のより高いまたはより
低い位置でより高いまたはより低いレベルの適切な電圧
を与えるように、いかなる既知の方法でもスイッチマト
リックス４２５を実現できることは当業者に既知であろ
う。１／ｎフラッシュ変換システムに関していかなる数
のステージも形成できることが当業者に既知であろう。

【００３２】上で議論したように、第２の１／２フラッ
シュステージの切換動作が、基準ツリーの値を乱し、そ
れによって異なるタイミング制約を与えるであろう。本
発明に従った１／２フラッシュ変換システムの一例は、
図７に示されている。以前に図６に示したマルチステー
ジコンバータのエレメントに加えて、図７では、２ビッ
トの精度ごとに４つのコンパレータを備える１対の２ビ
ットフラッシュとして実現される、４ビットの出力精度
の１／２フラッシュシステムにおいてコンパレータバン
ク「Ｂ」が組込まれている。コンパレータ５０３〜５０
６は、Ａバンクのコンパレータ４０３〜４０６に対応す
るＢバンクのコンパレータを形成する。コンパレータ５
０７〜５１０は、Ａバンクのコンパレータ４０７〜４１
０に対応するＢグループのコンパレータを形成する。コ
ンパレータバンク活性化回路５０１は、信号ライン５０
２において、典型的にはシステムクロックの２倍に等し
いクロック信号を受取る。コンパレータバンク活性化回
路５０１は、図２および図３のサンプルタイミングジェ
ネレータ２０６と本質的に同じ機能を果たす。したがっ
て、コンパレータバンク活性化回路５０１は、セレクタ
／エンコーダ４１８および４２３と種々のコンパレータ
バンクのコンパレータとにイネーブル信号を送る。

【００３３】上述のように、１／ｎコンバータ回路の構
成における基準電圧の乱れのため、付加的なタイミング
制約がある。したがって、コンパレータバンク活性化回
路５０１は、電圧基準Ｖｒｅｆ１〜Ｖｒｅｆ８の乱れに
よってコンバータの出力に誤りが生じ得るときにスイッ
チマトリックス４２５が切換えられないようにするため
に、スイッチマトリックス４２５にイネーブル信号およ
び抑制信号を与えるように構成される。サンプリングタ
イミングジェネレータ２０６またはコンパレータバンク
活性化回路５０１は、論理装置、処理装置、またはメモ
リ等のプログラム装置を用いて構成され得ることは当業
者に既知であろう。さらに、これらの回路は、スイッチ
マトリックス、エンコーダ、およびコンパレータバンク
にイネーブル信号および／または抑制信号を与えるよう
に構成され得る。このようなサンプルタイミングジェネ
レータ２０６またはコンパレータバンク活性化回路５０
１の特定の構成は、システムのタイミング制約、処理能
力および論理ファミリーの実現例に依存する。上述のよ
うに、タイミング制御は、抑制信号および／またはイネ
ーブル信号がクロックに関して特定の時間に生成される
ように構成される。しかしながら、コンピュータまたは
他のプロセッサ等の外部装置から受取られる入力リクエ
ストおよび出力リクエストに基づいて、事象を駆動する
態様でそのような抑制信号およびイネーブル信号を生成
することも本発明の範囲内である。

【００３４】図８および図９は、本発明に従ったコンバ
ータ回路のマルチチャネル−単一ステージの構成を示し
ている。図８では、入力信号Ｖｉｎ１およびＶｉｎ２は
マルチプレクサ６０１に送られ、このマルチプレクサ６
０１はこれらの入力信号のうちの各々の１つを異なる時
間に信号ライン６０２に与える。図８では、入力信号は
その後直接コンパレータに送られる。図９は、入力信号
ライン６０２とコンパレータとの間に置かれたサンプル
ホールド回路２１５、２１６を示している。これらの場
合、コンパレータバンク活性化回路５０１はまた、チャ
ネルが活性であることを示す、信号ライン６０３上の駆
動信号に応答する。しかしながら、本発明に従ったコン
バータ回路は本質的には、どのチャネルが活性であるか
を識別する必要はなく、マルチプレクサを介して供給さ
れるいかなる入力もコンバータ回路によって変換される
ことが当業者によって理解されるであろう。

【００３５】図１０は、コンパレータバンクの各々に関
して別個のサンプルホールド回路を用いるマルチチャネ
ル−マルチステージの構成を示している。図１０は、本
発明に従ったコンバータアーキテクチャが１／ｎコンバ
ータおよびマルチチャネルコンバータを含むアナログ／
デジタルコンバータの本質的にいかなる既知の構成にも
適用できることを示している。

【００３６】最後に、図１１は、アナログ／デジタルコ
ンバータの抵抗分圧器の利用できる電圧タップを、アナ
ログ出力を生成するための基準レベルとして再利用する
本発明に従ったコンバータシステムを示している。この
場合、デジタル入力は、デジタル信号ライン８０１およ
び８０２を介してデジタル入力デコーダ８０３に与えら
れる。デジタル入力デコーダ８０３は、２ビットのデジ
タル入力を４ビットに変換し、この４ビットはスイッチ
８０４〜８０７を制御するために用いられる。たとえ
ば、信号ライン８０１および８０２の両方に論理１があ
れば、これは、４つのスイッチ８０４〜８０７がすべて
閉じられそれによって、信号ライン８０９においてＶｏ
ｕｔを生成するために用いられるであろう可能な限り最
大の電流をバッファ増幅器８０８に与えるような論理状
態に同時にデコードされるであろう。同様に、信号ライ
ン８０１および８０２において論理０が同時に現れれ
ば、これは、４つのスイッチ８０４〜８０７がすべて開
かれ、それによって増幅器８０８に電流を生成せずかつ
信号ライン８０９におけるＶｏｕｔが０ボルトとなるよ
うにデコードされるであろう。信号ライン８０１および
８０２の一方が論理０で他方が論理１であれば、これ
は、スイッチ８０４〜８０７が閉じられ、それによって
増幅器８０８に種々のレベルの電流を生成しかつ信号ラ
イン８０９において種々の中間出力電圧を生成するよう
にデコードされるであろう。抵抗分圧器はしばしばフラ
ッシュコンバータの大きい単一構造であるため、アナロ
グ出力のための基準を与えるためにアナログ／デジタル
コンバータのための分圧器と同じ分圧器を用いれば、シ
リコン面積が節約される。本発明に従ったコンバータに
は、アナログ／デジタルおよびデジタル／アナログの入
力および出力変換に同じ基準電圧を用いることによって
精度を向上するというさらなる利点がある。図１１に示
される例は簡略化されたものであって、必要に応じてｎ
ビットに拡張でき、かつ図７、図８、図９または図１０
に示されるマルチステージ−マルチチャネルの構成のい
ずれでも実現できる。

【００３７】タイミングおよび制御回路８１０は、信号
ライン８１１上のクロック信号に応答して、活性となる
べきコンパレータ（たとえば、１０２〜１０５または２
０２〜２０５）のバンクを選択し、かつ信号ライン８１
２、８１３ａ、８１３ｂを用いて、それらのコンパレー
タの出力をエンコーダ２１１によって符号化させる。タ
イミングおよび制御回路８１０はまた信号ライン８１
４、８１５上の入力リクエストおよび出力リクエストを
受取り、これらのリクエストは、デジタル入力エンコー
ダ８０３がデジタル入力ライン８０１、８０２上の信号
に応答してスイッチ８０４〜８０７を活性化することが
できるようにするために信号ライン８１６を介して用い
られる。タイミングおよび制御回路８１０は、信号ライ
ンおよび基準電圧の乱れが受入れ可能な交差内にセトリ
ングした後にのみ出力がデコードされるようにプログラ
ムされる。

【００３８】本発明にしたがったアーキテクチャは、Ｎ
倍の変換速度を達成するために、大きい値のＮ（したが
って、Ｎ個のコンパレータバンク）を企図している。た
とえば、Ｎを１６として選択し、かつ固有の周波数制限
が６ＭＨｚであるフラッシュアナログ／デジタルコンバ
ータ回路を用いることによって、９６ＭＨｚの変換速度
および８ビットの精度が可能となる。そのようなアナロ
グ／デジタル変換の性能は、従来のフラッシュアナログ
／デジタルアーキテクチャにおいては達成されていな
い。さらに、複数のフラッシュコンバータのための基準
はすべて１つの源から引出されるため、変換基準を共通
の分圧器から引出すことによって、システムの精度は向
上しかつ回路スペースが節約される。サンプル制御信号
の源として制御クロックのサブ周波数または制御クロッ
クの異なる位相を選択することによってスキューされる
複数のコンバータを用いることによって、高精度が得ら
れる。さらに、複数のフラッシュコンバータの出力はデ
ジタル方式で再び組合せられ、より高速で動作するフラ
ッシュコンバータと同じ１つの出力を与える。分圧器へ
の妨害が重大にならないようにタイミングおよびパラメ
ータ値を選択する能力以外に、同時に動作されるべき入
力または出力のチャネルの数に対して本質的な制限はな
い。入力または出力チャネルが同じビット数の精度また
は同じコーディングさえも有さなければならないという
本質的な制約がないことにさらに注目されたい。本発明
に従ったシステムは、複数の入力チャネルまたは出力チ
ャネルにおいて非常に複雑な変換動作を行なう。しかし
ながら、システムのアナログの内容は最小である。本発
明に従うようなシステムにおいて製造プロセスを変更し
ても、かなりの再設計を必要とするのは１つのコンパレ
ータセルおよび１つのバッファセルだけであろう。シス
テムの動作を達成する機能のほとんどは、新しいプロセ
スが典型的には容易に適応する論理機能である。したが
って、本発明に従ったコンバータによって新しくかつ独
自の機能が得られるだけではなく、このコンバータは新
しくかつ変化しているシステムの要求に容易に適合す
る。

【００３９】本発明のいくつかの実施例に関して説明し
たが、さらなる変更が可能であることと、本願は一般に
本発明の原理に従った本発明のいかなる変形例、使用
例、または提供例も含むものであり、本発明が属する当
該技術分野の知識または慣行の範囲内にあるような本発
明からの変形例、ならびに上述の特徴および本発明の範
囲内または前掲の特許請求の範囲における制限の範囲内
にある本質的な特徴に適用され得る本発明からの変形例
を含むこと等を理解されたい。

【図面の簡単な説明】

【図１】先行技術のフラッシュアナログ／デジタルコン
バータを示す図である。

【図２】本発明に従った２ビットコンバータ回路を示す
図である。

【図３】個々のコンパレータバンクに関して別々のサン
プルおよび保持能力を有する、本発明に従った２ビット
コンバータ回路を示す図である。

【図４】従来のフラッシュアナログ／デジタルコンバー
タにおける信号間のタイミング関係を示す図である。

【図５】図２および図３に示される本発明に従ったコン
バータ回路における信号間のタイミング関係を示す図で
ある。

【図６】単一チャネル−マルチステージアナログ／デジ
タルコンバータを示す図である。

【図７】本発明に従った単一チャネル−マルチステージ
コンバータ回路を示す図である。

【図８】本発明に従ったマルチチャネルコンバータ回路
を示す図である。

【図９】本発明に従った、別個のサンプルおよび保持能
力を有するマルチチャネルコンバータ回路を示す図であ
る。

【図１０】本発明に従ったマルチチャネル−マルチステ
ージコンバータ回路を示す図である。

【図１１】アナログ／デジタルおよびデジタル／アナロ
グ変換に関して同じ基準電圧を用いる、本発明に従った
コンバータシステムを示す図である。

【符号の説明】

１０２ コンパレータ １０７ 抵抗器 ２０２ コンパレータ ２０６ コンパレータバンク活性化回路 ２１１ デジタル出力セレクタ／エンコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブレット・スチュワート アメリカ合衆国、78703−2931 テキサス 州、オースティン、フォレスト・トレイ ル、2105 (72)発明者 ミキ・モイヤル アメリカ合衆国、78757 テキサス州、オ ースティン、ペニー・レイン、2600、209

Claims (31)

【特許請求の範囲】
1. 【請求項１】 複数のコンパレータのバンクと、 アナログ信号を受取り、かつ前記アナログ信号を前記コ
   ンパレータの第１の入力に送るためのアナログ入力チャ
   ネルと、 複数の電圧基準とを備え、前記複数の電圧基準の各々の
   異なる１つは、前記コンパレータバンクの各々における
   前記コンパレータのうちのいくつかのコンパレータの第
   ２の入力に送られ、 選択された時間に前記アナログ入力信号の振幅を表わす
   信号を出力するように前記コンパレータバンクに信号を
   送るためのコンパレータバンク活性化回路をさらに備え
   る、コンバータ回路。
2. 【請求項２】 前記複数の電圧基準を形成する分圧器ネ
   ットワークをさらに備える、請求項１に記載の装置。
3. 【請求項３】 前記アナログ入力チャネルは、サンプル
   ホールド回路をさらに含む、請求項１に記載の装置。
4. 【請求項４】 前記アナログ入力チャネルは、コンパレ
   ータバンクの各々に対してサンプルホールド回路をさら
   に含み、前記サンプルホールド回路の各々は、前記アナ
   ログ入力信号のサンプルを前記コンパレータバンクのう
   ちの１つにおける前記コンパレータの前記第１の入力に
   送る、請求項１に記載の装置。
5. 【請求項５】 前記コンパレータ活性化回路は、選択さ
   れた時間に前記アナログ入力をサンプリングするように
   各々の前記サンプルホールド回路をトリガする、請求項
   ４に記載の装置。
6. 【請求項６】 前記コンパレータバンク活性化回路は、
   前記電圧基準が安定している時に前記コンパレータバン
   クを活性化するための回路を含む、請求項１に記載の装
   置。
7. 【請求項７】 前記コンバータ回路は、フラッシュアナ
   ログ／デジタルコンバータを含む、請求項１に記載の装
   置。
8. 【請求項８】 前記コンバータ回路は、マルチステージ
   フラッシュアナログ／デジタルコンバータである、請求
   項７に記載の装置。
9. 【請求項９】 前記コンパレータバンク活性化回路は、
   ステージ間の切換えの結果としての前記コンパレータの
   前記第２の入力の前記電圧基準が前記コンパレータの出
   力に本質的に影響を与えない時間の間前記コンパレータ
   バンクを活性化するための回路を含む、請求項８に記載
   の装置。
10. 【請求項１０】 前記コンバータ回路は、マルチチャネ
    ルフラッシュアナログ／デジタルコンバータである、請
    求項７に記載の装置。
11. 【請求項１１】 前記コンバータ回路は、マルチステー
    ジフラッシュアナログ／デジタルコンバータをさらに含
    む、請求項１０に記載の装置。
12. 【請求項１２】 前記コンパレータバンク活性化回路
    は、制御クロックのサブ周波数によって決定される速度
    で異なるコンパレータバンクを活性化する、請求項１に
    記載の装置。
13. 【請求項１３】 前記制御クロックはシステムクロック
    の倍数に等しい速度であり、前記倍数は、前記複数のコ
    ンパレータバンクにおけるコンパレータバンクの数に等
    しい、請求項１２に記載の装置。
14. 【請求項１４】 前記サブ周波数によって決定される前
    記速度は、前記コンパレータバンクの数によって除算さ
    れる前記制御クロックの速度に等しい、請求項１３に記
    載の装置。
15. 【請求項１５】 前記複数のコンパレータバンクの各々
    は、システムクロックの１サイクルの間デジタル出力を
    与える、請求項１に記載の装置。
16. 【請求項１６】 複数のスイッチを備え、前記スイッチ
    の各々は前記コンパレータの前記第２の入力のうちの１
    つとアナログ出力との間に接続され、前記アナログ出力
    はデジタル入力をアナログ表示したものを与え、 前記デジタル入力の論理状態に応答して前記コンパレー
    タの前記第２の入力のうちの１つを前記アナログ出力に
    接続するように前記スイッチの各々を制御するタイミン
    グコントローラをさらに備える、請求項１に記載の装
    置。
17. 【請求項１７】信号を変換するための方法であって、前
    記方法は、 アナログ入力チャネルにおいてアナログ信号を受取り、
    コンパレータの複数のバンクに配列される前記コンパレ
    ータの第１の入力に前記アナログ信号を送るステップ
    と、 複数の電圧基準を前記コンパレータに送るステップとを
    含み、前記複数の電圧基準の各々の異なる１つは、前記
    コンパレータバンクの各々における前記コンパのうちの
    いくつかのコンパレータの第２の入力に送られ、 選択された時間に前記アナログ入力信号の振幅を表わす
    信号を出力するように前記コンパレータバンクに信号を
    送るステップをさらに含む、方法。
18. 【請求項１８】 前記アナログ入力チャネルにおいて前
    記アナログ信号をサンプリングしかつ保持するステップ
    をさらに含む、請求項１７に記載の方法。
19. 【請求項１９】 前記アナログ入力チャネルは、コンパ
    レータバンクの各々に対してサンプルホールド回路をさ
    らに含み、前記アナログ入力信号のサンプルを、対応す
    るサンプルホールド回路から前記コンパレータバンクの
    各々における前記コンパレータの前記第１の入力に送る
    ステップをさらに含む、請求項１７に記載の方法。
20. 【請求項２０】 各々の前記サンプルホールド回路は、
    選択された時間に前記アナログ入力をサンプリングする
    ようにトリガされる、請求項１９に記載の方法。
21. 【請求項２１】 前記コンパレータバンクは、前記電圧
    基準が安定している時に活性化される、請求項１７に記
    載の方法。
22. 【請求項２２】 フラッシュアナログ／デジタル変換が
    行なわれる、請求項１７に記載の方法。
23. 【請求項２３】 マルチステージフラッシュアナログ／
    デジタル変換が行なわれる、請求項２２に記載の方法。
24. 【請求項２４】 前記コンパレータバンクは、ステージ
    間の切換えの結果としての前記コンパレータの前記第２
    の入力の前記電圧基準の乱れが前記コンパレータの出力
    に本質的に影響を与えない時間の間活性化される、請求
    項２３に記載の方法。
25. 【請求項２５】 マルチチャネルフラッシュアナログ／
    デジタル変換が行なわれる、請求項２２に記載の方法。
26. 【請求項２６】 マルチステージフラッシュアナログ／
    デジタル変換が行なわれる、請求項２５に記載の方法。
27. 【請求項２７】 前記異なるコンパレータバンクは、制
    御クロックのサブ周波数によって決定される速度で活性
    化される、請求項１７に記載の方法。
28. 【請求項２８】 前記制御クロックはシステムクロック
    の倍数に等しい速度であり、前記倍数は、前記複数のコ
    ンパレータバンクにおけるコンパレータバンクの数に等
    しい、請求項２７に記載の方法。
29. 【請求項２９】 前記サブ周波数によって決定される前
    記速度は、前記コンパレータバンクの数によって除算さ
    れる前記制御クロックの速度に等しい、請求項２８に記
    載の方法。
30. 【請求項３０】 前記複数のコンパレータバンクの各々
    は、システムクロックの１サイクルの間デジタル出力を
    与える、請求項１７に記載の方法。
31. 【請求項３１】 デジタル入力を複数のスイッチに与え
    るステップをさらに含み、前記スイッチの各々は前記コ
    ンパレータの前記第２の入力のうちの１つとアナログ出
    力との間に接続され、前記アナログ出力はデジタル入力
    をアナログ表示したものを与え、 前記デジタル入力の論理状態に応答して前記コンパレー
    タの前記第２の入力のうちの１つを前記アナログ出力に
    接続するように前記スイッチの各々を制御するステップ
    をさらに含む、請求項１７に記載の方法。