JPH07153673A - 半導体装置の製造方法および測定マークパターン - Google Patents
半導体装置の製造方法および測定マークパターンInfo
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- JPH07153673A JPH07153673A JP5323335A JP32333593A JPH07153673A JP H07153673 A JPH07153673 A JP H07153673A JP 5323335 A JP5323335 A JP 5323335A JP 32333593 A JP32333593 A JP 32333593A JP H07153673 A JPH07153673 A JP H07153673A
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70625—Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Length-Measuring Devices Using Wave Or Particle Radiation (AREA)
Abstract
(57)【要約】
【目的】 半導体装置のフォトリソグラフィ工程におけ
る位置合わせ誤差と寸法誤差による不良の発生を抑制
し、かつ製造効率を改善する。 【構成】 製造する複数枚の半導体基板のうちの１また
は少数枚に対して１の条件でのフォトリソグラフィ工程
を施し、得られた下層および上層の両測定マークによる
位置合わせ誤差測定と寸法誤差測定を行い、得られた測
定値に基づいて全部の半導体基板に対して補正された条
件でのフォトリソグラフィ工程を施し、かつ全部の半導
体基板に対してそれぞれ下層および上層の両測定マーク
による位置合わせ誤差測定と寸法誤差測定を同時に行
い、半導体装置の良否の判定を行う。
る位置合わせ誤差と寸法誤差による不良の発生を抑制
し、かつ製造効率を改善する。 【構成】 製造する複数枚の半導体基板のうちの１また
は少数枚に対して１の条件でのフォトリソグラフィ工程
を施し、得られた下層および上層の両測定マークによる
位置合わせ誤差測定と寸法誤差測定を行い、得られた測
定値に基づいて全部の半導体基板に対して補正された条
件でのフォトリソグラフィ工程を施し、かつ全部の半導
体基板に対してそれぞれ下層および上層の両測定マーク
による位置合わせ誤差測定と寸法誤差測定を同時に行
い、半導体装置の良否の判定を行う。
Description
【０００１】
【産業上の利用分野】本発明はフォトリソグラフィ技術
を利用した半導体装置の製造方法と、この製造方法に用
いる位置合わせマーク及び寸法誤差測定マーク等の測定
マークパターンに関する。
を利用した半導体装置の製造方法と、この製造方法に用
いる位置合わせマーク及び寸法誤差測定マーク等の測定
マークパターンに関する。
【０００２】
【従来の技術】半導体装置の製造工程では、フォトリソ
グラフィ技術を用いて各種パターン膜や開口部等を形成
しているが、上層のパターンや開口部を形成する際には
下層のパターンとの相対位置合わせを行う必要がある。
例えば、上下層の配線を相互に電気接続するためのコン
タクトを形成する場合に、このコンタクトに位置ずれが
生じていると、配線上にコンタクトをあけることにな
る。また、ＭＯＳトランジスタのソース・ドレインを形
成する際に、上層のマスク膜に位置ずれが生じている
と、本来の領域からずれた領域に不純物注入を行なって
デバイス上の欠陥となる可能性がある。
グラフィ技術を用いて各種パターン膜や開口部等を形成
しているが、上層のパターンや開口部を形成する際には
下層のパターンとの相対位置合わせを行う必要がある。
例えば、上下層の配線を相互に電気接続するためのコン
タクトを形成する場合に、このコンタクトに位置ずれが
生じていると、配線上にコンタクトをあけることにな
る。また、ＭＯＳトランジスタのソース・ドレインを形
成する際に、上層のマスク膜に位置ずれが生じている
と、本来の領域からずれた領域に不純物注入を行なって
デバイス上の欠陥となる可能性がある。
【０００３】また、一方では、この種のＭＯＳトランジ
スタやその他のデバイスの電気的な特性、例えば動作速
度、容量、しきい値電圧の各種規格は、半導体基板に形
成される平面寸法により決定されることが多く、このた
め前記した位置ずれが原因とした寸法誤差や、露光時に
生じる寸法誤差等によって所期の特性を得ることができ
なくなることがある。このため、各層のパターンを形成
する際に寸法測定を行なう必要がある。
スタやその他のデバイスの電気的な特性、例えば動作速
度、容量、しきい値電圧の各種規格は、半導体基板に形
成される平面寸法により決定されることが多く、このた
め前記した位置ずれが原因とした寸法誤差や、露光時に
生じる寸法誤差等によって所期の特性を得ることができ
なくなることがある。このため、各層のパターンを形成
する際に寸法測定を行なう必要がある。
【０００４】このため、従来では下層と上層のそれぞれ
に位置合わせマークを形成し、これらの位置合わせマー
クの重なり誤差を測定することで前記した位置合わせを
行っている。また、これから形成する層には寸法測定マ
ークを形成し、露光後に顕像化された寸法測定マークの
寸法を測定することで寸法誤差の検出を行っている。こ
の場合、前者の位置合わせの誤差測定では、略数μｍ以
上の位置合わせマークを形成し、この位置合わせマーク
を顕微鏡を用いて肉眼で読み取り、上下の各位置合わせ
マークの位置ずれ誤差を測定することで位置合わせ誤差
測定を行っている。あるいは、位置合わせマークを光学
系を用いて検出し、得られた画像を電気信号に変換して
所定の処理を行うことで位置合わせ誤差を測定してい
る。また、後者の寸法誤差の測定では、デバイスの素子
パターンの同程度の大きさ（１μｍ以下）の寸法の位置
測定マークを形成し、これに対して電子ビームを走査さ
せて２次電子を検出し、この２次電子強度波形により寸
法を算出している。
に位置合わせマークを形成し、これらの位置合わせマー
クの重なり誤差を測定することで前記した位置合わせを
行っている。また、これから形成する層には寸法測定マ
ークを形成し、露光後に顕像化された寸法測定マークの
寸法を測定することで寸法誤差の検出を行っている。こ
の場合、前者の位置合わせの誤差測定では、略数μｍ以
上の位置合わせマークを形成し、この位置合わせマーク
を顕微鏡を用いて肉眼で読み取り、上下の各位置合わせ
マークの位置ずれ誤差を測定することで位置合わせ誤差
測定を行っている。あるいは、位置合わせマークを光学
系を用いて検出し、得られた画像を電気信号に変換して
所定の処理を行うことで位置合わせ誤差を測定してい
る。また、後者の寸法誤差の測定では、デバイスの素子
パターンの同程度の大きさ（１μｍ以下）の寸法の位置
測定マークを形成し、これに対して電子ビームを走査さ
せて２次電子を検出し、この２次電子強度波形により寸
法を算出している。
【０００５】このため、従来の製造工程では、位置合わ
せ誤差測定と寸法誤差測定とは個別の装置で行う必要が
あり、同時に行うことは困難である。また、位置合わせ
マークと寸法測定マークとはその検出に際しての処理手
法が異なり、かつ検出に要求される精度も大きく異なっ
ているため、同一マークで両者の測定とを行うことは好
ましくはない。例えば、寸法測定に数μｍの寸法の位置
合わせマークを利用すると、微細な寸法誤差の測定がで
きず、逆に位置合わせ誤差測定に１μｍ以下の寸法測定
マークを利用すると、装置の精度からそのように微細な
マークの寸法及び位置合わせ誤差を測定することができ
ない。このように、従来では寸法誤差測定と位置合わせ
誤差測定とを同時に行うことが困難であり、結果として
別々に測定を行なわざるを得ないものとなっている。
せ誤差測定と寸法誤差測定とは個別の装置で行う必要が
あり、同時に行うことは困難である。また、位置合わせ
マークと寸法測定マークとはその検出に際しての処理手
法が異なり、かつ検出に要求される精度も大きく異なっ
ているため、同一マークで両者の測定とを行うことは好
ましくはない。例えば、寸法測定に数μｍの寸法の位置
合わせマークを利用すると、微細な寸法誤差の測定がで
きず、逆に位置合わせ誤差測定に１μｍ以下の寸法測定
マークを利用すると、装置の精度からそのように微細な
マークの寸法及び位置合わせ誤差を測定することができ
ない。このように、従来では寸法誤差測定と位置合わせ
誤差測定とを同時に行うことが困難であり、結果として
別々に測定を行なわざるを得ないものとなっている。
【０００６】
【発明が解決しようとする課題】したがって、従来のフ
ォトリソグラフィ工程では、図５にフローチャートを示
すように、半導体基板に対する試し露光（パイロット露
光）を１枚または数枚行い、下層の位置合わせマークと
上層の位置合わせマークとの位置合わせ判定を作業者ま
たは装置を用いて行い、かつその位置合わせ誤差を測定
し、これをフィードバックして残りの全ての半導体基板
を露光していた。そして、露光した基板はフォトレジス
トの現像後に寸法誤差測定マークを利用して寸法測定を
行い、ここで規格外になれば塗布からのフォトレジスト
工程を再度繰返している。また、規格内の基板は再度位
置合わせの誤差の測定を行い、そこで規格外のものに対
しては再び塗布からのフォトレジスト工程を行ってい
る。
ォトリソグラフィ工程では、図５にフローチャートを示
すように、半導体基板に対する試し露光（パイロット露
光）を１枚または数枚行い、下層の位置合わせマークと
上層の位置合わせマークとの位置合わせ判定を作業者ま
たは装置を用いて行い、かつその位置合わせ誤差を測定
し、これをフィードバックして残りの全ての半導体基板
を露光していた。そして、露光した基板はフォトレジス
トの現像後に寸法誤差測定マークを利用して寸法測定を
行い、ここで規格外になれば塗布からのフォトレジスト
工程を再度繰返している。また、規格内の基板は再度位
置合わせの誤差の測定を行い、そこで規格外のものに対
しては再び塗布からのフォトレジスト工程を行ってい
る。
【０００７】このため、従来では、寸法誤差が規格内に
入っている場合でも、位置合わせ誤差により不良となる
ことがあり、半導体装置の製造効率が悪いという問題が
ある。また、逆に位置合わせ誤差を測定した後に寸法誤
差測定を行う場合でも、同様に位置合わせ誤差が規格内
に入っている場合でも、寸法誤差測定において不良とな
ることがあり、半導体装置の製造効率が悪いという点で
は同じになる。本発明の目的は、規格外れの半導体装置
の製造を未然に回避して製造効率を改善した半導体装置
の製造方法を提供することにある。また、本発明の他の
目的は、半導体装置の製造効率を改善することができる
測定マークパターンを提供することにある。
入っている場合でも、位置合わせ誤差により不良となる
ことがあり、半導体装置の製造効率が悪いという問題が
ある。また、逆に位置合わせ誤差を測定した後に寸法誤
差測定を行う場合でも、同様に位置合わせ誤差が規格内
に入っている場合でも、寸法誤差測定において不良とな
ることがあり、半導体装置の製造効率が悪いという点で
は同じになる。本発明の目的は、規格外れの半導体装置
の製造を未然に回避して製造効率を改善した半導体装置
の製造方法を提供することにある。また、本発明の他の
目的は、半導体装置の製造効率を改善することができる
測定マークパターンを提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に対してフォトリソグラフィ工程
で下層の測定マークを形成する工程と、下層の測定マー
ク上にフォトリソグラフィ工程で上層の測定マークを重
ねて形成する工程と、下層と上層の各測定マークにおけ
る平面Ｘ方向及びＹ方向の相対寸法を測定する工程と、
測定された値に基づいて両測定マークの相対位置合わせ
誤差寸法および基準値に対するマークの誤差寸法を算出
する工程とを含み、算出された誤差寸法に基づいて前記
フォトリソグラフィ工程の良否を判定する。ここで、両
測定マークにおけるＸ方向およびＹ方向の相対寸法の測
定に際しては、 下層及び上層の測定マークに対して平
面Ｘ方向およびＹ方向にそれぞれ電子ビームを走査さ
せ、その反射信号を検出し、この検出値に基づいて算出
する。
造方法は、半導体基板に対してフォトリソグラフィ工程
で下層の測定マークを形成する工程と、下層の測定マー
ク上にフォトリソグラフィ工程で上層の測定マークを重
ねて形成する工程と、下層と上層の各測定マークにおけ
る平面Ｘ方向及びＹ方向の相対寸法を測定する工程と、
測定された値に基づいて両測定マークの相対位置合わせ
誤差寸法および基準値に対するマークの誤差寸法を算出
する工程とを含み、算出された誤差寸法に基づいて前記
フォトリソグラフィ工程の良否を判定する。ここで、両
測定マークにおけるＸ方向およびＹ方向の相対寸法の測
定に際しては、 下層及び上層の測定マークに対して平
面Ｘ方向およびＹ方向にそれぞれ電子ビームを走査さ
せ、その反射信号を検出し、この検出値に基づいて算出
する。
【０００９】また、本発明の製造方法は、製造する複数
枚の半導体基板のうちの１または少数枚に対して１の条
件でのフォトリソグラフィ工程を施し、得られた下層お
よび上層の両測定マークによる位置合わせ誤差測定と寸
法誤差測定を行い、得られた測定値に基づいて全部の半
導体基板に対して補正された条件でのフォトリソグラフ
ィ工程を施し、かつ全部の半導体基板に対してそれぞれ
下層および上層の両測定マークによる位置合わせ誤差測
定と寸法誤差測定を同時に行い、良否の判定を行う。
枚の半導体基板のうちの１または少数枚に対して１の条
件でのフォトリソグラフィ工程を施し、得られた下層お
よび上層の両測定マークによる位置合わせ誤差測定と寸
法誤差測定を行い、得られた測定値に基づいて全部の半
導体基板に対して補正された条件でのフォトリソグラフ
ィ工程を施し、かつ全部の半導体基板に対してそれぞれ
下層および上層の両測定マークによる位置合わせ誤差測
定と寸法誤差測定を同時に行い、良否の判定を行う。
【００１０】また、本発明の測定マークパターンは、下
層に形成された測定マークと、この下層の測定マークに
重ねて上層に形成された測定マークとで構成されてお
り、下層または上層の一方の測定マークは０．２〜４μ
ｍの寸法を呈するパターンに形成され、他方の測定マー
クは０．１〜２μｍの寸法を呈するパターンに形成され
る。例えば、一方の測定マークは１辺が０．２〜４μｍ
の矩形に形成され、他方の測定マークはこれと相似形で
１辺が０．１〜２μｍの寸法の矩形に形成される。
層に形成された測定マークと、この下層の測定マークに
重ねて上層に形成された測定マークとで構成されてお
り、下層または上層の一方の測定マークは０．２〜４μ
ｍの寸法を呈するパターンに形成され、他方の測定マー
クは０．１〜２μｍの寸法を呈するパターンに形成され
る。例えば、一方の測定マークは１辺が０．２〜４μｍ
の矩形に形成され、他方の測定マークはこれと相似形で
１辺が０．１〜２μｍの寸法の矩形に形成される。
【００１１】
【作用】一方の測定マークを０．２〜４μｍの寸法と
し、他方の測定マークを０．１〜２μｍの寸法とするこ
とで、電子ビームを用いてこれらマークの相対寸法を検
出すれば、両測定マークの位置合わせ誤差寸法と、形成
するフォトリソグラフィ工程での寸法誤差の測定を同時
に行うことができ、工程の削減が可能となる。
し、他方の測定マークを０．１〜２μｍの寸法とするこ
とで、電子ビームを用いてこれらマークの相対寸法を検
出すれば、両測定マークの位置合わせ誤差寸法と、形成
するフォトリソグラフィ工程での寸法誤差の測定を同時
に行うことができ、工程の削減が可能となる。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）は本発明の第１実施例の測定マークのパ
ターン図である。同図において、Ｍ１は下層の測定マー
クであり、１辺が０．２〜４μｍの微細な正方形または
長方形等の矩形に形成されている。また、Ｍ２は上層の
測定マークであり、前記下層の測定マークＭ１よりも小
さい１辺が０．１〜２μｍの正方形または長方形の矩形
に形成されている。この場合、前記上層及び下層の各測
定マークＭ１，Ｍ２は相似形に形成することが好まし
い。そして、これら測定マークＭ１，Ｍ２を用いて位置
合わせ誤差と寸法誤差を測定する場合には、図のＸ−Ｘ
´線とＹ−Ｙ´線に沿って電子ビームを走査させ、これ
によって発生する２次電子を検出し、２次電子強度波形
により重ね合わせ誤差及び寸法測定を同一パターンで測
定を行う。
る。図１（ａ）は本発明の第１実施例の測定マークのパ
ターン図である。同図において、Ｍ１は下層の測定マー
クであり、１辺が０．２〜４μｍの微細な正方形または
長方形等の矩形に形成されている。また、Ｍ２は上層の
測定マークであり、前記下層の測定マークＭ１よりも小
さい１辺が０．１〜２μｍの正方形または長方形の矩形
に形成されている。この場合、前記上層及び下層の各測
定マークＭ１，Ｍ２は相似形に形成することが好まし
い。そして、これら測定マークＭ１，Ｍ２を用いて位置
合わせ誤差と寸法誤差を測定する場合には、図のＸ−Ｘ
´線とＹ−Ｙ´線に沿って電子ビームを走査させ、これ
によって発生する２次電子を検出し、２次電子強度波形
により重ね合わせ誤差及び寸法測定を同一パターンで測
定を行う。
【００１３】例えば、測定マークＭ１，Ｍ２に対してＸ
−Ｘ´方向に電子ビームを走査させた時の２次電子強度
波形を図１（ｂ）に示す。この場合、ピークＰ１とピー
クＰ２との間の寸法ＬＸと、ピークＰ３とピークＰ４の
寸法をＬＸ′として測定したときには、Ｘ方向の位置ず
れ寸法ΔＸをΔＸ＝（ＬＸ−ＬＸ´）／２として算出す
る。同様に、Ｙ−Ｙ´方向に電子ビームを走査させて、
Ｙ方向の位置ずれ寸法ΔＹをΔＹ＝（ＬＹ−ＬＹ´）／
２として算出する。また、ピークＰ２とピークＰ３の寸
法をＷとし、この寸法Ｗを基準寸法と比較してその差ま
たは比率を演算することで、寸法誤差δＬを算出する。
−Ｘ´方向に電子ビームを走査させた時の２次電子強度
波形を図１（ｂ）に示す。この場合、ピークＰ１とピー
クＰ２との間の寸法ＬＸと、ピークＰ３とピークＰ４の
寸法をＬＸ′として測定したときには、Ｘ方向の位置ず
れ寸法ΔＸをΔＸ＝（ＬＸ−ＬＸ´）／２として算出す
る。同様に、Ｙ−Ｙ´方向に電子ビームを走査させて、
Ｙ方向の位置ずれ寸法ΔＹをΔＹ＝（ＬＹ−ＬＹ´）／
２として算出する。また、ピークＰ２とピークＰ３の寸
法をＷとし、この寸法Ｗを基準寸法と比較してその差ま
たは比率を演算することで、寸法誤差δＬを算出する。
【００１４】なお、これらのずれ寸法ΔＸ，ΔＹや寸法
誤差δＬを算出する場合は、２次電子強度波形でスレッ
シュホールド法，直線近似法等を使用してもよい。同一
方向に測定値が２つ以上ある場合には、その平均値を採
用してもよい。このように同一パターン上で電子ビーム
を走査させることにより、位置合わせ誤差測定及び寸法
測定を同時に行うことができる。
誤差δＬを算出する場合は、２次電子強度波形でスレッ
シュホールド法，直線近似法等を使用してもよい。同一
方向に測定値が２つ以上ある場合には、その平均値を採
用してもよい。このように同一パターン上で電子ビーム
を走査させることにより、位置合わせ誤差測定及び寸法
測定を同時に行うことができる。
【００１５】このため、本発明では、図２にフローチャ
ートを示すように、半導体基板に対する試し露光（パイ
ロット露光）を１枚または数枚行い、下層の測定マーク
とと上層の測定マークとを用いた前述のような位置合わ
せ誤差測定と寸法誤差測定を行い、かつその測定結果を
フィードバックして残りの全ての半導体基板を露光す
る。そして、露光を行った全ての基板はフォトレジスト
の現像後に測定マークを利用して位置合わせ誤差測定と
寸法誤差測定を行い、ここで規格外になれば塗布からの
フォトレジスト工程を再度繰返す。このとき、規格内の
ものは、全て良品となる。
ートを示すように、半導体基板に対する試し露光（パイ
ロット露光）を１枚または数枚行い、下層の測定マーク
とと上層の測定マークとを用いた前述のような位置合わ
せ誤差測定と寸法誤差測定を行い、かつその測定結果を
フィードバックして残りの全ての半導体基板を露光す
る。そして、露光を行った全ての基板はフォトレジスト
の現像後に測定マークを利用して位置合わせ誤差測定と
寸法誤差測定を行い、ここで規格外になれば塗布からの
フォトレジスト工程を再度繰返す。このとき、規格内の
ものは、全て良品となる。
【００１６】したがって、１回の測定で位置合わせ誤差
や寸法誤差が測定でき、かつこれらの寸法が規格外のも
のは、この測定において全て除去されるため、測定を繰
り返す手間が不要となり、かつ規格外のものを再度フォ
トリソグラフィ工程に付する手間が１度で済むことにな
る。これにより、フォトリソグラフィ工程全体の効率を
高めることが可能となる。
や寸法誤差が測定でき、かつこれらの寸法が規格外のも
のは、この測定において全て除去されるため、測定を繰
り返す手間が不要となり、かつ規格外のものを再度フォ
トリソグラフィ工程に付する手間が１度で済むことにな
る。これにより、フォトリソグラフィ工程全体の効率を
高めることが可能となる。
【００１７】図３は本発明の第２実施例の測定マークの
パターン図である。この実施例では下層の測定マークＭ
１１を第１実施例と同様な矩形に形成し、上層の測定マ
ークＭ１２はこの下層測定マークの内縁に沿った矩形枠
状に形成している。この場合でも、下層の測定マークＭ
１１は０．２〜４μｍの寸法とし、上層の測定マークＭ
１２の幅寸法は０．１〜２μｍに設定する。そして、こ
れら測定マークＭ１１，Ｍ１２に対してＸ−Ｘ′，Ｙ−
Ｙ′方向にそれぞれ電子ビームを走査し、得られたデー
タから位置合わせ誤差と寸法誤差を算出する。なお、第
１実施例に対応する部分には対応する寸法を示してい
る。
パターン図である。この実施例では下層の測定マークＭ
１１を第１実施例と同様な矩形に形成し、上層の測定マ
ークＭ１２はこの下層測定マークの内縁に沿った矩形枠
状に形成している。この場合でも、下層の測定マークＭ
１１は０．２〜４μｍの寸法とし、上層の測定マークＭ
１２の幅寸法は０．１〜２μｍに設定する。そして、こ
れら測定マークＭ１１，Ｍ１２に対してＸ−Ｘ′，Ｙ−
Ｙ′方向にそれぞれ電子ビームを走査し、得られたデー
タから位置合わせ誤差と寸法誤差を算出する。なお、第
１実施例に対応する部分には対応する寸法を示してい
る。
【００１８】図４は本発明の第３実施例の測定マークの
パターン図である。この実施例では、下層の測定マーク
Ｍ２１を適宜間隔で離間配置された４個の微小寸法の矩
形で形成し、上層の測定マークＭ２２はこれら下層測定
マークＭ２１間に延在される十字型に形成している。こ
の実施例の場合には、下層の測定マークＭ２２は離間寸
法が０．２〜４μｍの寸法とする。また、上層の測定マ
ークＭ２１はその幅寸法を０．１〜２μｍに設定する。
そして、これら測定マークＭ２１，Ｍ２２に対してＸ−
Ｘ′，Ｙ−Ｙ′方向にそれぞれ電子ビームを走査し、得
られたデータから位置合わせ誤差と寸法誤差を算出する
ことは前記各実施例と同じである。なお、この実施例で
は、寸法測定値が縦横に複数存在するため、その平均値
を位置合わせ誤差寸法値や寸法誤差寸法値とすること
で、より正確な測定値を求めることができる。また、こ
の実施例では、重ね合わせ時に起こる回転方向のずれ
（ローテーション）の測定も可能である。
パターン図である。この実施例では、下層の測定マーク
Ｍ２１を適宜間隔で離間配置された４個の微小寸法の矩
形で形成し、上層の測定マークＭ２２はこれら下層測定
マークＭ２１間に延在される十字型に形成している。こ
の実施例の場合には、下層の測定マークＭ２２は離間寸
法が０．２〜４μｍの寸法とする。また、上層の測定マ
ークＭ２１はその幅寸法を０．１〜２μｍに設定する。
そして、これら測定マークＭ２１，Ｍ２２に対してＸ−
Ｘ′，Ｙ−Ｙ′方向にそれぞれ電子ビームを走査し、得
られたデータから位置合わせ誤差と寸法誤差を算出する
ことは前記各実施例と同じである。なお、この実施例で
は、寸法測定値が縦横に複数存在するため、その平均値
を位置合わせ誤差寸法値や寸法誤差寸法値とすること
で、より正確な測定値を求めることができる。また、こ
の実施例では、重ね合わせ時に起こる回転方向のずれ
（ローテーション）の測定も可能である。
【００１９】なお、前記した各測定マークは本発明の代
表例を示したものであり、種々のマークパターンを構成
することが可能である。また、実施例に示した各測定マ
ークの寸法は、形成するデバイスのパターン寸法や測定
器の測定精度等によって、前記した範囲内で適宜に設定
されることになる。
表例を示したものであり、種々のマークパターンを構成
することが可能である。また、実施例に示した各測定マ
ークの寸法は、形成するデバイスのパターン寸法や測定
器の測定精度等によって、前記した範囲内で適宜に設定
されることになる。
【００２０】
【発明の効果】以上説明したように本発明は、下層と上
層の各測定マークにおける平面Ｘ方向及びＹ方向の相対
寸法を測定し、測定された値に基づいて両測定マークの
相対位置合わせ誤差寸法および基準値に対するマークの
誤差寸法を算出しているので、算出された誤差寸法に基
づいてフォトリソグラフィ工程における位置合わせと寸
法の良否を同時に判定することができ、製造工程の簡略
化を図ることができる。特に、製造する複数枚の半導体
基板のうちの１または少数枚に対して１の条件でのフォ
トリソグラフィ工程を施し、このフォトリソグラフィ工
程で得られた位置合わせ誤差測定と寸法誤差の測定値に
基づいて全部の半導体基板に対して補正された条件での
フォトリソグラフィ工程を施し、しかる上で全部の半導
体基板に対する位置合わせ誤差測定と寸法誤差測定を同
時に行うことで、規格外の半導体装置が生じることを抑
制し、かつ誤差測定の工程も簡略化および迅速化できる
効果がある。また、本発明の測定マークパターンは、下
層及び上層の各測定マークの一方を０．２〜４μｍの寸
法を呈するパターンとし、他方の測定マークを０．１〜
２μｍの寸法を呈するパターンとすることで、このマー
クの相対寸法を測定することで、位置合わせ誤差と寸法
誤差の測定をそれぞれ同時に行うことが可能となる。
層の各測定マークにおける平面Ｘ方向及びＹ方向の相対
寸法を測定し、測定された値に基づいて両測定マークの
相対位置合わせ誤差寸法および基準値に対するマークの
誤差寸法を算出しているので、算出された誤差寸法に基
づいてフォトリソグラフィ工程における位置合わせと寸
法の良否を同時に判定することができ、製造工程の簡略
化を図ることができる。特に、製造する複数枚の半導体
基板のうちの１または少数枚に対して１の条件でのフォ
トリソグラフィ工程を施し、このフォトリソグラフィ工
程で得られた位置合わせ誤差測定と寸法誤差の測定値に
基づいて全部の半導体基板に対して補正された条件での
フォトリソグラフィ工程を施し、しかる上で全部の半導
体基板に対する位置合わせ誤差測定と寸法誤差測定を同
時に行うことで、規格外の半導体装置が生じることを抑
制し、かつ誤差測定の工程も簡略化および迅速化できる
効果がある。また、本発明の測定マークパターンは、下
層及び上層の各測定マークの一方を０．２〜４μｍの寸
法を呈するパターンとし、他方の測定マークを０．１〜
２μｍの寸法を呈するパターンとすることで、このマー
クの相対寸法を測定することで、位置合わせ誤差と寸法
誤差の測定をそれぞれ同時に行うことが可能となる。
【図１】本発明の第１実施例の測定マークのパターン図
とその測定ピークを示す図である。
とその測定ピークを示す図である。
【図２】本発明の製造方法の工程を示すフローチャート
である。
である。
【図３】本発明の第２実施例の測定マークのパターン図
である。
である。
【図４】本発明の第３実施例の測定マークのパターン図
である。
である。
【図５】従来の製造方法のフローチャートである。
Ｍ１，Ｍ１１，Ｍ２１ 下層測定マーク Ｍ２，Ｍ１２，Ｍ２２ 上層測定マーク Ｐ１〜Ｐ４ 測定ピーク
Claims (5)
- 【請求項１】 半導体基板に対してフォトリソグラフィ
工程で下層の測定マークを形成する工程と、前記下層の
測定マーク上にフォトリソグラフィ工程で上層の測定マ
ークを重ねて形成する工程と、前記下層と上層の各測定
マークにおける平面Ｘ方向及びＹ方向の相対寸法を測定
する工程と、測定された値に基づいて両測定マークの相
対位置合わせ誤差寸法と、基準値に対するマークの誤差
寸法を算出する工程と、算出された誤差寸法に基づいて
前記フォトリソグラフィ工程の良否を判定することを特
徴とする半導体装置の製造方法。 - 【請求項２】 下層及び上層の測定マークに対して平面
Ｘ方向およびＹ方向にそれぞれ電子ビームを走査させ、
その反射信号を検出して両測定マークにおける平面Ｘ方
向およびＹ方向の相対寸法を測定する請求項１の半導体
装置の製造方法。 - 【請求項３】 製造する複数枚の半導体基板のうちの１
または少数枚に対して１の条件でのフォトリソグラフィ
工程を施し、得られた下層および上層の両測定マークに
よる位置合わせ誤差測定と寸法誤差測定を行い、得られ
た測定値に基づいて全部の半導体基板に対して補正され
た条件でのフォトリソグラフィ工程を施し、かつ全部の
半導体基板に対してそれぞれ下層および上層の両測定マ
ークによる位置合わせ誤差測定と寸法誤差測定を同時に
行い、良否の判定を行うことを特徴とする半導体装置の
製造方法。 - 【請求項４】 下層に形成された測定マークと、この下
層の測定マークに重ねて上層に形成された測定マークと
で構成され、下層または上層の一方の測定マークは０．
２〜４μｍの寸法を呈するパターンに形成され、他方の
測定マークは０．１〜２μｍの寸法を呈するパターンに
形成されることを特徴とする半導体装置の測定マークパ
ターン。 - 【請求項５】 一方の測定マークは１辺が０．２〜４μ
ｍの矩形に形成され、他方の測定マークはこれと相似形
で１辺が０．１〜２μｍの寸法の矩形に形成されてなる
請求項４の半導体装置の測定マークパターン。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323335A JP2616676B2 (ja) | 1993-11-30 | 1993-11-30 | 半導体装置の製造方法 |
| KR1019940031861A KR0145646B1 (ko) | 1993-11-30 | 1994-11-29 | 측정 마크 패턴을 사용하는 반도체 장치의 제조방법 |
| US08/351,174 US5498877A (en) | 1993-11-30 | 1994-11-30 | Method of manufacturing semiconductor device using measurement mark pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323335A JP2616676B2 (ja) | 1993-11-30 | 1993-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153673A true JPH07153673A (ja) | 1995-06-16 |
| JP2616676B2 JP2616676B2 (ja) | 1997-06-04 |
Family
ID=18153656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323335A Expired - Lifetime JP2616676B2 (ja) | 1993-11-30 | 1993-11-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5498877A (ja) |
| JP (1) | JP2616676B2 (ja) |
| KR (1) | KR0145646B1 (ja) |
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1993
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-
1994
- 1994-11-29 KR KR1019940031861A patent/KR0145646B1/ko not_active IP Right Cessation
- 1994-11-30 US US08/351,174 patent/US5498877A/en not_active Expired - Fee Related
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