[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH07147532A - Negative surge clamping circuit - Google Patents

Negative surge clamping circuit

Info

Publication number
JPH07147532A
JPH07147532A JP5293391A JP29339193A JPH07147532A JP H07147532 A JPH07147532 A JP H07147532A JP 5293391 A JP5293391 A JP 5293391A JP 29339193 A JP29339193 A JP 29339193A JP H07147532 A JPH07147532 A JP H07147532A
Authority
JP
Japan
Prior art keywords
current
terminal
transistor
negative surge
collector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5293391A
Other languages
Japanese (ja)
Inventor
Kazuaki Murota
和明 室田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Ten Ltd
Original Assignee
Denso Ten Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Ten Ltd filed Critical Denso Ten Ltd
Priority to JP5293391A priority Critical patent/JPH07147532A/en
Publication of JPH07147532A publication Critical patent/JPH07147532A/en
Pending legal-status Critical Current

Links

Landscapes

  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

PURPOSE:To allow the circuit to withstand a high negative surge noise without increasing power consumption by feeding back a current with a predetermined ratio to a supplied current to a reference potential generating element to reduce load fluctuation when a negative surge noise penetrated to a terminal of an integrated circuit is absorbed through the supply of a current to the terminal. CONSTITUTION:When a potential of a small signal terminal 20 is lower than a forward bias of a diode Q17 through which a current flows from a constant current source 11, transistors(TRs) Q13-Q15 are active. Let a current flowing from the terminal 20 be IN, a collector current Ic14 of the TRQ14 is expressed as Ic14=IN/(n+1). Since the current Ic14 also flows to a collector of the TRQ13, a collector current of the TRQ12 is also the current Ic14 by the mirror circuit configuration. Then a forward bias VBE17 of a TRQ17 is expressed as VBE17= VT.ln(Ic14+I11)/Is), where I11 is a current of a power supply 11. The current I11 is set sufficiently smaller than the current I14. On the other hand, a base- emitter voltage of the TRQ14 is expressed as VBE14=VT.ln((Ic/Is). When a potential V20 of the terminal 20 is less than and equal to zero, the TRs Q13-Q15 are active independently of the IN.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、負サージクランプ回路
に関する。さらに詳しくいえば、本発明は、集積回路の
端子から負サージノイズが侵入して集積回路が誤動作し
てしまうのを防止するのに必要とされる負サージクラン
プ回路に関する。
FIELD OF THE INVENTION The present invention relates to a negative surge clamp circuit. More specifically, the present invention relates to a negative surge clamp circuit required for preventing negative surge noise from entering the terminals of the integrated circuit and causing the integrated circuit to malfunction.

【0002】本発明は、特に、車載用集積回路に適用可
能であるが、それのみに限定されない。
The invention is particularly applicable to, but not limited to, in-vehicle integrated circuits.

【0003】[0003]

【従来の技術】集積回路においては、その端子から負サ
ージノイズが侵入すると、寄生トランジスタの望ましく
ない作動が誘発される可能性が有り、このような寄生ト
ランジスタの作動が集積回路を誤動作させる要因となる
ことが知られている。
2. Description of the Related Art In an integrated circuit, if negative surge noise enters from its terminal, it may induce an undesirable operation of a parasitic transistor, and the operation of such a parasitic transistor causes a malfunction of the integrated circuit. Is known to be.

【0004】そこで、従来より、厳しいEMI特性が要
求される車載用集積回路などにおいては、図5に示すよ
うな負サージクランプ回路を集積回路内部に形成し、各
端子から侵入する負サージノイズを吸収することが行わ
れてきた。
Therefore, conventionally, in an on-vehicle integrated circuit or the like which is required to have a severe EMI characteristic, a negative surge clamp circuit as shown in FIG. 5 is formed inside the integrated circuit to prevent negative surge noise from entering from each terminal. Absorption has been done.

【0005】同図(a) に示すような負サージクランプ回
路は、コンパレータ105 の入力端子107 など、主に、小
信号入力端子に適用される。ダイオードQ102 において
は、定電流源101 から供給される電流によって基準電位
が発生される。
The negative surge clamp circuit as shown in FIG. 1A is mainly applied to the small signal input terminal such as the input terminal 107 of the comparator 105. In the diode Q 102 , a reference potential is generated by the current supplied from the constant current source 101.

【0006】このような構成においては、前記端子107
に負サージノイズが侵入すると、前記基準電位をベー
ス、前記端子107 をエミッタに接続して形成されるトラ
ンジスタQ103 が能動状態になり、同トランジスタQ
103 のコレクタに接続される電源から前記端子107 に電
流が供給される。
In such a configuration, the terminal 107
When a negative surge noise enters the base of the reference potential, the transistor Q 103 is formed by connecting the terminal 107 to the emitter becomes active state, the transistor Q
A current is supplied to the terminal 107 from a power supply connected to the collector of 103 .

【0007】また、同図(b) に示すような負サージクラ
ンプ回路は、トランジスタQ117 のオープンコレクタ出
力端子119 を車載バッテリー電圧でプルアップする場合
など、主に、電源電圧よりも高い電位にする必要がある
端子に適用される。
Further, the negative surge clamp circuit as shown in FIG. 2B is mainly set to a potential higher than the power supply voltage when the open collector output terminal 119 of the transistor Q 117 is pulled up by the on-vehicle battery voltage. Applies to terminals that need to be.

【0008】このような構成において、前記基準電位
は、電流が定電流源111 からダイオードQ115 、Q116
の直列回路に供給されることによって発生される。
In such a configuration, the reference potential is the current from the constant current source 111 to the diodes Q 115 and Q 116.
Is generated by being supplied to the series circuit of.

【0009】そして、前記端子119 に負サージノイズが
侵入すると、前記端子119 に向かって電流を流す向きに
形成されるダイオードQ114 に順方向バイアスが加わ
り、前記基準電位をベース、ダイオードQ114 の電流流
入側をエミッタに接続して形成されるトランジスタQ
112 が能動状態になり、同トランジスタQ112 のコレク
タに接続される電源から前記端子119 に電流が供給され
る。
When negative surge noise enters the terminal 119, a forward bias is applied to the diode Q 114 , which is formed so that a current flows toward the terminal 119, and a forward bias is applied to the diode Q 114 based on the reference potential. Transistor Q formed by connecting the current inflow side to the emitter
112 becomes active, and current is supplied to the terminal 119 from the power supply connected to the collector of the transistor Q 112 .

【0010】また、同図(c) に示すような負サージクラ
ンプ回路は、トランジスタQ138 のオープンコレクタ出
力端子141 を電源電圧でプルアップする場合など、主
に、電源電圧以内の電位で使用される端子に適用され
る。
The negative surge clamp circuit as shown in FIG. 3C is mainly used at a potential within the power supply voltage, such as when pulling up the open collector output terminal 141 of the transistor Q 138 at the power supply voltage. Applied to the terminal.

【0011】このような構成において、前記基準電位
は、定電流源132 から電流が、ダイオードQ136 と、該
ダイオードQ136 の電流流出側をベース、前記定電流源
132 をコレクタ、グラウンドをエミッタに接続して形成
されるトランジスタQ137 のコレクタとに流れることに
よって発生される。
In such a configuration, the reference potential is such that the current from the constant current source 132 is based on the diode Q 136 and the current outflow side of the diode Q 136.
It is generated by flowing 132 to the collector and to the collector of a transistor Q 137 formed by connecting the ground to the emitter.

【0012】そして、前記端子141 に負サージノイズが
侵入すると、前記基準電位を電流流入側に接続して形成
されるダイオードQ133 に順方向バイアスが加わり、該
ダイオードQ133 の電流流出側をベース、前記端子141
をエミッタに接続して形成されるトランジスタQ134
能動状態になり、同トランジスタQ134 のコレクタに接
続される電源から前記端子141 に電流が供給される。
[0012] When the negative surge noise enters the terminal 141, joined by a forward biased diode Q 133 which is formed by connecting the reference potential to the current input side, based on the current output side of the diode Q 133 , The terminal 141
Transistor Q 134 is formed by connecting the emitter to become active state, current to the terminal 141 from the power supply connected to the collector of the transistor Q 134 is supplied.

【0013】なお、同図中における黒塗りダイオード記
号は、該ダイオードがPNP型トランジスタで形成され
ることを意味する。また、(n)は、()が付されてい
ないトランジスタの大きさを基準にして、n倍の大きさ
に該トランジスタが形成されることを意味する。
The black-painted diode symbol in the figure means that the diode is formed by a PNP transistor. Further, (n) means that the transistor is formed to be n times larger than the size of the transistor without ().

【0014】[0014]

【発明が解決しようとする課題】寄生トランジスタの作
動による集積回路の誤動作を抑制するためには、負サー
ジクランプ回路の負のクランプレベルが寄生トランジス
タの作動開始電圧(一般には−0.2 〜−0.3 程度)より
も高くなる必要がある。
In order to suppress malfunction of the integrated circuit due to the operation of the parasitic transistor, the negative clamp level of the negative surge clamp circuit is set to the operation starting voltage of the parasitic transistor (generally about -0.2 to -0.3). ) Must be higher than.

【0015】前記のような負サージクランプ回路におけ
る負のクランプレベルは、 ・VBE(Q102 )−VBE(Q103 ) ・VBE(Q115 )+VBE(Q116 )−VBE(Q112 )−VBE(Q114 ) ・VBE(Q136 )+VBE(Q137 )−VBE(Q133 )−VBE(Q134 ) となる。ここで、VBE()は、()内がダイオードであ
れば順方向電圧、()内がトランジスタであればベース
−エミッタ間電圧を意味する。
The negative clamp level in the negative surge clamp circuit described above is as follows: V BE (Q 102 ) -V BE (Q 103 ) -V BE (Q 115 ) + V BE (Q 116 ) -V BE (Q 112) a -V bE (Q 114) · V bE (Q 136) + V bE (Q 137) -V bE (Q 133) -V bE (Q 134). Here, V BE () means forward voltage if the inside of () is a diode, and base-emitter voltage if the inside of () is a transistor.

【0016】前記VBE(Q102 )、VBE(Q115 )、V
BE(Q116 )、VBE(Q136 )、V BE(Q137 )におい
ては、端子に負サージノイズが侵入して該端子に電流が
供給されると、それぞれ、前記トランジスタQ103 、ト
ランジスタQ112 、トランジスタQ134 へ流れるベース
電流分だけ電流が低下し、基準電位も低下する。
The above VBE(Q102), VBE(Q115), V
BE(Q116), VBE(Q136), V BE(Q137)smell
The negative surge noise enters the terminal and current is
When supplied, each of the transistors Q103, To
Langista Q112, Transistor Q134Flowing to the base
The current decreases by the current and the reference potential also decreases.

【0017】さらに、VBE(Q103 )、V
BE(Q112 )、VBE(Q114 )、VBE(Q133 )、VBE
(Q134 )は、前記供給電流が増加すると増加する。
Further, V BE (Q 103 ), V
BE (Q 112 ), V BE (Q 114 ), V BE (Q 133 ), V BE
( Q134 ) increases as the supply current increases.

【0018】そのため、前記構成におけるクランプレベ
ルは、端子に負サージノイズが侵入して該端子に電流が
供給されると変動する。これは、クランプレベルの負荷
変動と呼ばれ、前記したようにクランプレベルは、寄生
トランジスタの作動開始電圧以上に常時保たれているの
が好ましい。
Therefore, the clamp level in the above configuration changes when negative surge noise enters the terminal and current is supplied to the terminal. This is called load fluctuation of the clamp level, and as described above, it is preferable that the clamp level is always maintained above the operation starting voltage of the parasitic transistor.

【0019】前記のような負サージクランプ回路におい
ては、供給電流が大きいほどクランプレベルが低下する
という特性を示すため、その有効範囲は、前式によって
示されるクランプレベルの低下を前記寄生トランジスタ
の作動開始電圧以上にとどめるような供給電流によって
吸収できる程度の負サージノイズまでとなり、有効範囲
を拡げるためには、負荷変動を小さくすることが必要と
される。
Since the negative surge clamp circuit as described above has the characteristic that the clamp level decreases as the supply current increases, the effective range of the negative surge clamp circuit is the clamp level decrease represented by the above equation. Negative surge noise is absorbed to the extent that it can be absorbed by a supply current that stays above the starting voltage, and it is necessary to reduce load fluctuations to expand the effective range.

【0020】また、前記トランジスタQ103 、Q112
134 においては、最大供給電流をINMAXに設定する
と、 INMAX /β (βは増幅率) のベース電流を必要とするので、前記トランジスタQ
103 、Q112 、Q134 にベース電流を供給する前記電流
源101 、111 、132 においては、該電流以上の電流を常
時流しておくことが必要とされる。これは、暗電流と呼
ばれ、集積回路の消費電力を増加させるものであるの
で、小さい方が好ましい。
Further, the transistors Q 103 , Q 112 ,
In Q 134 , if the maximum supply current is set to I NMAX , a base current of I NMAX / β (β is an amplification factor) is required.
In the current sources 101, 111 and 132 which supply the base currents to 103 , Q 112 and Q 134 , it is necessary to constantly pass a current higher than the current. This is called dark current and increases the power consumption of the integrated circuit. Therefore, a smaller value is preferable.

【0021】前記のような負サージクランプ回路におい
ては、大きい負サージノイズに対応できるように前記最
大供給電流INMAXを大きくすると暗電流も大きくなると
いう特性を有するため、その有効範囲を拡げるために
は、消費電力の増加が必要とされる。
Since the negative surge clamp circuit as described above has a characteristic that the dark current also increases when the maximum supply current INMAX is increased so as to cope with a large negative surge noise, the effective range is expanded. Requires increased power consumption.

【0022】本発明の技術的課題は、このような問題に
着目し、負サージクランプ回路において、負荷変動を小
さくできて、消費電力の増加を伴わずに対応する負サー
ジノイズを大きく設定できる構成を提起することにあ
る。
The technical problem of the present invention is to pay attention to such a problem, and in the negative surge clamp circuit, the load fluctuation can be made small, and the corresponding negative surge noise can be set large without increasing the power consumption. Is to raise.

【0023】[0023]

【課題を解決するための手段】請求項1の負サージクラ
ンプ回路は、電流を流すことにより基準電位を発生する
第1半導体素子と、前記基準電位と集積回路端子間の電
位差に応じて前記端子に供給する電流を制御する第2半
導体素子とを有する。
A negative surge clamp circuit according to claim 1, wherein a first semiconductor element which generates a reference potential by flowing a current, and the terminal according to a potential difference between the reference potential and an integrated circuit terminal. A second semiconductor element that controls a current supplied to the second semiconductor element.

【0024】そして、さらに、大きさが前記第2半導体
素子の所定倍であり、前記基準電位と前記端子間の電位
差に応じて前記端子に供給する電流を制御する第3半導
体素子と、前記第2半導体素子から前記端子に供給され
る電流を検出し、該検出電流の所定率の電流を前記第1
半導体素子に供給する手段とを有する。
Further, a third semiconductor element having a size that is a predetermined multiple of the second semiconductor element and controlling a current supplied to the terminal according to a potential difference between the reference potential and the terminal, and the third semiconductor element. 2 A current supplied from the semiconductor element to the terminal is detected, and a current having a predetermined rate of the detected current is detected by the first
And means for supplying the semiconductor element.

【0025】請求項2の負サージクランプ回路は、その
ような構成において、前記所定率を1とする。
In the negative surge clamp circuit of the second aspect, in such a configuration, the predetermined rate is 1.

【0026】請求項3の負サージクランプ回路は、前記
のような構成において、前記第2、3半導体素子から前
記端子に電流を供給する電流経路に、前記端子に向けて
電流を流す整流特性を有する半導体素子を挿入し、前記
所定率を1未満とする。
According to a third aspect of the present invention, in the negative surge clamp circuit having the above-mentioned structure, the negative surge clamp circuit has a rectifying characteristic in which a current flows from the second and third semiconductor elements to the terminal in a current path for supplying the current to the terminal. A semiconductor element having the same is inserted, and the predetermined ratio is set to less than 1.

【0027】請求項4の負サージクランプ回路は、前記
のような構成において、前記第1半導体素子から前記第
2、3半導体素子へ前記基準電位を伝える経路に、前記
第2、3半導体素子へ向けて電流を流す整流特性を有す
る半導体素子を挿入する。
According to a fourth aspect of the present invention, in the negative surge clamp circuit as described above, the second and third semiconductor elements are connected to a path for transmitting the reference potential from the first semiconductor element to the second and third semiconductor elements. A semiconductor element having a rectifying characteristic that allows a current to flow is inserted.

【0028】[0028]

【作用】請求項1の負サージクランプ回路は、負サージ
ノイズを吸収するために流す供給電流を半導体素子の大
きさによって分割し、該分割電流の小さい方の所定率に
等しい電流を、基準電位を発生させる半導体素子に流し
て基準電位も変位させることにより、クランプレベルの
負荷変動を抑制することを可能にする。
In the negative surge clamp circuit according to the first aspect of the present invention, the supply current supplied to absorb the negative surge noise is divided according to the size of the semiconductor element, and a current equal to the predetermined rate of the smaller divided current is supplied to the reference potential. It is possible to suppress the load fluctuation at the clamp level by causing the current to flow to the semiconductor element that generates the voltage and displacing the reference potential.

【0029】詳しく言うと、半導体素子に電流を流すこ
とにより発生させる基準電位をVBE(1)、前記分割電
流の小さい方の所定率に等しい電流を流す半導体素子に
おいて前記基準電位と端子間に生じる電圧降下、具体的
には例えばベース−エミッタ間電位をVBE(2)とする
と、 VBE(1)=VT ・ln(IC1/(S1 ・IS )) VBE(2)=VT ・ln(IC2/(S2 ・IS )) とできる。
More specifically, the reference potential generated by passing a current through the semiconductor element is V BE (1), and in the semiconductor element where a current equal to a predetermined ratio of the smaller divided current flows, the reference potential and the terminal are connected. If the voltage drop that occurs, specifically, the base-emitter potential is V BE (2), then V BE (1) = V T · ln (I C1 / (S 1 · I S )) V BE (2) = V T · ln (I C2 / (S 2 · I S)) and can be.

【0030】ここで、VT 、IS は、半導体の物性によ
って決定される常数であり、S1 、S2 は、半導体素子
の大きさにより決定される定数である。また、IC1は、
基準電位を発生させるための電流であり、IC2は、前記
分割電流の所定率に等しい電流である。電流IC1には、
前記供給電流が0であるときにも基準電位を発生させる
ために流しておく暗電流IO が含まれる。
Here, V T and I S are constants determined by the physical properties of the semiconductor, and S 1 and S 2 are constants determined by the size of the semiconductor element. Also, I C1 is
I C2 is a current for generating a reference potential, and I C2 is a current equal to a predetermined rate of the divided current. The current I C1 is
Also it includes the dark current I O to be passed in order to generate a reference potential when said supply current is zero.

【0031】請求項1の負サージクランプ回路は、前記
所定率をmとして、 IC1= m・IC2 + IO とするので、クランプレベルが前記VBE(1)から前記
BE(2)だけ低下しても、S1 とS2 とを等しくし、
O を十分小さく設定することで、 VBE(1)−VBE(2)=VT ・ln(m) として、クランプレベルを前記供給電流には依存しない
一定値にすることが可能である。すなわち、クランプレ
ベルの負荷変動をなくすことが可能である。
In the negative surge clamp circuit of claim 1, since the predetermined rate is m and I C1 = mI C2 + I O , the clamp level is from V BE (1) to V BE (2). S 1 and S 2 are made equal,
By setting I O to be sufficiently small, it is possible to set V BE (1) −V BE (2) = V T · ln (m) and to set the clamp level to a constant value that does not depend on the supply current. . That is, it is possible to eliminate the load fluctuation at the clamp level.

【0032】ちなみに、前記供給電流を分割した小電流
によって基準電位を変位させる構成とするのは、基準電
位を発生させる半導体素子の許容電流を小さくすること
で、該半導体素子を小さく形成できるようにする利点を
得るためである。
By the way, the structure in which the reference potential is displaced by the small current obtained by dividing the supply current is such that the allowable current of the semiconductor element for generating the reference potential is made small so that the semiconductor element can be made small. This is to obtain the advantage of doing.

【0033】また、請求項1の構成によると、前式で示
すように、前記暗電流IO は(前記m・IC2に比べて)
十分小さいことが条件であって、前記供給電流の大きさ
に依存して大きくする必要は生じない。
According to the structure of claim 1, the dark current I O is (compared to the m · I C2 )
The condition is that it is sufficiently small, and there is no need to increase it depending on the magnitude of the supply current.

【0034】さらに、請求項2の負サージクランプ回路
は、わずかな負サージノイズでも吸収することを要求さ
れる小信号の端子に特に適するように、前記mを1にし
て、クランプレベルを0Vに保つ(小信号であれば、0
Vで負サージクランプ回路が動作しても、負サージクラ
ンプ回路にわずかな電流が流れるだけで支障は生じな
い。)。
Further, in the negative surge clamp circuit according to the second aspect of the present invention, the m is set to 1 and the clamp level is set to 0 V so as to be particularly suitable for a small signal terminal required to absorb even a small amount of negative surge noise. Hold (0 for small signal
Even if the negative surge clamp circuit operates at V, only a slight current flows through the negative surge clamp circuit and no problem occurs. ).

【0035】また、請求項3の負サージクランプ回路
は、0Vにも比較的に高電位にもなる端子に特に適する
ように、該端子に向けて電流を流す整流特性を有する半
導体素子を備えることによって、該端子から負サージク
ランプ回路に電流が流入することを防止するとともに、
前記mを1未満に設定し、クランプレベルをマイナス電
位とすることで、該端子の電位が0V近傍になったとき
に負サージクランプ回路が作動してしまうのを防止す
る。
Further, the negative surge clamp circuit according to claim 3 is provided with a semiconductor element having a rectifying characteristic in which a current is made to flow toward the terminal so as to be particularly suitable for the terminal having 0V or a relatively high potential. Prevents current from flowing from this terminal to the negative surge clamp circuit,
By setting m to be less than 1 and setting the clamp level to a negative potential, the negative surge clamp circuit is prevented from operating when the potential of the terminal is near 0V.

【0036】また、請求項4の負サージクランプ回路
は、同様な端子に特に適するように、基準電位に向けて
電流を流さない整流特性を有する半導体素子を備えるこ
とによって、基準電位を発生する半導体素子へ該端子か
ら電流が流入することを防止する。
Further, the negative surge clamp circuit according to claim 4 is provided with a semiconductor element having a rectifying characteristic in which a current does not flow toward the reference potential so as to be particularly suitable for the same terminal, so that a semiconductor generating the reference potential is obtained. The current is prevented from flowing into the element from the terminal.

【0037】[0037]

【実施例】次に、本発明による負サージクランプ回路
が、実際上どのように具体化されるのかを、実施例で説
明する。
EXAMPLES Next, examples of how the negative surge clamp circuit according to the present invention is actually embodied will be described.

【0038】〔 第1実施例の構成について 〕図1
(a) に示すブロック図に基づいて、小信号用端子20に特
に適する本発明の第1実施例について説明する。18は小
信号用のコンパレータである。
[Structure of First Embodiment] FIG.
A first embodiment of the present invention which is particularly suitable for the small signal terminal 20 will be described with reference to the block diagram shown in FIG. 18 is a small signal comparator.

【0039】前記端子20は、前記コンパレータ18のマイ
ナス入力に接続される。前記コンパレータ18のプラス入
力には比較電圧が印加される。なお、このような小信号
を入力する前記端子20には、直列に比較的大きな抵抗値
を有する抵抗R10が外付けされるのが一般的である。
The terminal 20 is connected to the negative input of the comparator 18. A comparison voltage is applied to the positive input of the comparator 18. A resistor R 10 having a relatively large resistance value is generally externally attached to the terminal 20 for inputting such a small signal.

【0040】19は電源端子である。該端子19には外部か
ら電源Vccが供給される。前記端子19とグラウンド間に
は、定電流源11とダイオードQ17との直列回路が、該ダ
イオードQ17の電流流出側をグラウンドに接続して、接
続される。前記定電流源11からは電流が前記ダイオード
17に向かって流出される。
Reference numeral 19 is a power supply terminal. A power supply Vcc is externally supplied to the terminal 19. A series circuit of a constant current source 11 and a diode Q 17 is connected between the terminal 19 and the ground, with the current outflow side of the diode Q 17 being connected to the ground. A current flows from the constant current source 11 toward the diode Q 17 .

【0041】また、前記端子19には、PNP型トランジ
スタQ12、Q13で構成されるカレントミラー回路が接続
される。該カレントミラー回路においては、前記トラン
ジスタQ13に流れるコレクタ電流と等しい電流を前記ト
ランジスタQ12のコレクタにも流すことが行われる。
A current mirror circuit composed of PNP type transistors Q 12 and Q 13 is connected to the terminal 19. In the current mirror circuit, a current equal to the collector current flowing through the transistor Q 13 is also supplied to the collector of the transistor Q 12 .

【0042】前記トランジスタQ12のコレクタは、前記
定電流源11と前記ダイオードQ17との接続点に接続され
る。また、前記トランジスタQ13のコレクタは、NPN
型トランジスタQ14のコレクタに接続される。該トラン
ジスタQ14のエミッタは、前記端子20に接続される。
The collector of the transistor Q 12 is connected to the connection point between the constant current source 11 and the diode Q 17 . The collector of the transistor Q 13 is an NPN.
Connected to the collector of the type transistor Q 14 . The emitter of the transistor Q 14 is connected to the terminal 20.

【0043】NPN型トランジスタQ15のコレクタは、
前記端子19に接続される。該トランジスタQ15のエミッ
タは、前記端子20に接続される。また、該トランジスタ
15のベースは、前記トランジスタQ14のベースと共
に、前記定電流源11と前記ダイオードQ17との接続点に
接続される。
The collector of the NPN transistor Q 15 is
It is connected to the terminal 19. The emitter of the transistor Q 15 is connected to the terminal 20. The base of the transistor Q 15 is connected to the connection point of the constant current source 11 and the diode Q 17 together with the base of the transistor Q 14 .

【0044】ダイオードQ16は、電流流入側を前記トラ
ンジスタQ14、Q15のエミッタに接続して、前記トラン
ジスタQ14、Q15のエミッタと前記トランジスタQ14
15のベースとの間に接続される。
The diode Q 16 connects the current input side to the emitter of the transistor Q 14, Q 15, the emitter of the transistor Q 14, Q 15 transistors Q 14,
Connected to the base of Q 15 .

【0045】なお、前記ダイオードQ16、Q17は、後述
するように、NPN型トランジスタを利用して構成され
る。
The diodes Q 16 and Q 17 are constructed by using NPN type transistors as described later.

【0046】また、前記トランジスタQ15は、そのエミ
ッタ面積が前記トランジスタQ14のエミッタ面積のn倍
になるように形成される。前記トランジスタQ14と前記
ダイオードQ17、および、前記トランジスタQ12と前記
トランジスタQ13においては、それぞれ、それらのエミ
ッタ面積が同じになるように形成される。
The transistor Q 15 is formed such that its emitter area is n times as large as the emitter area of the transistor Q 14 . The transistor Q 14 and the diode Q 17 , and the transistor Q 12 and the transistor Q 13 are formed so that their emitter areas are the same.

【0047】〔 第1実施例の作動について 〕前記端
子20の電位が前記ダイオードQ17の順方向バイアスより
も低くなると、前記トランジスタQ13、Q14、Q15は能
動状態になる。ここで、前記端子20から流出する電流を
N とすると、前記トランジスタQ14のコレクタ電流I
C14 は、 IC14 =IN /(n+1) で示される。
[Operation of the First Embodiment] When the potential of the terminal 20 becomes lower than the forward bias of the diode Q 17 , the transistors Q 13 , Q 14 and Q 15 are activated. Here, when the current flowing out from the terminal 20 is I N , the collector current I of the transistor Q 14 is
C14 is represented by I C14 = I N / (n + 1).

【0048】前記IC14 は、前記トランジスタQ13のコ
レクタにも流れるので、前記ミラー回路構成により、前
記トランジスタQ12のコレクタ電流もIC14 となる。そ
のため、前記ダイオードQ17の順方向バイアスV
BE17は、前記定電流源11が流す電流をI11として、 VBE17=VT ・ln((IC14 +I11)/IS ) で示される。但し、前記I11は、前記IC14 に比べて十
分小さくなるように設定される。
Since I C14 also flows into the collector of the transistor Q 13 , the collector current of the transistor Q 12 also becomes I C14 due to the mirror circuit configuration. Therefore, the forward bias V of the diode Q 17 is
BE17, the current constant current source 11 flow as I 11, represented by V BE17 = V T · ln ( (I C14 + I 11) / I S). However, I 11 is set to be sufficiently smaller than I C14 .

【0049】一方、前記トランジスタQ14のベース−エ
ミッタ電圧VBE14は、 VBE14=VT ・ln(IC14 /IS ) で示される。
On the other hand, the base-emitter voltage V BE14 of the transistor Q 14 is represented by V BE14 = V T · ln (I C14 / I S ).

【0050】以上のことから、前記端子20の電位V
20が、 V20 ≦ 0 となると、前記IN には依存せず、前記トランジスタQ
13、Q14、Q15は能動状態になる。
From the above, the potential V of the terminal 20 is
20, when the V 20 ≦ 0, not dependent on the I N, the transistor Q
13 , Q 14 and Q 15 are activated.

【0051】〔 第1実施例の補足について 〕なお、
同図(a) はバイポーラトランジスタで示してあるが、同
図(b) のようにFETで置き換えても良い。同図(b) に
おいてダッシュが付されているものは、同図(a) におい
てダッシュがない同符号のものとそれぞれ対応する。
[Supplement to First Embodiment] In addition,
Although the figure (a) is shown as a bipolar transistor, it may be replaced with an FET as shown in the figure (b). Those with a dash in FIG. 2 (b) correspond to those with the same reference numeral without a dash in FIG.

【0052】〔 第2実施例の構成について 〕次に、
図2(a) に示すブロック図に基づいて、オープンコレク
タ端子52に特に適する本発明の第2実施例について説明
する。トランジスタQ49はオープンコレクタ出力であ
る。
[Structure of Second Embodiment] Next,
A second embodiment of the present invention which is particularly suitable for the open collector terminal 52 will be described with reference to the block diagram shown in FIG. Transistor Q 49 has an open collector output.

【0053】前記端子52は前記トランジスタQ49のコレ
クタに接続される。また、前記端子52はダイオードQ45
の電流流出側にも接続される。なお、このようなオープ
ンコレクタ出力端子52には、プルアップ抵抗R40が接続
されるのが一般的である。また、本例においては、プル
アップ電源電圧VB が電源電圧Vccより大きくても構わ
ない。
The terminal 52 is connected to the collector of the transistor Q 49 . The terminal 52 is a diode Q 45.
It is also connected to the current outflow side. A pull-up resistor R 40 is generally connected to such an open collector output terminal 52. Further, in this example, the pull-up power supply voltage V B may be higher than the power supply voltage Vcc.

【0054】51は電源端子である。該端子51には外部か
ら前記電源Vccが供給される。前記端子51とグラウンド
間には、定電流源50とダイオードQ47とダイオードQ48
との直列回路が、ダイオードQ47の電流流出側をダイオ
ードQ48の電流流入側に接続し、ダイオードQ48の電流
流出側をグラウンドに接続して、接続される。前記定電
流源50からは電流が前記ダイオードQ47、Q48に向かっ
て流出される。
Reference numeral 51 is a power supply terminal. The power supply Vcc is externally supplied to the terminal 51. A constant current source 50, a diode Q 47 and a diode Q 48 are provided between the terminal 51 and the ground.
A series circuit of a is to connect the current output side of the diode Q 47 to the current input side of the diode Q 48, and connect the current output side of the diode Q 48 to ground, is connected. A current flows from the constant current source 50 toward the diodes Q 47 and Q 48 .

【0055】また、前記端子51には、PNP型トランジ
スタQ41、Q42で構成されるカレントミラー回路が接続
される。前記トランジスタQ42は、そのエミッタ面積が
前記トランジスタQ41のエミッタ面積のm倍になるよう
に形成される。
The terminal 51 is connected to a current mirror circuit composed of PNP type transistors Q 41 and Q 42 . The transistor Q 42 is formed such that the emitter area thereof is m times the emitter area of the transistor Q 41 .

【0056】該カレントミラー回路においては、前記ト
ランジスタQ42に流れるコレクタ電流のm分の1に等し
い電流を前記トランジスタQ41のコレクタにも流すこと
が行われる。
In the current mirror circuit, a current equal to 1 / m of the collector current flowing through the transistor Q 42 is also supplied to the collector of the transistor Q 41 .

【0057】前記トランジスタQ41のコレクタは、前記
定電流源50と前記ダイオードQ47との接続点に接続され
る。また、前記トランジスタQ42のコレクタは、NPN
型トランジスタQ43のコレクタに接続される。該トラン
ジスタQ43のエミッタは、前記ダイオードQ45の電流流
入側に接続される。
The collector of the transistor Q 41 is connected to the connection point between the constant current source 50 and the diode Q 47 . The collector of the transistor Q 42 is an NPN.
Connected to the collector of the type transistor Q 43 . The emitter of the transistor Q 43 is connected to the current inflow side of the diode Q 45 .

【0058】NPN型トランジスタQ44のコレクタは、
前記端子51に接続される。該トランジスタQ44のエミッ
タは、前記ダイオードQ45の電流流入側に接続される。
また、該トランジスタQ44のベースは、前記トランジス
タQ43のベースと共に、前記定電流源50と前記ダイオー
ドQ47との接続点に接続される。
The collector of the NPN transistor Q 44 is
It is connected to the terminal 51. The emitter of the transistor Q 44 is connected to the current inflow side of the diode Q 45 .
Also, it based the transistor Q 44, the base together with the transistor Q 43, is connected the connection node between the constant current source 50 and the diode Q 47.

【0059】ダイオードQ46は、電流流入側を前記トラ
ンジスタQ43、Q44のエミッタに接続し、前記トランジ
スタQ43、Q44のエミッタと前記トランジスタQ43、Q
44のベースとの間に接続される。
[0059] Diode Q 46 connects the current input side to the emitter of the transistor Q 43, Q 44, the transistor Q 43, the emitters of Q 44 and the transistor Q 43, Q
Connected between 44 bases.

【0060】なお、前記ダイオードQ46、Q47は、後述
するように、NPN型トランジスタを利用して構成され
る。また、前記ダイオードQ45、Q48は、後述するよう
に、PNP型トランジスタを利用して構成される。
The diodes Q 46 and Q 47 are constructed by using NPN type transistors as described later. The diodes Q 45 and Q 48 are constructed by using PNP type transistors as described later.

【0061】また、前記トランジスタQ44は、そのエミ
ッタ面積が前記トランジスタQ43のエミッタ面積の(n
−1)倍になるように形成される。前記ダイオードQ45
は、そのエミッタ面積が前記トランジスタQ48のエミッ
タ面積のn倍になるように形成される。
[0061] The transistor Q 44 is, (n emitter area of the emitter area of the transistor Q 43
-1) Doubled. The diode Q 45
Is formed such that its emitter area is n times the emitter area of the transistor Q 48 .

【0062】前記トランジスタQ43と前記ダイオードQ
47においては、それらのエミッタ面積は同じになるよう
に形成される。
The transistor Q 43 and the diode Q
At 47 , their emitter areas are formed to be the same.

【0063】〔 第2実施例の作動について 〕前記ダ
イオードQ47、Q48の順方向バイアスをVBE47、VBE48
として、前記ダイオードQ45の順方向バイアスをVBE45
とすると、前記端子52の電位が、 VBE47+VBE48−VBE45 よりも低くなると、前記トランジスタQ42、Q43、Q44
は能動状態になる。
[0063] [The operation of the second embodiment] The diode Q 47, a forward bias of Q 48 V BE47, V BE48
, The forward bias of the diode Q 45 is V BE45
When, the potential of the terminal 52 becomes lower than V BE47 + V BE48 -V BE45, the transistors Q 42, Q 43, Q 44
Becomes active.

【0064】ここで、前記端子52から流出する電流をI
N とすると、前記トランジスタQ43のコレクタ電流I
C43 は、 IC43 =IN /n で示される。
Here, the current flowing out from the terminal 52 is I
Assuming N , the collector current I of the transistor Q 43
C43 is represented by I C43 = I N / n.

【0065】前記IC43 は、前記トランジスタQ42のコ
レクタにも流れるので、前記ミラー回路構成により、前
記トランジスタQ41のコレクタ電流は、IC43 /mとな
る。そのため、前記ダイオードQ47、Q48の順方向バイ
アスVBE47、VBE48は、前記定電流源50が流す電流をI
50として、 VBE47=VBE48=VT ・ln((IC43 /m+I50)/IS ) で示される。但し、前記I50は、前記IC43 /mに比べ
て十分小さくなるように設定される。
Since the I C43 also flows into the collector of the transistor Q 42 , the collector current of the transistor Q 41 becomes I C43 / m due to the mirror circuit configuration. Therefore, forward bias V BE47, V BE48 of the diode Q 47, Q 48 is a current that the constant current source 50 is flowed I
As 50, represented by V BE47 = V BE48 = V T · ln ((I C43 / m + I 50) / I S). However, the I 50 is set to be sufficiently smaller than the I C43 / m.

【0066】また、前記ダイオードQ45の順方向バイア
スVBE45は、 VBE45=VT ・ln(IN /(n・IS )) で示される。
The forward bias V BE45 of the diode Q 45 is represented by V BE45 = V T · ln (I N / (n · I S )).

【0067】一方、前記トランジスタQ43のベース−エ
ミッタ間電圧VBE43は、 VBE43=VT ・ln(IC43 /IS ) で示される。
On the other hand, the base-emitter voltage V BE43 of the transistor Q 43 is represented by V BE43 = V T · ln (I C43 / I S ).

【0068】以上のことから、前記端子52の電位V
52が、 V52 ≦ −2VT ・ln(m) となると、前記IN には依存せず、前記トランジスタQ
42、Q43、Q44は能動状態になる。
From the above, the potential V of the terminal 52 is
52, when the V 52 ≦ -2V T · ln ( m), independent of the I N, the transistor Q
42 , Q 43 and Q 44 are activated.

【0069】〔 第2実施例の補足について 〕なお、
同図(a) はバイポーラトランジスタで示してあるが、同
図(b) のようにFETで置き換えても良い。同図(b) に
おいてダッシュが付されているものは、同図(a) におい
てダッシュがない同符号のものとそれぞれ対応する。
[Supplement to Second Embodiment] In addition,
Although the figure (a) is shown as a bipolar transistor, it may be replaced with an FET as shown in the figure (b). Those with a dash in FIG. 2 (b) correspond to those with the same reference numeral without a dash in FIG.

【0070】〔 第3実施例の構成について 〕次に、
図3(a) に示すブロック図に基づいて、オープンコレク
タ端子74に特に適する本発明の第3実施例について説明
する。トランジスタQ70はオープンコレクタ出力であ
る。
[Regarding Configuration of Third Embodiment] Next,
A third embodiment of the present invention, which is particularly suitable for the open collector terminal 74, will be described based on the block diagram shown in FIG. Transistor Q 70 is an open collector output.

【0071】前記端子74は前記トランジスタQ70のコレ
クタに接続される。なお、このようなオープンコレクタ
出力端子74には、プルアップ抵抗R60が接続され、出力
先との間に抵抗R61が接続されるのが一般的である。な
お、本例においては、プルアップ電源電圧は電源電圧V
cc以下であることを前提としている。
The terminal 74 is connected to the collector of the transistor Q 70 . A pull-up resistor R 60 is generally connected to such an open collector output terminal 74, and a resistor R 61 is generally connected to the output destination. In this example, the pull-up power supply voltage is the power supply voltage V
It is assumed that it is cc or less.

【0072】73は電源端子である。該端子73には外部か
ら前記電源Vccが供給される。前記端子73とグラウンド
間には、定電流源72とPNP型トランジスタQ69との直
列回路が、トランジスタQ69のコレクタを前記定電流源
72に接続し、エミッタをグラウンドに接続して、接続さ
れる。
Reference numeral 73 is a power supply terminal. The power supply Vcc is externally supplied to the terminal 73. Between the terminal 73 and the ground, a series circuit of a constant current source 72 and a PNP transistor Q 69 connects the collector of the transistor Q 69 to the constant current source.
Connected by connecting to 72, connecting the emitter to ground.

【0073】前記トランジスタQ69のベースには、ダイ
オードQ68の電流流出側が接続される。該ダイオードQ
68の電流流入側は、前記トランジスタQ69のコレクタに
接続される。前記定電流源72からは電流が前記ダイオー
ドQ68、前記トランジスタQ 69のコレクタに向かって流
出される。
Transistor Q69The base of the die
Aether Q68The current outflow side of is connected. The diode Q
68The current inflow side of the transistor Q69To the collector of
Connected. Current from the constant current source 72 is the diode.
De Q68, The transistor Q 69To the collector of
Will be issued.

【0074】また、前記端子73には、PNP型トランジ
スタQ62、Q63で構成されるカレントミラー回路が接続
される。該カレントミラー回路においては、前記トラン
ジスタQ63に流れるコレクタ電流と等しい電流を前記ト
ランジスタQ62のコレクタにも流すことが行われる。
A current mirror circuit composed of PNP type transistors Q 62 and Q 63 is connected to the terminal 73. In the current mirror circuit, a current equal to the collector current flowing in the transistor Q 63 is also supplied to the collector of the transistor Q 62 .

【0075】前記トランジスタQ62のコレクタは、前記
定電流源72と前記トランジスタQ69との接続点に接続さ
れる。また、前記トランジスタQ63のコレクタは、NP
N型トランジスタQ64のコレクタに接続される。該トラ
ンジスタQ64のエミッタは、前記端子74に接続される。
The collector of the transistor Q 62 is connected to the connection point between the constant current source 72 and the transistor Q 69 . The collector of the transistor Q 63 is NP
It is connected to the collector of an N-type transistor Q 64 . The emitter of the transistor Q 64 is connected to the terminal 74.

【0076】NPN型トランジスタQ65のコレクタは、
前記端子73に接続される。該トランジスタQ65のエミッ
タは、前記端子74に接続される。また、該トランジスタ
65のベースは、前記トランジスタQ64のベースと共
に、ダイオードQ67の電流流出側に接続される。該ダイ
オードQ67の電流流入側は、前記電流源72と前記トラン
ジスタQ69との接続点に接続される。
The collector of the NPN transistor Q 65 is
It is connected to the terminal 73. The emitter of the transistor Q 65 is connected to the terminal 74. Further, the base of the transistor Q 65 is connected to the current outflow side of the diode Q 67 together with the base of the transistor Q 64 . The current inflow side of the diode Q 67 is connected to the connection point between the current source 72 and the transistor Q 69 .

【0077】ダイオードQ66は、電流流入側を前記トラ
ンジスタQ64、Q65のエミッタに接続し、前記トランジ
スタQ64、Q65のエミッタと前記トランジスタQ64、Q
65のベースとの間に接続される。
[0077] Diode Q 66 connects the current input side to the emitter of the transistor Q 64, Q 65, the emitter of the transistor Q 64, Q 65 transistors Q 64, Q
Connected with the base of 65 .

【0078】PNP型トランジスタQ71のエミッタは、
前記端子74に接続される。該トランジスタQ71のベース
は、前記端子73に接続される。該トランジスタQ71のコ
レクタは、グラウンドに接続される。
The emitter of the PNP transistor Q 71 is
It is connected to the terminal 74. The base of the transistor Q 71 is connected to the terminal 73. The collector of the transistor Q 71 is connected to ground.

【0079】なお、前記ダイオードQ66は、後述するよ
うに、NPN型トランジスタを利用して構成される。ま
た、前記ダイオードQ67、Q68は、後述するように、P
NP型トランジスタを利用して構成される。
The diode Q 66 is constructed by using an NPN type transistor as described later. Further, the diodes Q 67 and Q 68 have P
It is configured by using an NP type transistor.

【0080】また、前記トランジスタQ65は、そのエミ
ッタ面積が前記トランジスタQ64のエミッタ面積の(n
−1)倍になるように形成される。
The emitter area of the transistor Q 65 is (n) of the emitter area of the transistor Q 64.
-1) Doubled.

【0081】前記ダイオードQ67と前記ダイオード
68、および、前記トランジスタQ64と前記トランジス
タQ69、前記トランジスタQ62と前記トランジスタQ63
においては、それぞれ、それらのエミッタ面積は同じに
なるように形成される。
The diode Q 67 and the diode Q 68 , the transistor Q 64 and the transistor Q 69 , the transistor Q 62 and the transistor Q 63.
, They are formed so that their emitter areas are the same.

【0082】〔 第3実施例の作動について 〕前記ダ
イオードQ67、Q68の順方向バイアスをVBE67、VBE68
として、前記トランジスタQ69のベース−エミッタ間電
圧をVBE69とすると、前記端子74の電位が、 VBE68+VBE69−VBE67 よりも低くなると、前記トランジスタQ63、Q64、Q65
は能動状態になる。
[Regarding Operation of Third Embodiment] The forward bias of the diodes Q 67 and Q 68 is set to V BE67 and V BE68.
Assuming that the base-emitter voltage of the transistor Q 69 is V BE69, and the potential of the terminal 74 becomes lower than V BE68 + V BE69 −V BE67 , the transistors Q 63 , Q 64 , and Q 65
Becomes active.

【0083】ここで、前記端子74から流出する電流をI
N とすると、前記トランジスタQ64のコレクタ電流I
C64 は、 IC64 =IN /n で示される。
Here, the current flowing out from the terminal 74 is
N , the collector current I of the transistor Q 64
C64 is represented by I C64 = I N / n.

【0084】前記IC64 は、前記トランジスタQ63のコ
レクタにも流れるので、前記ミラー回路構成により、前
記トランジスタQ62のコレクタ電流は、IC64 となる。
そのため、前記ダイオードQ68の順方向バイアス
BE68、前記トランジスタQ69のベース−エミッタ間電
圧VBE69は、前記定電流源72が流す電流をI72、前記ト
ランジスタQ69の増幅率をβとして、 VBE68=VT ・ln(((IC64 +I72)/β)/IS ) VBE69=VT ・ln((IC64 +I72)/IS ) で示される。但し、前記I72は、前記IC64 に比べて十
分小さくなるように設定される。
Since I C64 also flows to the collector of the transistor Q 63 , the collector current of the transistor Q 62 becomes I C64 due to the mirror circuit configuration.
Therefore, the forward bias V BE68 of the diode Q 68 and the base-emitter voltage V BE69 of the transistor Q 69 are as follows : the current flowing from the constant current source 72 is I 72 , and the amplification factor of the transistor Q 69 is β. V BE68 = V T · ln (((I C64 + I 72 ) / β) / I S ) V BE69 = V T · In ((I C64 + I 72 ) / I S ). However, the I 72 is set to be sufficiently smaller than the I C64 .

【0085】また、前記ダイオードQ67の順方向バイア
スVBE67は、 VBE67=VT ・ln((IN /β)/IS ) で示される。
The forward bias V BE67 of the diode Q 67 is represented by V BE67 = V T · ln ((I N / β) / I S ).

【0086】一方、前記トランジスタQ64のベース−エ
ミッタ間電圧VBE64は、 VBE64=VT ・ln(IC64 /IS ) で示される。
On the other hand, the base-emitter voltage V BE64 of the transistor Q 64 is represented by V BE64 = V T · ln (I C64 / I S ).

【0087】以上のことから、前記端子74の電位V
74が、 V74 ≦ −VT ・ln(n) になると、前記IN には依存せず、前記トランジスタQ
63、Q64、Q65は能動状態になる。
From the above, the potential V of the terminal 74 is
74, at the V 74 ≦ -V T · ln ( n), does not depend on the I N, the transistor Q
63 , Q 64 and Q 65 become active.

【0088】また、前記端子74の電位が前記電源Vccよ
り高くなると、前記トランジスタQ 71が能動状態にな
る。
The potential of the terminal 74 is higher than the power source Vcc.
When it gets higher, the transistor Q 71Becomes active
It

【0089】〔 第3実施例の補足について 〕なお、
同図(a) はバイポーラトランジスタで示してあるが、同
図(b) のようにFETで置き換えても良い。同図(b) に
おいてダッシュが付されているものは、同図(a) におい
てダッシュがない同符号のものとそれぞれ対応する。
[Supplement to Third Embodiment] In addition,
Although the figure (a) is shown as a bipolar transistor, it may be replaced with an FET as shown in the figure (b). Those with a dash in FIG. 2 (b) correspond to those with the same reference numeral without a dash in FIG.

【0090】〔 第4実施例について 〕また、前記ダ
イオードは、図4のようにして形成される。同図(a)
は、NPN型トランジスタを利用する構成である。同図
(b) は、PNP型トランジスタを利用する構成である。
[Fourth Embodiment] The diode is formed as shown in FIG. Figure (a)
Is a configuration using an NPN type transistor. Same figure
(b) is a configuration using a PNP type transistor.

【0091】[0091]

【発明の効果】請求項1の負サージクランプ回路は、前
記のように、集積回路の端子に侵入する負サージノイズ
を該端子に電流を供給して吸収する際に、該供給電流の
所定比率に等しい電流を、クランプレベルの基準電位を
発生する素子にフィードバックするように構成される。
As described above, in the negative surge clamp circuit according to the first aspect of the present invention, when the negative surge noise invading the terminal of the integrated circuit is supplied to the terminal and absorbed, a predetermined ratio of the supplied current is absorbed. Is fed back to a device that generates a clamp level reference potential.

【0092】そのため、従来とは異なって、前記供給電
流が増加すると前記基準電位が低下するのではなく、前
記基準電位を上昇させ、該上昇量を前記供給電流を流す
素子に生じてしまう電圧降下量に等しくして、クランプ
レベルを一定に保つことができるようになった。つま
り、クランプレベルの負荷変動をなくすことができた。
Therefore, unlike the prior art, when the supply current increases, the reference potential does not decrease, but the reference potential is increased, and the amount of increase is a voltage drop that occurs in an element that causes the supply current to flow. The clamp level can now be kept constant by equalizing the amount. In other words, it was possible to eliminate the load fluctuation at the clamp level.

【0093】そして、請求項1の負サージクランプ回路
においては、前記のように、前記供給電流が0であると
きに前記基準電位を発生させるために流す暗電流は十分
小さくなるように設定されるので、従来とは異なって、
対応できる負サージノイズを大きく設定するために消費
電力の増加を必要とすることはなくなった。
In the negative surge clamp circuit according to the first aspect of the invention, as described above, the dark current flowing to generate the reference potential when the supply current is 0 is set to be sufficiently small. So unlike the past,
It is no longer necessary to increase power consumption to set a large negative surge noise that can be handled.

【0094】請求項2の負サージクランプ回路は、前記
のように、クランプレベルを0Vとしたので、わずかな
負サージノイズでも吸収することが要求される小信号の
端子に特に適用できるようになった。
Since the negative surge clamp circuit of claim 2 has the clamp level of 0 V as described above, it can be particularly applied to a small signal terminal which is required to absorb even a slight negative surge noise. It was

【0095】請求項3の負サージクランプ回路は、前記
のように、クランプレベルをマイナス電位としたので、
0Vにもなる端子に特に適用できるようになった。
According to the negative surge clamp circuit of the third aspect, since the clamp level is set to the negative potential as described above,
It has become particularly applicable to terminals that reach 0V.

【0096】請求項3、4の負サージクランプ回路は、
前記のように、端子からクランプ回路に電流が逆流しな
いように構成されるので、比較的に高電位にもなる端子
に特に適用できるようになった。
According to the negative surge clamp circuit of the third and fourth aspects,
As described above, since the current is prevented from flowing backward from the terminal to the clamp circuit, the present invention can be applied particularly to a terminal having a relatively high potential.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.

【図2】本発明の第2実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.

【図3】本発明の第3実施例を示す回路図である。FIG. 3 is a circuit diagram showing a third embodiment of the present invention.

【図4】本発明の第4実施例を示す回路図である。FIG. 4 is a circuit diagram showing a fourth embodiment of the present invention.

【図5】従来の負サージクランプ回路を説明する回路図
である。
FIG. 5 is a circuit diagram illustrating a conventional negative surge clamp circuit.

【符号の説明】[Explanation of symbols]

12、Q13 カレントミラー回路を構成するトランジ
スタ Q17 基準電位を発生させるダイオード Q14、Q15 トランジスタ Q41、Q42 カレントミラー回路を構成するトランジ
スタ Q47、Q48 基準電位を発生させるダイオード Q43、Q44 トランジスタ Q45 逆流防止用ダイオード Q62、Q63 カレントミラー回路を構成するトランジ
スタ Q68 基準電位を発生させるダイオード Q69 基準電位を発生させるトランジスタ Q64、Q65 トランジスタ Q67 逆流防止用ダイオード
Q 12 and Q 13 Transistors that form a current mirror circuit Q 17 Diodes that generate a reference potential Q 14 and Q 15 Transistors Q 41 and Q 42 Transistors that form a current mirror circuit Q 47 and Q 48 Diodes that generate a reference potential Q 43 , Q 44 Transistor Q 45 Diode for preventing reverse current Q 62 , Q 63 Transistor forming current mirror circuit Q 68 Diode for generating reference potential Q 69 Transistor for generating reference potential Q 64 , Q 65 Transistor Q 67 For preventing reverse current diode

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 集積回路の端子に負サージノイズが侵入
して集積回路が誤動作してしまうことを防止する負サー
ジクランプ回路であって、 電流を流すことにより基準電位を発生する第1半導体素
子と、 前記基準電位と前記端子電位間の電位差に応じて前記端
子に供給する電流を制御する第2半導体素子と、 大きさが前記第2半導体素子の所定倍であり、前記基準
電位と前記端子電位間の電位差に応じて前記端子に供給
する電流を制御する第3半導体素子と、 前記第2半導体素子から前記端子に供給される電流を検
出し、該検出電流の所定率の電流を前記第1半導体素子
に供給する手段とを有することを特徴とする負サージク
ランプ回路。
1. A negative surge clamp circuit for preventing a negative surge noise from entering a terminal of an integrated circuit to malfunction the integrated circuit, wherein the first semiconductor element generates a reference potential by flowing a current. A second semiconductor element that controls a current supplied to the terminal according to a potential difference between the reference potential and the terminal potential; a size that is a predetermined multiple of the second semiconductor element, the reference potential and the terminal A third semiconductor element that controls a current supplied to the terminal according to a potential difference between the potentials, a current supplied from the second semiconductor element to the terminal is detected, and a current having a predetermined rate of the detected current is detected as the first current. 1. A negative surge clamp circuit comprising: a means for supplying to one semiconductor element.
【請求項2】 請求項1の負サージクランプ回路におい
て、 前記第1半導体素子に供給する電流を制御する前記所定
率を1とすることを特徴とする負サージクランプ回路。
2. The negative surge clamp circuit according to claim 1, wherein the predetermined rate for controlling the current supplied to the first semiconductor element is 1.
【請求項3】 請求項1の負サージクランプ回路におい
て、 前記第2、3半導体素子から前記端子に電流を供給する
電流経路に、前記端子に向けて電流を流す整流特性を有
する半導体素子を挿入し、 前記第1半導体素子に供給する電流を制御する前記所定
率を1未満にすることを特徴とする負サージクランプ回
路。
3. The negative surge clamp circuit according to claim 1, wherein a semiconductor element having a rectifying characteristic that causes a current to flow toward the terminal is inserted in a current path for supplying a current from the second and third semiconductor elements to the terminal. The negative surge clamp circuit is characterized in that the predetermined rate for controlling the current supplied to the first semiconductor element is less than 1.
【請求項4】 請求項1の負サージクランプ回路におい
て、 前記第1半導体素子から前記第2、3半導体素子へ前記
基準電位を伝える経路に、前記第2、3半導体素子へ向
けて電流を流す整流特性を有する半導体素子を挿入する
ことを特徴とする負サージクランプ回路。
4. The negative surge clamp circuit according to claim 1, wherein a current is made to flow toward the second and third semiconductor elements in a path for transmitting the reference potential from the first semiconductor element to the second and third semiconductor elements. A negative surge clamp circuit in which a semiconductor element having a rectifying characteristic is inserted.
JP5293391A 1993-11-24 1993-11-24 Negative surge clamping circuit Pending JPH07147532A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5293391A JPH07147532A (en) 1993-11-24 1993-11-24 Negative surge clamping circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5293391A JPH07147532A (en) 1993-11-24 1993-11-24 Negative surge clamping circuit

Publications (1)

Publication Number Publication Date
JPH07147532A true JPH07147532A (en) 1995-06-06

Family

ID=17794162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5293391A Pending JPH07147532A (en) 1993-11-24 1993-11-24 Negative surge clamping circuit

Country Status (1)

Country Link
JP (1) JPH07147532A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008121597A1 (en) * 2007-03-29 2008-10-09 Linear Technology Corporation Method for clamping a semiconductor region at or near ground
JP2009015381A (en) * 2007-06-29 2009-01-22 Fujitsu Ten Ltd Constant voltage circuit, electronic apparatus and electronic control apparatus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008121597A1 (en) * 2007-03-29 2008-10-09 Linear Technology Corporation Method for clamping a semiconductor region at or near ground
US8159278B2 (en) 2007-03-29 2012-04-17 Linear Technology Corporation Method for clamping a semiconductor region at or near ground
JP2009015381A (en) * 2007-06-29 2009-01-22 Fujitsu Ten Ltd Constant voltage circuit, electronic apparatus and electronic control apparatus

Similar Documents

Publication Publication Date Title
US20070171590A1 (en) Overcurrent detection circuit
JPH0774550A (en) Overheat detection circuit
US4965469A (en) Input circuit operable under different source voltages in semiconductor integrated circuit
US4390829A (en) Shunt voltage regulator circuit
US20090224804A1 (en) Detecting circuit and electronic apparatus using detecting circuit
JPH0121703B2 (en)
US4831323A (en) Voltage limiting circuit
JP3519646B2 (en) Semiconductor device
US5684427A (en) Bipolar driver circuit including primary and pre-driver transistors
JPH07147532A (en) Negative surge clamping circuit
JP3829765B2 (en) Power circuit
US7352235B2 (en) Current mirror
US20040027759A1 (en) Overcurrent detecting circuit
US4502016A (en) Final bridge stage for a receiver audio amplifier
US7391252B2 (en) Circuit arrangement with a short-circuit protective circuit
JPS6281120A (en) Semiconductor device
US6806770B2 (en) Operational amplifier
US4764688A (en) Output current darlington transistor driver circuit
US6396319B2 (en) Semiconductor integrated circuit with quick charging/discharging circuit
JPH0413692Y2 (en)
KR100577552B1 (en) Internal voltage converter of a semiconductor memory device
JP3063345B2 (en) Saturation prevention circuit
JPH08316740A (en) Method and circuit for preventing forward bias of parasitic diode in integrated circuit
JP5033036B2 (en) Clamp circuit and electronic equipment
JPH06140848A (en) Operational amplifier

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20010321