JPH07122672A - 半導体装置の配線構造 - Google Patents
半導体装置の配線構造Info
- Publication number
- JPH07122672A JPH07122672A JP26853493A JP26853493A JPH07122672A JP H07122672 A JPH07122672 A JP H07122672A JP 26853493 A JP26853493 A JP 26853493A JP 26853493 A JP26853493 A JP 26853493A JP H07122672 A JPH07122672 A JP H07122672A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- pins
- pin
- semiconductor device
- outer peripheral
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】 配線の集中に起因して生じるカップリング容
量によるクロストークノイズの低減が図れるようにす
る。 【構成】 面心ピン２及び外周ピン３の各々が一定間隔
に配列され、かつ両者間のピン配列が１／２ピッチ分ず
れている半導体装置であって、外周ピン３のピン配列に
よるピンを配線９を用いて第１の配線層に接続し、面心
ピン２のピン配列によるピンは配線１０を用いて第２の
配線層に接続し、配線間隔に粗密状態が生じるのを防止
する。
量によるクロストークノイズの低減が図れるようにす
る。 【構成】 面心ピン２及び外周ピン３の各々が一定間隔
に配列され、かつ両者間のピン配列が１／２ピッチ分ず
れている半導体装置であって、外周ピン３のピン配列に
よるピンを配線９を用いて第１の配線層に接続し、面心
ピン２のピン配列によるピンは配線１０を用いて第２の
配線層に接続し、配線間隔に粗密状態が生じるのを防止
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の配線技
術、特に、多ピンパッケージにおけるピン部の配線の取
り回しに起因するクロストークノイズの低減を図るため
に用いて効果のある技術に関するものである。
術、特に、多ピンパッケージにおけるピン部の配線の取
り回しに起因するクロストークノイズの低減を図るため
に用いて効果のある技術に関するものである。
【０００２】
【従来の技術】例えば、ＰＧＡ（ピン グリッド アレ
イ）型の半導体装置では、株式会社オーム社発行、右高
正俊編著「ＬＳＩプロセス工学」、Ｐ２４３に示される
ように、多数のピンを一定間隔かつＸ，Ｙ方向へ展開さ
せて多層配線基板に立設し、各ピンを多層配線基板内の
配線パターンに接続する構成がとられている。
イ）型の半導体装置では、株式会社オーム社発行、右高
正俊編著「ＬＳＩプロセス工学」、Ｐ２４３に示される
ように、多数のピンを一定間隔かつＸ，Ｙ方向へ展開さ
せて多層配線基板に立設し、各ピンを多層配線基板内の
配線パターンに接続する構成がとられている。
【０００３】ところで、本発明者は、多ピンパッケージ
における各ピンへの配線の取り回しの不規則性に起因す
る諸問題について検討した。
における各ピンへの配線の取り回しの不規則性に起因す
る諸問題について検討した。
【０００４】以下は、本発明者によって検討された技術
であり、その概要は次のとおりである。
であり、その概要は次のとおりである。
【０００５】すなわち、図２に示すように、配線基板１
が３枚の配線層の積層構造から成る半導体装置を例に説
明すると、３枚の配線層を貫通させて面心ピン２及び外
周ピン３が所定間隔に立設されている。ここで、外周ピ
ン３は同一ピッチで一直線上に配設され、同様に、面心
ピン２は外周ピン３と同一ピッチにとられるが、外周ピ
ン３に対しては１／２ピッチずらせて配列されている。
そして、面心ピン２のピン列と外周ピン３のピン列は交
互に配設されている。したがって、別の表現をすれば、
サイコロの「５」の目模様のブロックが縦、横に連続配
置された構成になっている。
が３枚の配線層の積層構造から成る半導体装置を例に説
明すると、３枚の配線層を貫通させて面心ピン２及び外
周ピン３が所定間隔に立設されている。ここで、外周ピ
ン３は同一ピッチで一直線上に配設され、同様に、面心
ピン２は外周ピン３と同一ピッチにとられるが、外周ピ
ン３に対しては１／２ピッチずらせて配列されている。
そして、面心ピン２のピン列と外周ピン３のピン列は交
互に配設されている。したがって、別の表現をすれば、
サイコロの「５」の目模様のブロックが縦、横に連続配
置された構成になっている。
【０００６】また、ここでは最上層（以下、上層とい
う）と次層（以下、下層という）の２枚の配線層の上面
には、面心ピン２及び外周ピン３の各々に個別に接続さ
れる配線４，５が設けられている。この場合、面心ピン
２及び外周ピン３は、図３に示すように、サイコロの
「５」の目のブロック（図中の点線枠内）を縦、横に連
続配置した形に設けられている。
う）と次層（以下、下層という）の２枚の配線層の上面
には、面心ピン２及び外周ピン３の各々に個別に接続さ
れる配線４，５が設けられている。この場合、面心ピン
２及び外周ピン３は、図３に示すように、サイコロの
「５」の目のブロック（図中の点線枠内）を縦、横に連
続配置した形に設けられている。
【０００７】さらに、配線基板１を取り囲むようにして
パッケージ６が配設され、その内面の中心部には半導体
チップ７が搭載されている。この半導体チップ７の電極
パッド（不図示）と配線４，５との間は、ワイヤ８で接
続されている。なお、半導体チップ７の上面の開口部
は、最終的にはキャップ（不図示）によって覆われる。
パッケージ６が配設され、その内面の中心部には半導体
チップ７が搭載されている。この半導体チップ７の電極
パッド（不図示）と配線４，５との間は、ワイヤ８で接
続されている。なお、半導体チップ７の上面の開口部
は、最終的にはキャップ（不図示）によって覆われる。
【０００８】図３の（ａ）は配線４が形成されている配
線基板の平面図を示し、（ｂ）は配線５が形成されてい
る配線基板の平面図を示し、これらは本発明者らによっ
て採用されていた構成の１例である。
線基板の平面図を示し、（ｂ）は配線５が形成されてい
る配線基板の平面図を示し、これらは本発明者らによっ
て採用されていた構成の１例である。
【０００９】前記したように、ピン配列はサイコロの
「５」の目状になされており、ここでは、１つのブロッ
クの中心位置のピンを「面心ピン」、その周辺の４個の
ピンを「周辺ピン」と定義している。そして、各層の配
線の引き回しは、一般に図３に示す如くであり、面心ピ
ン２を中心にして周辺に等間隔に外周ピン３を配設した
ピン配列が、Ｘ，Ｙ方向に連続的に形成されている。
「５」の目状になされており、ここでは、１つのブロッ
クの中心位置のピンを「面心ピン」、その周辺の４個の
ピンを「周辺ピン」と定義している。そして、各層の配
線の引き回しは、一般に図３に示す如くであり、面心ピ
ン２を中心にして周辺に等間隔に外周ピン３を配設した
ピン配列が、Ｘ，Ｙ方向に連続的に形成されている。
【００１０】図３の（ａ）のように、上層では面心ピン
２のほぼ全数と、その周辺に位置する外周ピン３の幾つ
かの各々に対し、配線４が布線されている。残る面心ピ
ン２及び外周ピン３に対し、同図（ｂ）に示すように下
層を用いて配線５による布線が行われている。この場
合、面心ピン２の殆どは上層の基板で配線済みのため、
下層で配線される数は極めて少なくなっており、殆どは
外周ピン３に対してである。
２のほぼ全数と、その周辺に位置する外周ピン３の幾つ
かの各々に対し、配線４が布線されている。残る面心ピ
ン２及び外周ピン３に対し、同図（ｂ）に示すように下
層を用いて配線５による布線が行われている。この場
合、面心ピン２の殆どは上層の基板で配線済みのため、
下層で配線される数は極めて少なくなっており、殆どは
外周ピン３に対してである。
【００１１】このように、どのピンに対してどの基板上
で配線を行うかの取り決めはなく、配線のし易いピンか
ら引き出しを行っていたのが実情であり、基板の中心部
に搭載されている半導体チップ７に向け、許容できる間
隔を確保しうる数の配線パターンを適宜布線するのが一
般的な配線構造である。
で配線を行うかの取り決めはなく、配線のし易いピンか
ら引き出しを行っていたのが実情であり、基板の中心部
に搭載されている半導体チップ７に向け、許容できる間
隔を確保しうる数の配線パターンを適宜布線するのが一
般的な配線構造である。
【００１２】
【発明が解決しようとする課題】ところが、前記の如く
不規則に各ピンから適当（例えば、設計図面の作り易い
順）に配線パターンを引き回す配線方法においては、各
基板に配線数が均等に配線されることはなく、部分的
（例えば、図３（ａ）のＡ部分）あるいは或る基板にの
み配線が集中する（この傾向は、特に面心ピン２を有す
る構造で著しい）ことになり、この部位における配線間
隔の狭小のために静電結合容量が大きくなる。この結
果、静電容量に起因したクロストークノイズが生じると
共に、半導体装置の動作速度を制限させてしまうという
問題のあることが本発明者によって見出された。
不規則に各ピンから適当（例えば、設計図面の作り易い
順）に配線パターンを引き回す配線方法においては、各
基板に配線数が均等に配線されることはなく、部分的
（例えば、図３（ａ）のＡ部分）あるいは或る基板にの
み配線が集中する（この傾向は、特に面心ピン２を有す
る構造で著しい）ことになり、この部位における配線間
隔の狭小のために静電結合容量が大きくなる。この結
果、静電容量に起因したクロストークノイズが生じると
共に、半導体装置の動作速度を制限させてしまうという
問題のあることが本発明者によって見出された。
【００１３】そこで、本発明の目的は、配線間のカップ
リング容量によって生じるクロストークノイズの低減及
び動作速度の向上が図れるようにした半導体装置の配線
構造を提供することにある。
リング容量によって生じるクロストークノイズの低減及
び動作速度の向上が図れるようにした半導体装置の配線
構造を提供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
【００１６】すなわち、ピンが一定間隔に設けられてい
る第１のピン配列と、このピン配列に対し１／２ピッチ
の間隔差を持たせながら前記第１のピン配列の相互間に
配設される第２のピン配列とが交互に設けられた半導体
装置であって、前記第１のピン配列によるピンは第１の
配線層を用いて接続し、前記第２のピン配列によるピン
は第２の配線層を用いて接続するようにしている。
る第１のピン配列と、このピン配列に対し１／２ピッチ
の間隔差を持たせながら前記第１のピン配列の相互間に
配設される第２のピン配列とが交互に設けられた半導体
装置であって、前記第１のピン配列によるピンは第１の
配線層を用いて接続し、前記第２のピン配列によるピン
は第２の配線層を用いて接続するようにしている。
【００１７】
【作用】上記した手段によれば、複数の配線層にピンを
等分に割り振ることができ、配線数の偏りをなくし、線
間距離を大きくとることができる。この結果、配線同士
のカップリング容量（静電容量）を低減することがで
き、クロストークノイズの低減および動作速度の向上が
可能になる。
等分に割り振ることができ、配線数の偏りをなくし、線
間距離を大きくとることができる。この結果、配線同士
のカップリング容量（静電容量）を低減することがで
き、クロストークノイズの低減および動作速度の向上が
可能になる。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１９】図１は本発明による半導体装置の配線構造
を示す平面図であり、（ａ）は上層のプリント基板（配
線層）における配線を示し、（ｂ）は下層のプリント基
板における配線を示している。
を示す平面図であり、（ａ）は上層のプリント基板（配
線層）における配線を示し、（ｂ）は下層のプリント基
板における配線を示している。
【００２０】本発明における半導体装置の全体構成は図
２に示した通りであるので、図示及び説明を省略する。
また、ピンの配列は、図３で説明したと同様に、サイコ
ロの「５」の目を１ブロックとし、これが縦、横に連続
的に配列した構成になっている。このようなピン配列に
対し、本発明では、配線の引き回しが平均化されるよう
に、ピンと配線の接続が特定の関係になるようにしてい
る。
２に示した通りであるので、図示及び説明を省略する。
また、ピンの配列は、図３で説明したと同様に、サイコ
ロの「５」の目を１ブロックとし、これが縦、横に連続
的に配列した構成になっている。このようなピン配列に
対し、本発明では、配線の引き回しが平均化されるよう
に、ピンと配線の接続が特定の関係になるようにしてい
る。
【００２１】すなわち、上層に対しては図１の（ａ）図
のように外周ピン３に対してのみ配線９による接続が行
われ、下層は（ｂ）図のように面心ピン２に対してのみ
配線１０による接続が行われる。なお、逆に、上層は面
心ピン２のみとし、下層を外周ピン３のみとしてもよ
い。
のように外周ピン３に対してのみ配線９による接続が行
われ、下層は（ｂ）図のように面心ピン２に対してのみ
配線１０による接続が行われる。なお、逆に、上層は面
心ピン２のみとし、下層を外周ピン３のみとしてもよ
い。
【００２２】このように、面心ピン２と外周ピン３とで
配線層（プリント基板）を分けて使用することで、配線
本数を各層にほぼ均等に配分することができ、１層当た
りの配線パターンの引き回しを粗くすることができる
（すなわち、配線の集中する部分を無くすことができ
る）。
配線層（プリント基板）を分けて使用することで、配線
本数を各層にほぼ均等に配分することができ、１層当た
りの配線パターンの引き回しを粗くすることができる
（すなわち、配線の集中する部分を無くすことができ
る）。
【００２３】つまり、面心ピン２用の配線層と外周ピン
３の配線層とを明確に分け、専用基板として用いること
で、各ピンから半導体チップ７へ向かう配線の並びが規
則的になり、場所によらず配線数を一定の分量にするこ
とができる。したがって配線間隔に粗密部分を生じさせ
ず、均等な引き回しが可能になる。この結果、不規則に
引き回しを行う場合に比べ、配線パターン相互間の距離
を一定間隔に離すことが可能になり、カップリング容量
を小さくすることができる。この結果、カップリング容
量に起因するクロストークノイズを低減することが可能
になる。
３の配線層とを明確に分け、専用基板として用いること
で、各ピンから半導体チップ７へ向かう配線の並びが規
則的になり、場所によらず配線数を一定の分量にするこ
とができる。したがって配線間隔に粗密部分を生じさせ
ず、均等な引き回しが可能になる。この結果、不規則に
引き回しを行う場合に比べ、配線パターン相互間の距離
を一定間隔に離すことが可能になり、カップリング容量
を小さくすることができる。この結果、カップリング容
量に起因するクロストークノイズを低減することが可能
になる。
【００２４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００２５】例えば、上記実施例においては、配線パタ
ーンの設けられている層は２層であるとしたが、これに
限定されるものではなく、３層以上の各層に配線パター
ンを設けてもよい。
ーンの設けられている層は２層であるとしたが、これに
限定されるものではなく、３層以上の各層に配線パター
ンを設けてもよい。
【００２６】また、以上の説明では、主として本発明者
によってなされた発明をその利用分野である半導体装置
に適用した場合について説明したが、これに限定される
ものではなく、例えば、半導体装置の実装対象である基
板に対しても適用可能である。この場合、半導体装置の
ように配線パターンが１箇所に集中する傾向は少ないも
のの、配線の部分的集中を避けることができる。
によってなされた発明をその利用分野である半導体装置
に適用した場合について説明したが、これに限定される
ものではなく、例えば、半導体装置の実装対象である基
板に対しても適用可能である。この場合、半導体装置の
ように配線パターンが１箇所に集中する傾向は少ないも
のの、配線の部分的集中を避けることができる。
【００２７】さらに、前記実施例では、面心ピン２と外
周ピン３とで配線層を異ならせたが、配線基板１の外側
領域と内側領域とで接続に用いる配線層を異ならせるよ
うにしてもよい。
周ピン３とで配線層を異ならせたが、配線基板１の外側
領域と内側領域とで接続に用いる配線層を異ならせるよ
うにしてもよい。
【００２８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
【００２９】すなわち、ピンが一定間隔に設けられてい
る第１のピン配列と、このピン配列に対し１／２ピッチ
の間隔差を持たせながら前記第１のピン配列の相互間に
配設される第２のピン配列とが交互に設けられた半導体
装置であって、前記第１のピン配列によるピンは第１の
配線層を用いて接続し、前記第２のピン配列によるピン
は第２の配線層を用いて接続するようにしたので、配線
間隔に粗密状態が生じないようにし、配線同士のカップ
リング容量（静電容量）を低減することができ、クロス
トークノイズの低減および動作速度の向上が可能にな
る。
る第１のピン配列と、このピン配列に対し１／２ピッチ
の間隔差を持たせながら前記第１のピン配列の相互間に
配設される第２のピン配列とが交互に設けられた半導体
装置であって、前記第１のピン配列によるピンは第１の
配線層を用いて接続し、前記第２のピン配列によるピン
は第２の配線層を用いて接続するようにしたので、配線
間隔に粗密状態が生じないようにし、配線同士のカップ
リング容量（静電容量）を低減することができ、クロス
トークノイズの低減および動作速度の向上が可能にな
る。
【図１】本発明による半導体装置の配線構造の上層及び
下層を示す平面図である。
下層を示す平面図である。
【図２】多層構造の半導体装置の一例を示す正面断面図
である。
である。
【図３】クロストークノイズを考慮していない配線構造
の上層及び下層を示す平面図である。
の上層及び下層を示す平面図である。
１ 配線基板 ２ 面心ピン ３ 外周ピン ４ 配線 ５ 配線 ６ パッケージ ７ 半導体チップ ８ ワイヤ ９ 配線 １０ 配線
Claims (3)
- 【請求項１】 ピンが一定間隔に設けられている第１の
ピン配列と、このピン配列に対し１／２ピッチの間隔差
を持たせながら前記第１のピン配列の相互間に配設され
る第２のピン配列とが交互に設けられた半導体装置であ
って、前記第１のピン配列によるピンは第１の配線層を
用いて接続し、前記第２のピン配列によるピンは第２の
配線層を用いて接続することを特徴とする半導体装置の
配線構造。 - 【請求項２】 前記第１のピン配列または前記第２のピ
ン配列の少なくとも一方の配線は、さらに複数の配線層
に分けて行うことを特徴とする請求項１記載の半導体装
置の配線構造。 - 【請求項３】 ピンが一定間隔に設けられた複数の行と
列の組み合わせからなり、かつ隣接する行または列のピ
ン配列が１／２ピッチ分ずれて配設されている半導体装
置であって、多層配線基板の外側領域に配置されている
ピンと、内側領域に配置されているピンとを異なる配線
層に分けて接続することを特徴とする半導体装置の配線
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26853493A JPH07122672A (ja) | 1993-10-27 | 1993-10-27 | 半導体装置の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26853493A JPH07122672A (ja) | 1993-10-27 | 1993-10-27 | 半導体装置の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122672A true JPH07122672A (ja) | 1995-05-12 |
Family
ID=17459858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26853493A Pending JPH07122672A (ja) | 1993-10-27 | 1993-10-27 | 半導体装置の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11312767A (ja) * | 1998-04-06 | 1999-11-09 | Motorola Inc | 集積回路相互接続方法および装置 |
-
1993
- 1993-10-27 JP JP26853493A patent/JPH07122672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11312767A (ja) * | 1998-04-06 | 1999-11-09 | Motorola Inc | 集積回路相互接続方法および装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7243423B2 (en) | Chip package with degassing holes | |
| US6777815B2 (en) | Configuration of conductive bumps and redistribution layer on a flip chip | |
| US8796077B2 (en) | Semiconductor device | |
| KR20010021191A (ko) | 다층 회로 기판 | |
| JPS61292341A (ja) | 半導体集積回路 | |
| JP2002203923A (ja) | 高密度接点配列 | |
| JPH0927512A (ja) | 半導体装置 | |
| JPH1167960A (ja) | 半導体パッケージとその実装基板 | |
| US6292372B1 (en) | Solder thieving pad for wave soldered through-hole components | |
| JPH07122672A (ja) | 半導体装置の配線構造 | |
| TW201311062A (zh) | 製作於印刷電路板上的球柵陣列 | |
| JP2667866B2 (ja) | 多層配線構造 | |
| JP2734890B2 (ja) | 半導体装置 | |
| JPS61105851A (ja) | ワイヤボンデイング方法 | |
| TWI819441B (zh) | 封裝基板、晶片封裝體及積體電路晶片 | |
| JPH0684992A (ja) | 半導体チップの実装方法 | |
| JPS62114257A (ja) | ワイヤボンデイングパツドレイアウト | |
| JP4397628B2 (ja) | 印刷回路配線板の配線レイアウト構造 | |
| JPH0621260A (ja) | 電子部品搭載用基板 | |
| JPH02189944A (ja) | 半導体集積回路装置 | |
| JPH03195031A (ja) | 集積回路パッケージ | |
| JPH0955450A (ja) | 実装基板 | |
| JPS6260235A (ja) | 半導体集積回路装置 | |
| JPH02125648A (ja) | 半導体装置パッケージ | |
| JPH06333967A (ja) | プリント配線板 |