JPH07121138B2 - 加入者線カ−ド装置 - Google Patents
加入者線カ−ド装置Info
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- JPH07121138B2 JPH07121138B2 JP61504626A JP50462686A JPH07121138B2 JP H07121138 B2 JPH07121138 B2 JP H07121138B2 JP 61504626 A JP61504626 A JP 61504626A JP 50462686 A JP50462686 A JP 50462686A JP H07121138 B2 JPH07121138 B2 JP H07121138B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/005—Interface circuits for subscriber lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Interface Circuits In Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電話局電話交換機または自動式構内交換機
（PABX）に使用される加入者線カード装置に関する。
（PABX）に使用される加入者線カード装置に関する。
周知の交換機において、２線加入者線はラインカード回
路により交換機のパルス符号変調（PCM）ハイウェイに
接続される。
路により交換機のパルス符号変調（PCM）ハイウェイに
接続される。
各加入者線用のライン（線:Ilne）カード構成（アーキ
テクチャー）は個別高圧部品により屡々形成され、入加
入者に直接接続される高圧回路と、トランスハイブリッ
ド平衡回路網を具えた加入者線インタフェース回路（SL
IC）及びCOFIDEC回路を具備する。単一のラインカード
制御装置は各ラインのCOFIDEC回路をPCMハイウェイに接
続する。加入者線インタフェース回路（SLIC）は２線平
衡加入者線より４線平衡加入者線への変更を実行する。
４線平衡加入者線は、交換機へ送信され又は交換機から
受信される信号用の個別伝送線を有し、オフフック検出
及びリングトリップ、直流線給電（定常電流または定常
電圧）及び２線インピーダンス整合機能を有する。
テクチャー）は個別高圧部品により屡々形成され、入加
入者に直接接続される高圧回路と、トランスハイブリッ
ド平衡回路網を具えた加入者線インタフェース回路（SL
IC）及びCOFIDEC回路を具備する。単一のラインカード
制御装置は各ラインのCOFIDEC回路をPCMハイウェイに接
続する。加入者線インタフェース回路（SLIC）は２線平
衡加入者線より４線平衡加入者線への変更を実行する。
４線平衡加入者線は、交換機へ送信され又は交換機から
受信される信号用の個別伝送線を有し、オフフック検出
及びリングトリップ、直流線給電（定常電流または定常
電圧）及び２線インピーダンス整合機能を有する。
トランスハイブリッド平衡回路網は４線の受信線の信号
が送信線上に現われないようにする。
が送信線上に現われないようにする。
COFIDEC回路は４線信号のアナログ／ディジタル変換及
びディジタル／アナログ変換を実行し、利得（gain）及
び周波数調整を実行し、典型的には13ビットより交換機
のPCMハイウェイの通常の８ビットにデータ圧縮及び伸
長を実行する。加入者線インタフェース回路（SLIC）の
よく知られた例としてはMotorola MC3419があり、典型
的なCOFIDEC回路としてはMotorola MC14400ファミリが
ある。
びディジタル／アナログ変換を実行し、利得（gain）及
び周波数調整を実行し、典型的には13ビットより交換機
のPCMハイウェイの通常の８ビットにデータ圧縮及び伸
長を実行する。加入者線インタフェース回路（SLIC）の
よく知られた例としてはMotorola MC3419があり、典型
的なCOFIDEC回路としてはMotorola MC14400ファミリが
ある。
前述の周知の加入者線カード構成（アーキテクチャー）
には、いくつかの不都合な点がある。第一は、加入者線
への高電圧インタフェース回路が、一般的に個別部品で
形成されることである。
には、いくつかの不都合な点がある。第一は、加入者線
への高電圧インタフェース回路が、一般的に個別部品で
形成されることである。
既知のディジタルバイポーラプロセスではCOFIDEC回路
のような複合回路を十分小型に生産できないので、必然
的にCOFIDEC回路はCMOS集積回路技術で製造される。し
かしながら、COFIDEC回路はある種のアナログ信号処理
を実行するために、CMOS回路中でのそのようなアナログ
信号処理を行なう結果、総合雑音特性を劣化させる傾向
となる。
のような複合回路を十分小型に生産できないので、必然
的にCOFIDEC回路はCMOS集積回路技術で製造される。し
かしながら、COFIDEC回路はある種のアナログ信号処理
を実行するために、CMOS回路中でのそのようなアナログ
信号処理を行なう結果、総合雑音特性を劣化させる傾向
となる。
本発明の目的は、少なくとも好ましい実施例ではハード
ウェアが減少され、上述の不都合の１つまたはそれ以上
が軽減される加入者線カード装置を提供しようとするも
のである。
ウェアが減少され、上述の不都合の１つまたはそれ以上
が軽減される加入者線カード装置を提供しようとするも
のである。
本発明により、加入者線とインタフェースする相対的に
高電圧のインタフェース回路及びオーバサンプルアナロ
グ／ディジタル及びディジタル／アナログ変換機能を含
む所定のアナログ機能を実行する相対的に低圧のアナロ
グ回路とを含み、それぞれ各加入者線に結合された複数
のアナログ回路手段を包含し、その単一ディジタルプロ
セッサが、複数の各加入者線用のディジタル信号を処理
するために複数のアナログ回路手段の間で時分割され
る、電話局またはPABXにおいて使用される加入者線カー
ド装置が提供される。
高電圧のインタフェース回路及びオーバサンプルアナロ
グ／ディジタル及びディジタル／アナログ変換機能を含
む所定のアナログ機能を実行する相対的に低圧のアナロ
グ回路とを含み、それぞれ各加入者線に結合された複数
のアナログ回路手段を包含し、その単一ディジタルプロ
セッサが、複数の各加入者線用のディジタル信号を処理
するために複数のアナログ回路手段の間で時分割され
る、電話局またはPABXにおいて使用される加入者線カー
ド装置が提供される。
前記処理は少なくともディジタル信号の周波数フォーマ
ット、２線インピーダンスシミュレーション、及びハイ
ブリッドバランスの制御を含む。
ット、２線インピーダンスシミュレーション、及びハイ
ブリッドバランスの制御を含む。
本発明の実施例において、ディジタル信号プロセッサ
は、８加入者線の間で時分割される。
は、８加入者線の間で時分割される。
従って、本発明の構成は以下に示す通りである。即ち、
本発明は複数の高電圧の加入者線（10）とインタフェー
スする複数の高電圧インタフェース回路（11）と、複数
の低電圧アナログ回路（12）とを含み、 各低電圧アナログ回路（12）は、加入者線（10）側のア
ナログ信号とディジタル信号との間のオーバサンブル変
換用のアナログ／ディジタル変換器及びディジタル／ア
ナログ変換器を含み、 複数の低電圧アナログ回路（12）に接続された複数の入
力端子（20）を具え前記複数の入力端子からディジタル
信号を受信し、多重化して出力するマルチプレクサ手段
（21）と、前記マルチプレクサ手段（21）の出力端子に
接続された入力端子を有する第１ディジタルプロセッサ
（23）とをさらに具備する加入者線カード装置であっ
て、 前記第１ディジタルプロセッサ（23）は複数の低電圧ア
ナログ回路（12）の間において時分割され、多重化され
たディジタル信号上においてフィルタリング及びデシメ
ーションをディジタル的に実行し、かつ処理されたディ
ジタル信号を出力し、 第２ディジタルプロセッサ（33）は処理されるべきディ
ジタルデータ信号を受信し、１つ以上の加入者線と通信
し、フィルタリング、補間、及び第１ディジタルプロセ
ッサと共に、受信されたディジタルデータ信号上におい
て反響消去をディジタル的に実行し、処理されたディジ
タルデータ信号を出力し、また、 前記第２ディジタルプロセッサ（33）の出力端子に接続
された入力端子を有し、処理されたディジタルデータ信
号を受信し、かつデマルチプレクスして複数の出力端子
に多重化ディジタルデータ信号を出力し、かつ前記多重
化ディジタルデータ信号の各々は複数の低電圧アナログ
回路（12）の内の所定の１つに対してデータを与える、
デマルチプレクサ手段（31）と、 前記マルチプレクサ手段（21）及び前記デマルチプレク
サ手段（31）と前記第１ディジタルプロセッサ（23）及
び第２ディジタルプロセッサ（33）とに接続されて、２
線式インピーダンスシミュレーション及びハイブリッド
平衡を制御するディジタル信号の処理を制御する制御手
段（40）と、 マルチプレクサ及びデマルチプレクサ手段と、 少なくとも１つの半導体チップ上にCMOS技術によって形
成される第１ディジタルプロセッサ（23）及び第２ディ
ジタルプロセッサ（33）及び制御手段（40）と、バイポ
ーラ技術によって形成される低電圧アナログ回路（12）
及び高電圧インタフェース回路（11）を含むことを特徴
とする、加入者線カード装置としての構成を有する。
本発明は複数の高電圧の加入者線（10）とインタフェー
スする複数の高電圧インタフェース回路（11）と、複数
の低電圧アナログ回路（12）とを含み、 各低電圧アナログ回路（12）は、加入者線（10）側のア
ナログ信号とディジタル信号との間のオーバサンブル変
換用のアナログ／ディジタル変換器及びディジタル／ア
ナログ変換器を含み、 複数の低電圧アナログ回路（12）に接続された複数の入
力端子（20）を具え前記複数の入力端子からディジタル
信号を受信し、多重化して出力するマルチプレクサ手段
（21）と、前記マルチプレクサ手段（21）の出力端子に
接続された入力端子を有する第１ディジタルプロセッサ
（23）とをさらに具備する加入者線カード装置であっ
て、 前記第１ディジタルプロセッサ（23）は複数の低電圧ア
ナログ回路（12）の間において時分割され、多重化され
たディジタル信号上においてフィルタリング及びデシメ
ーションをディジタル的に実行し、かつ処理されたディ
ジタル信号を出力し、 第２ディジタルプロセッサ（33）は処理されるべきディ
ジタルデータ信号を受信し、１つ以上の加入者線と通信
し、フィルタリング、補間、及び第１ディジタルプロセ
ッサと共に、受信されたディジタルデータ信号上におい
て反響消去をディジタル的に実行し、処理されたディジ
タルデータ信号を出力し、また、 前記第２ディジタルプロセッサ（33）の出力端子に接続
された入力端子を有し、処理されたディジタルデータ信
号を受信し、かつデマルチプレクスして複数の出力端子
に多重化ディジタルデータ信号を出力し、かつ前記多重
化ディジタルデータ信号の各々は複数の低電圧アナログ
回路（12）の内の所定の１つに対してデータを与える、
デマルチプレクサ手段（31）と、 前記マルチプレクサ手段（21）及び前記デマルチプレク
サ手段（31）と前記第１ディジタルプロセッサ（23）及
び第２ディジタルプロセッサ（33）とに接続されて、２
線式インピーダンスシミュレーション及びハイブリッド
平衡を制御するディジタル信号の処理を制御する制御手
段（40）と、 マルチプレクサ及びデマルチプレクサ手段と、 少なくとも１つの半導体チップ上にCMOS技術によって形
成される第１ディジタルプロセッサ（23）及び第２ディ
ジタルプロセッサ（33）及び制御手段（40）と、バイポ
ーラ技術によって形成される低電圧アナログ回路（12）
及び高電圧インタフェース回路（11）を含むことを特徴
とする、加入者線カード装置としての構成を有する。
或いはまた、８個の高電圧インタフェース回路と８個の
低電圧アナログ回路とを有することを特徴とする加入者
線カード装置としての構成を有する。
低電圧アナログ回路とを有することを特徴とする加入者
線カード装置としての構成を有する。
或いはまた、第１ディジタルプロセッサ（23）の出力端
子に接続された入力端子と出力端子とを有し、所定のデ
ータ圧縮アルゴリズムに従ってデータのフォーマットを
修正するデータ圧縮回路（24）と、 前記データ圧縮回路（24）の出力端子に接続された入力
端子とPCMフォーマットでディジタルデータを供給する
出力端子（26）とを有する第１インタフェース回路（2
5）と、 外部通信リンクからPCMフォーマットでディジタルデー
タを受信する複数の入力端子（36）と前記受信したディ
ジタルデータの出力端子とを有する第２インタフェース
回路（35）と、 第２インタフェース回路（35）の出力端子に接続された
入力端子と出力端子とを有し、所定のデータ伸長アルゴ
リズムに従ってデータフォーマットを修正するデータ伸
長回路（34）とを更に具備する加入者線カード装置とし
ての構成を有する。
子に接続された入力端子と出力端子とを有し、所定のデ
ータ圧縮アルゴリズムに従ってデータのフォーマットを
修正するデータ圧縮回路（24）と、 前記データ圧縮回路（24）の出力端子に接続された入力
端子とPCMフォーマットでディジタルデータを供給する
出力端子（26）とを有する第１インタフェース回路（2
5）と、 外部通信リンクからPCMフォーマットでディジタルデー
タを受信する複数の入力端子（36）と前記受信したディ
ジタルデータの出力端子とを有する第２インタフェース
回路（35）と、 第２インタフェース回路（35）の出力端子に接続された
入力端子と出力端子とを有し、所定のデータ伸長アルゴ
リズムに従ってデータフォーマットを修正するデータ伸
長回路（34）とを更に具備する加入者線カード装置とし
ての構成を有する。
本発明の典型的実施例は、以下の図面に関連し説明され
るであろう。
るであろう。
第１図は本発明の加入者線カード装置の模式的ブロック
構成図を示す。
構成図を示す。
第２図は第１図の加入者線カード装置で使用するのに適
したディジタル信号プロセッサの一例のより詳細なブロ
ック構成図である。
したディジタル信号プロセッサの一例のより詳細なブロ
ック構成図である。
第１図では複数の２線加入者線電話線（加入者線）10の
各々は本例では８個であるが、各高電圧インタフェース
回路11によって交換機において受信され、各高電圧イン
タフェース回路11はそれぞれ低電圧を、主として低電圧
アナログ回路12に給電する。単一ディジタル信号プロセ
ッサ13は各低電圧アナログ回路12の間で時分割多重化さ
れ、ディジタル信号プロセッサ13からの出力信号は、異
なるグループの加入者線信号を取り扱う同様のディジタ
ル信号プロセッサの出力信号とともに、ラインカード制
御器回路14の制御のもとでPCMハイウェイ15に送信され
る。
各々は本例では８個であるが、各高電圧インタフェース
回路11によって交換機において受信され、各高電圧イン
タフェース回路11はそれぞれ低電圧を、主として低電圧
アナログ回路12に給電する。単一ディジタル信号プロセ
ッサ13は各低電圧アナログ回路12の間で時分割多重化さ
れ、ディジタル信号プロセッサ13からの出力信号は、異
なるグループの加入者線信号を取り扱う同様のディジタ
ル信号プロセッサの出力信号とともに、ラインカード制
御器回路14の制御のもとでPCMハイウェイ15に送信され
る。
各々の高電圧インタフェース回路11は比較的簡単な回路
であり、相対的に高電圧の加入者10をラインカード装置
の残り部分の低電圧線とインタフェースする。低電圧ア
ナログ回路12は、バイポーラ技術を最低限利用して、加
入者から交換機に、または、その逆方向に通過する電話
信号上において本質的なアナログ機能のみを実行する。
であり、相対的に高電圧の加入者10をラインカード装置
の残り部分の低電圧線とインタフェースする。低電圧ア
ナログ回路12は、バイポーラ技術を最低限利用して、加
入者から交換機に、または、その逆方向に通過する電話
信号上において本質的なアナログ機能のみを実行する。
これらのアナログ機能は２線加入者線上の差分信号が４
線不平衡信号に変換されまたその逆の変換がなされる、
２線−４線変換を含み、直流ループ特性の設定、オフフ
ック検出、同相抑圧及び発生のためのトリミング、アン
チエイリアシング（anti−aliasing）及び再生フィルタ
リング、アナログ／ディジタル変換及びディジタル／ア
ナログ変換を含む。
線不平衡信号に変換されまたその逆の変換がなされる、
２線−４線変換を含み、直流ループ特性の設定、オフフ
ック検出、同相抑圧及び発生のためのトリミング、アン
チエイリアシング（anti−aliasing）及び再生フィルタ
リング、アナログ／ディジタル変換及びディジタル／ア
ナログ変換を含む。
アンチエイリアシングフィルタ帯域は、入音声信号をア
ナログ／ディジタル変換器のナイキスト限界以下に制限
され、本実施例においては典型的には2MHzである。再生
フィルタは実際上は積分回路であり、ディジタル信号プ
ロセッサ13から低電圧アナログ回路12に送られる信号の
ディジタル／アナログ変換を実行する。
ナログ／ディジタル変換器のナイキスト限界以下に制限
され、本実施例においては典型的には2MHzである。再生
フィルタは実際上は積分回路であり、ディジタル信号プ
ロセッサ13から低電圧アナログ回路12に送られる信号の
ディジタル／アナログ変換を実行する。
単一のディジタルプロセッサ13は８個の低電圧アナログ
回路12の各々の間において時分割多重化され、各低電圧
アナログ回路12におけるアナログ／ディジタル変換器は
オーバサンプルされて、低電圧アナログ回路12の出力を
供給する。これは、4MHzのオーバサンプルディジタル音
声信号である。
回路12の各々の間において時分割多重化され、各低電圧
アナログ回路12におけるアナログ／ディジタル変換器は
オーバサンプルされて、低電圧アナログ回路12の出力を
供給する。これは、4MHzのオーバサンプルディジタル音
声信号である。
本発明は上述の高電圧インタフェース回路機能及び低電
圧アナログ回路機能を実行する特定の回路に限定される
ものでない。各高電圧インタフェース回路11は対応する
低電圧アナログ回路12とともに、典型的には国際公報N
o.W084/03191に開示され、既知の適当なディジタル／ア
ナログ及びアナログ／ディジタル変換器と共に使用され
る装置により形成可能である。同様の回路機能は、ま
た、Motorola MC3419加入者線インタフェース回路（SL
IC）を利用しても達成できる。
圧アナログ回路機能を実行する特定の回路に限定される
ものでない。各高電圧インタフェース回路11は対応する
低電圧アナログ回路12とともに、典型的には国際公報N
o.W084/03191に開示され、既知の適当なディジタル／ア
ナログ及びアナログ／ディジタル変換器と共に使用され
る装置により形成可能である。同様の回路機能は、ま
た、Motorola MC3419加入者線インタフェース回路（SL
IC）を利用しても達成できる。
第２図には、第１図の装置のディジタル信号プロセッサ
13のより詳細なブロック構成図が図示されている。信号
が加入者線10より交換機に送られる送信方向において
は、各低電圧アナログ回路12からの4MHzのオーバサンプ
ルディジタル音声信号は、マルチプレクサ21の複数の各
入力端子20により受信される。
13のより詳細なブロック構成図が図示されている。信号
が加入者線10より交換機に送られる送信方向において
は、各低電圧アナログ回路12からの4MHzのオーバサンプ
ルディジタル音声信号は、マルチプレクサ21の複数の各
入力端子20により受信される。
マルチプレクサ21は、ライン22を介してディジタルプロ
セッサ23に接続され、ディジタルプロセッサ23の出力は
データ圧縮回路24及びPCMインタフェース25を介して第
１図のラインカード制御器14の制御のもとに、PCMハイ
ウェイ15への接続のために出力ハイウェイに接続される
出力端子26に供給される。
セッサ23に接続され、ディジタルプロセッサ23の出力は
データ圧縮回路24及びPCMインタフェース25を介して第
１図のラインカード制御器14の制御のもとに、PCMハイ
ウェイ15への接続のために出力ハイウェイに接続される
出力端子26に供給される。
信号が交換機より加入者線に送られる受信方向では、PC
Mハイウェイに接続される入力端子36上のデータはPCMイ
ンタフェース35によって抽出され、データ伸長器34を介
してディジタルプロセッサ33へ供給され、さらに、デマ
ルチプレクサ回路31へと供給される。デマルチプレクサ
回路31は８個の出力端子30を与え、この出力端子30は低
電圧アナログ回路12の各々の１つに接続される。
Mハイウェイに接続される入力端子36上のデータはPCMイ
ンタフェース35によって抽出され、データ伸長器34を介
してディジタルプロセッサ33へ供給され、さらに、デマ
ルチプレクサ回路31へと供給される。デマルチプレクサ
回路31は８個の出力端子30を与え、この出力端子30は低
電圧アナログ回路12の各々の１つに接続される。
ディジタル信号プロセッサの送信及び受信路の動作は、
制御器40の制御のもとにあり、制御器40は、出力41をマ
ルチプレクサ21及びデマルチプレクサ31に接続させ、出
力43をプロセッサ23及び33に接続させ、出力44をデータ
圧縮回路24及びデータ伸長回路34に接続させ、また、PC
Mインタフェース25及び35に接続される。
制御器40の制御のもとにあり、制御器40は、出力41をマ
ルチプレクサ21及びデマルチプレクサ31に接続させ、出
力43をプロセッサ23及び33に接続させ、出力44をデータ
圧縮回路24及びデータ伸長回路34に接続させ、また、PC
Mインタフェース25及び35に接続される。
制御器40自体は、データハイウェイ51を介しマイクロプ
ロセッサインタフェース50に結合され、またさらにデー
タハイウェイ53及び54を介しディジタルプロセッサ33及
び23にそれぞれ接続される。ディジタルプロセッサ23及
び33はそれぞれ、データハイウェイ55を介し相互接続さ
れる。
ロセッサインタフェース50に結合され、またさらにデー
タハイウェイ53及び54を介しディジタルプロセッサ33及
び23にそれぞれ接続される。ディジタルプロセッサ23及
び33はそれぞれ、データハイウェイ55を介し相互接続さ
れる。
ディジタル信号プロセッサの送信及び受信路は本質的に
逆機能を実行するので、動作は送信方向に関してだけ詳
細に説明されるであろう。
逆機能を実行するので、動作は送信方向に関してだけ詳
細に説明されるであろう。
4M Hzのオーバサンプルディジタル信号は８個の低電圧
アナログ回路12より送られ、（図示されない）デシメー
ションフィルタを通過の後に入力端子20のそれぞれの１
つの入力端子において受信され、デシメーションフィル
タは８個の加入者線チャネルの各データ速度を、4MHzサ
ンプルデータ速度よりも64kHzに変化させる。マルチプ
レクサ21はそこで、この８チャネルを512kHzのデータ速
度（例えば８×64kHz）にてライン22上において単一の1
3ビットチャネルに多重化する。
アナログ回路12より送られ、（図示されない）デシメー
ションフィルタを通過の後に入力端子20のそれぞれの１
つの入力端子において受信され、デシメーションフィル
タは８個の加入者線チャネルの各データ速度を、4MHzサ
ンプルデータ速度よりも64kHzに変化させる。マルチプ
レクサ21はそこで、この８チャネルを512kHzのデータ速
度（例えば８×64kHz）にてライン22上において単一の1
3ビットチャネルに多重化する。
送信方向でディジタルプロセッサ23はさらに、サンプル
周波数即ちデータ速度が512kHzより64kHzに変化される
デシメーションを行ない、また、CCITT（国際電信電話
諮問委員会）帯域制限をする。受信方向でディジタルプ
ロセッサ33は、信号補間とともに同様のCCITT帯域制限
を行ない、２つのディジタルプロセッサ22及び33は、デ
ータハイウェイ55を介しともに作用し、２線インピーダ
ンスシミュレーション及びハイブリッド平衡（即ち、反
響消去）を行なう。
周波数即ちデータ速度が512kHzより64kHzに変化される
デシメーションを行ない、また、CCITT（国際電信電話
諮問委員会）帯域制限をする。受信方向でディジタルプ
ロセッサ33は、信号補間とともに同様のCCITT帯域制限
を行ない、２つのディジタルプロセッサ22及び33は、デ
ータハイウェイ55を介しともに作用し、２線インピーダ
ンスシミュレーション及びハイブリッド平衡（即ち、反
響消去）を行なう。
ディジタルプロセッサ23は64kHzデータ速度で多重化14
ビット出力信号を供給し、その出力信号はデータ圧縮回
路24に送られ、データ圧縮回路24はＡまたはMU法データ
圧縮を行ない、ビット数を14より８に減少する。データ
圧縮回路24の出力で供給される64kHzの８ビット圧縮多
重化信号はPCMインタフェース25に送られ、PCMインタフ
ェース25は動作し、８チャネルを各々8kHzのデータ速度
を有する８個の２線直列データ線に出力する。この８個
の直列データ線は出力端子26に接続されるデータハイウ
ェイを形成し、そのうち８チャネルは第１図のラインカ
ード制御器14によりPCMハイウェイ15によりさらに多重
化される。
ビット出力信号を供給し、その出力信号はデータ圧縮回
路24に送られ、データ圧縮回路24はＡまたはMU法データ
圧縮を行ない、ビット数を14より８に減少する。データ
圧縮回路24の出力で供給される64kHzの８ビット圧縮多
重化信号はPCMインタフェース25に送られ、PCMインタフ
ェース25は動作し、８チャネルを各々8kHzのデータ速度
を有する８個の２線直列データ線に出力する。この８個
の直列データ線は出力端子26に接続されるデータハイウ
ェイを形成し、そのうち８チャネルは第１図のラインカ
ード制御器14によりPCMハイウェイ15によりさらに多重
化される。
回路のタイミング及びシーケンスは制御器40により制御
され、マルチプレクサ21及びデマルチプレクサ31は制御
器40の出力41を介し制御され、ディジタルプロセッサ23
及び33は出力43を介し制御され、PCMインタフェース25
及び35、データ圧縮回路24及びデータ伸長回路34はとも
に、制御器40の出力44を介し制御される。
され、マルチプレクサ21及びデマルチプレクサ31は制御
器40の出力41を介し制御され、ディジタルプロセッサ23
及び33は出力43を介し制御され、PCMインタフェース25
及び35、データ圧縮回路24及びデータ伸長回路34はとも
に、制御器40の出力44を介し制御される。
制御器40は基本的に、典型的なプログラマブル論理アレ
イ型のマイクロコードROMを含み、ディジタルプロセッ
サ23及び33に対するフィルタアルゴリズムでプログラム
され、そのフィルタアルゴリズムはディジタル信号プロ
セッサが使用される電話線の型式に対応する。フィルタ
アルゴリズムはデータハイウェイ54を介しディジタルプ
ロセッサ23にロードされ、ディジタルプロセッサ33に
は、データハイウェイ53により送られる。
イ型のマイクロコードROMを含み、ディジタルプロセッ
サ23及び33に対するフィルタアルゴリズムでプログラム
され、そのフィルタアルゴリズムはディジタル信号プロ
セッサが使用される電話線の型式に対応する。フィルタ
アルゴリズムはデータハイウェイ54を介しディジタルプ
ロセッサ23にロードされ、ディジタルプロセッサ33に
は、データハイウェイ53により送られる。
データハイウェイ51を介し制御器40に接続されるマイク
ロプロセッサインタフェース50は、マイクロプロセッサ
の介入を認め、制御器40への種々のフィルタ係数の初期
ダウンローディングを可能にする。
ロプロセッサインタフェース50は、マイクロプロセッサ
の介入を認め、制御器40への種々のフィルタ係数の初期
ダウンローディングを可能にする。
好ましい実施例においては、第２図のディジタル信号プ
ロセッサは、単一の集積回路チップとして提供される
が、商業的に入手可能な回路を利用して、ディジタル信
号プロセッサを製作するのも同様に可能である。例え
ば、ディジタルプロセッサ23及び33は制御器40ととも
に、２個あるいはそれ以上のTE320集積回路により提供
可能であり、必要な個数はディジタル信号プロセッサが
その間に時分割される加入者線チャネルの数に依存す
る。TE320集積回路の使用により、マイクロプロセッサ
インタフェース50はこのチップに含まれているので、個
別品目としては不要とすることも可能である。データ圧
縮回路24及びデータ伸長回路34は、適当な商業的に入手
可能なプログラマブル論理アレイにより提供されること
が可能であり、PCMインタフェース回路25及び35は、IAT
C2952ラインカード制御器により実現されうる。最後に
ラインカード制御器14は、HDLCインタフェースチップに
より提供可能である。
ロセッサは、単一の集積回路チップとして提供される
が、商業的に入手可能な回路を利用して、ディジタル信
号プロセッサを製作するのも同様に可能である。例え
ば、ディジタルプロセッサ23及び33は制御器40ととも
に、２個あるいはそれ以上のTE320集積回路により提供
可能であり、必要な個数はディジタル信号プロセッサが
その間に時分割される加入者線チャネルの数に依存す
る。TE320集積回路の使用により、マイクロプロセッサ
インタフェース50はこのチップに含まれているので、個
別品目としては不要とすることも可能である。データ圧
縮回路24及びデータ伸長回路34は、適当な商業的に入手
可能なプログラマブル論理アレイにより提供されること
が可能であり、PCMインタフェース回路25及び35は、IAT
C2952ラインカード制御器により実現されうる。最後に
ラインカード制御器14は、HDLCインタフェースチップに
より提供可能である。
加入者線ごとに簡単な高電圧インタフェース回路11を１
個使用する本発明の装置において、回路の高電圧機能を
操作するために最小のシリコンチップが使用される。ま
た、ラインアナログ／ディジタル及びディジタル／アナ
ログ変換ごとに、簡単なバイポーラ低電圧アナログ回路
を１個使用することにより、バイポーラアナログ回路の
必要量が最小となる。多重化システムの８線に対する必
要信号処理機能を操作するため、CMOSディジタル信号プ
ロセッサを１個を使用することにより、ディジタルハー
ドウェアは非常に減少される。プロセッサは全部ディジ
タル回路であり、多数のチャネルに対し一度だけ、単に
記憶（store）フィルタ係数及び他のパラメータを必要
とする。しかしながら、この単一プロセッサは、単一加
入者線だけの信号を処理することが可能であるディジタ
ル信号プロセッサの速度の８倍の速度で動作することが
可能でなければならない。
個使用する本発明の装置において、回路の高電圧機能を
操作するために最小のシリコンチップが使用される。ま
た、ラインアナログ／ディジタル及びディジタル／アナ
ログ変換ごとに、簡単なバイポーラ低電圧アナログ回路
を１個使用することにより、バイポーラアナログ回路の
必要量が最小となる。多重化システムの８線に対する必
要信号処理機能を操作するため、CMOSディジタル信号プ
ロセッサを１個を使用することにより、ディジタルハー
ドウェアは非常に減少される。プロセッサは全部ディジ
タル回路であり、多数のチャネルに対し一度だけ、単に
記憶（store）フィルタ係数及び他のパラメータを必要
とする。しかしながら、この単一プロセッサは、単一加
入者線だけの信号を処理することが可能であるディジタ
ル信号プロセッサの速度の８倍の速度で動作することが
可能でなければならない。
本発明は１例として説明されているだけで、本発明の範
囲よりはずれることなく、変更が行なわれることが可能
である。例えば、説明した回路装置を構成するのに適し
ている特定の商業的に入手可能な集積回路が述べられて
いるが、これら特定回路は、あらゆる他の既知の商業的
入手可能な類似品により、同様にうまく交換されること
が可能である。また望ましいならば、高電圧インタフェ
ース回路11及び低電圧アナログ回路12と同様に、ディジ
タル信号プロセッサ13は、単一注文設計集積回路として
提供されることもできる。高電圧インタフェース回路11
と低電圧アナログ回路12はともに、独立集積回路または
単一結合集積回路のいずれとしても実現されうる。
囲よりはずれることなく、変更が行なわれることが可能
である。例えば、説明した回路装置を構成するのに適し
ている特定の商業的に入手可能な集積回路が述べられて
いるが、これら特定回路は、あらゆる他の既知の商業的
入手可能な類似品により、同様にうまく交換されること
が可能である。また望ましいならば、高電圧インタフェ
ース回路11及び低電圧アナログ回路12と同様に、ディジ
タル信号プロセッサ13は、単一注文設計集積回路として
提供されることもできる。高電圧インタフェース回路11
と低電圧アナログ回路12はともに、独立集積回路または
単一結合集積回路のいずれとしても実現されうる。
特定のサンプルでは、ディジタル信号プロセッサ13は、
８個の加入者線チャネルの間に分割されるものとして説
明されているが、このチャネル数は説明だけのものであ
り、ディジタル信号プロセッサの速度能力により、多く
することも少なくすることもいずれも可能である。
８個の加入者線チャネルの間に分割されるものとして説
明されているが、このチャネル数は説明だけのものであ
り、ディジタル信号プロセッサの速度能力により、多く
することも少なくすることもいずれも可能である。
フロントページの続き (56)参考文献 Ｅｌｅｃｔｒｉｃａｌ Ｃｏｍｍｕｎｉ ｃａｔｉｏｎ，Ｖｏｌ．59，Ｎｏ．１／２ 1985（Ｈａｒｌｏｗ，ＧＢ）Ｊ／ｄａｎ ｅｅｌｓ ｅｔ ａｌ．：“Ｓｙｓｔｅｍ 12，Ａｎａｌｏｇ ｌｉｎｅ ｃｉｒｃ ｕｉｔ”，43頁〜47頁 特に44頁左欄15行 目から右欄27行目までと46頁左欄20行目か ら59行目まで。
Claims (3)
- 【請求項１】複数の高電圧の加入者線（10）とインタフ
ェースする複数の高電圧インタフェース回路（11）と、
複数の低電圧アナログ回路（12）とを含み、 各低電圧アナログ回路（12）は、加入者線（10）側のア
ナログ信号とディジタル信号との間のオーバサンプル変
換用のアナログ／ディジタル変換器及びディジタル／ア
ナログ変換器を含み、 複数の低電圧アナログ回路（12）に接続された複数の入
力端子（20）を具え前記複数の入力端子からディジタル
信号を受信し、多重化して出力するマルチプレクサ手段
（21）と、前記マルチプレクサ手段（21）の出力端子に
接続された入力端子を有する第１ディジタルプロセッサ
（23）とをさらに具備する加入者線カード装置であっ
て、 前記第１ディジタルプロセッサ（23）は複数の低電圧ア
ナログ回路（12）の間において時分割され、多重化され
たディジタル信号上においてフィルタリング及びデシメ
ーションをディジタル的に実行し、かつ処理されたディ
ジタル信号を出力し、 第２ディジタルプロセッサ（33）は処理されるべきディ
ジタルデータ信号を受信し、１つ以上の加入者線と通信
し、フィルタリング、補間、及び第１ディジタルプロセ
ッサと共に、受信されたディジタルデータ信号上におい
て反響消去をディジタル的に実行し、処理されたディジ
タルデータ信号を出力し、また、 前記第２ディジタルプロセッサ（33）の出力端子に接続
された入力端子を有し、処理されたディジタルデータ信
号を受信し、かつデマルチプレクスして複数の出力端子
に多重化ディジタルデータ信号を出力し、かつ前記多重
化ディジタルデータ信号の各々は複数の低電圧アナログ
回路（12）の内の所定の１つに対してデータを与える、
デマルチプレクサ手段（31）と、 前記マルチプレクサ手段（21）及び前記デマルチプレク
サ手段（31）と前記第１ディジタルプロセッサ（23）及
び第２ディジタルプロセッサ（33）とに接続されて、２
線式インピーダンスシミュレーション及びハイブリッド
平衡を制御するディジタル信号の処理を制御する制御手
段（40）と、 マルチプレクサ及びデマルチプレクサ手段と、 少なくとも１つの半導体チップ上にCMOS技術によって形
成される第１ディジタルプロセッサ（23）及び第２ディ
ジタルプロセッサ（33）及び制御手段（40）と、バイポ
ーラ技術によって形成される低電圧アナログ回路（12）
及び高電圧インタフェース回路（11）を含むことを特徴
とする、加入者線カード装置。 - 【請求項２】８個の高電圧インタフェース回路と８個の
低電圧アナログ回路とを有することを特徴とする前記請
求の範囲第１項記載の加入者線カード装置。 - 【請求項３】第１ディジタルプロセッサ（23）の出力端
子に接続された入力端子と出力端子とを有し、所定のデ
ータ圧縮アルゴリズムに従ってデータのフォーマットを
修正するデータ圧縮回路（24）と、 前記データ圧縮回路（24）の出力端子に接続された入力
端子とPCMフォーマットでディジタルデータを供給する
出力端子（26）とを有する第１インタフェース回路（2
5）と、 外部通信リンクからPCMフォーマットでディジタルデー
タを受信する複数の入力端子（36）と前記受信したディ
ジタルデータの出力端子とを有する第２インタフェース
回路（35）と、 第２インタフェース回路（35）の出力端子に接続された
入力端子と出力端子とを有し、所定のデータ伸長アルゴ
リズムに従ってディジタルフォーマットを修正するデー
タ伸長回路（34）とを更に具備する前記請求の範囲第１
項、もしくは第２項の内、いずれか１項記載の加入者線
カード装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8522069A GB2180430B (en) | 1985-09-05 | 1985-09-05 | Subscriber line card arrangement |
| GB8522069 | 1985-09-05 | ||
| PCT/GB1986/000525 WO1987001547A1 (en) | 1985-09-05 | 1986-09-04 | Subscriber line card arrangement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63500763A JPS63500763A (ja) | 1988-03-17 |
| JPH07121138B2 true JPH07121138B2 (ja) | 1995-12-20 |
Family
ID=10584776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61504626A Expired - Lifetime JPH07121138B2 (ja) | 1985-09-05 | 1986-09-04 | 加入者線カ−ド装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4984266A (ja) |
| EP (1) | EP0235231B2 (ja) |
| JP (1) | JPH07121138B2 (ja) |
| DE (1) | DE3677190D1 (ja) |
| GB (1) | GB2180430B (ja) |
| HK (1) | HK99391A (ja) |
| SG (1) | SG86291G (ja) |
| WO (1) | WO1987001547A1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2627041B1 (fr) * | 1988-02-05 | 1994-05-13 | Texas Instruments France | Dispositif de traitement de signaux telephoniques, comprenant des dispositifs de traitement de signaux numeriques communs a plusieurs lignes d'abonnes |
| US4975947A (en) * | 1989-02-22 | 1990-12-04 | Texas Instruments Incorporated | System to share the DSP computation resources |
| GB2233126A (en) * | 1989-03-03 | 1991-01-02 | Motorola Inc | Data expansion system |
| US5253291A (en) * | 1990-10-18 | 1993-10-12 | Ag Communication Systems Corporation | Hybrid balance and combination codec filter circuit |
| US5228081A (en) * | 1990-10-18 | 1993-07-13 | Ag Communication Systems Corporation | Ringing signal control circuit for an enhanced subscriber line interface |
| CA2086387C (en) * | 1991-12-31 | 1997-03-18 | Daniel F. Daly | Audio circuit board for a modular digital voice processing system |
| CA2086385C (en) * | 1991-12-31 | 1998-05-19 | Daniel F. Daly | Digital signal processing circuit board having use for voice processing system |
| US5274738A (en) * | 1991-12-31 | 1993-12-28 | Dictaphone Corporation | Modular digital voice processing system |
| US5323460A (en) * | 1992-01-07 | 1994-06-21 | Ag Communication Systems Corporation | Enhanced subscriber line interface circuit |
| US5995616A (en) * | 1993-01-20 | 1999-11-30 | Telefonaktiebolget Lm Ericsson | Apparatus for communication between a telephone exchange and connected telephone sets |
| US5675643A (en) * | 1995-03-30 | 1997-10-07 | Lucent Technologies Inc. | Line card that provides remote line activation and soft dialtone |
| US5790072A (en) * | 1995-10-02 | 1998-08-04 | Lucent Technologies, Inc. | Method and apparatus for reducing data delay within a multi-channel shared-circuit date processing environment |
| DE19813730A1 (de) * | 1998-03-27 | 1999-09-30 | Siemens Ag | Anordnung zum Anschließen einer Vielzahl von Teilnehmerleitungen an eine Telekommunikationseinrichtung |
| US7180999B1 (en) | 1999-04-22 | 2007-02-20 | Silicon Laboratories, Inc. | Subscriber line interface circuitry |
| AU4479600A (en) * | 1999-04-22 | 2000-11-10 | Silicon Laboratories, Inc. | Subscriber line interface circuitry |
| CA2273660A1 (en) * | 1999-06-07 | 2000-12-07 | Nortel Networks Corporation | Adapter card implementing a time-shared digital signal processor |
| JP2001078239A (ja) * | 1999-09-08 | 2001-03-23 | Nec Corp | 加入者回路 |
| EP1111807A3 (en) * | 1999-12-03 | 2002-09-25 | Lucent Technologies Inc. | Line card apparatus and method for echo cancellation |
| US7486787B2 (en) | 2000-06-30 | 2009-02-03 | Silicon Laboratories, Inc. | Subscriber line interface circuitry with common base audio isolation stage |
| EP1294205A1 (en) * | 2001-09-13 | 2003-03-19 | Alcatel | Digital signal processor multi-channel time alignment device and method |
| DE10235544B4 (de) * | 2002-03-25 | 2013-04-04 | Agere Systems Guardian Corp. | Verfahren für eine verbesserte Datenkommunikation aufgrund einer verbesserten Datenverarbeitung innerhalb eines Senders/Empfängers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2247858B1 (ja) * | 1973-09-27 | 1976-06-18 | Ibm France | |
| JPS54157407A (en) * | 1978-06-02 | 1979-12-12 | Hitachi Ltd | Level control unit for time-division exchange |
| FR2503500A1 (fr) * | 1981-04-03 | 1982-10-08 | Cit Alcatel | Dispositif de secours de terminal d'abonne |
-
1985
- 1985-09-05 GB GB8522069A patent/GB2180430B/en not_active Expired
-
1986
- 1986-09-04 JP JP61504626A patent/JPH07121138B2/ja not_active Expired - Lifetime
- 1986-09-04 EP EP86905346A patent/EP0235231B2/en not_active Expired - Lifetime
- 1986-09-04 DE DE8686905346T patent/DE3677190D1/de not_active Expired - Lifetime
- 1986-09-04 WO PCT/GB1986/000525 patent/WO1987001547A1/en active IP Right Grant
-
1988
- 1988-09-06 US US07/312,378 patent/US4984266A/en not_active Expired - Lifetime
-
1991
- 1991-10-16 SG SG862/91A patent/SG86291G/en unknown
- 1991-12-05 HK HK993/91A patent/HK99391A/xx not_active IP Right Cessation
Non-Patent Citations (2)
| Title |
|---|
| ELECTRICAL COMMUNICATION=1985 * |
| ＥｌｅｃｔｒｉｃａｌＣｏｍｍｕｎｉｃａｔｉｏｎ，Ｖｏｌ．５９，Ｎｏ．１／２１９８５（Ｈａｒｌｏｗ，ＧＢ）Ｊ／ｄａｎｅｅｌｓｅｔａｌ．："Ｓｙｓｔｅｍ１２，Ａｎａｌｏｇｌｉｎｅｃｉｒｃｕｉｔ"，４３頁〜４７頁特に４４頁左欄１５行目から右欄２７行目までと４６頁左欄２０行目から５９行目まで。 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0235231A1 (en) | 1987-09-09 |
| US4984266A (en) | 1991-01-08 |
| WO1987001547A1 (en) | 1987-03-12 |
| EP0235231B2 (en) | 1996-08-28 |
| GB8522069D0 (en) | 1985-10-09 |
| JPS63500763A (ja) | 1988-03-17 |
| HK99391A (en) | 1991-12-13 |
| GB2180430B (en) | 1989-08-23 |
| EP0235231B1 (en) | 1991-01-23 |
| GB2180430A (en) | 1987-03-25 |
| SG86291G (en) | 1991-11-22 |
| DE3677190D1 (de) | 1991-02-28 |
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