JPH07112184B2 - デジタル・データ転送回路 - Google Patents
デジタル・データ転送回路Info
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- JPH07112184B2 JPH07112184B2 JP2165482A JP16548290A JPH07112184B2 JP H07112184 B2 JPH07112184 B2 JP H07112184B2 JP 2165482 A JP2165482 A JP 2165482A JP 16548290 A JP16548290 A JP 16548290A JP H07112184 B2 JPH07112184 B2 JP H07112184B2
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- Japan
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- data
- signal
- system clock
- clock signal
- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデジタル・データ転送回路、特に、ロジック・
アナライザ又はオシロスコープにより被測定システムか
ら有効なデータを取り込むデジタル・データ転送回路に
関する。
アナライザ又はオシロスコープにより被測定システムか
ら有効なデータを取り込むデジタル・データ転送回路に
関する。
［従来の技術及び発明が解決しようとする課題］ デジタル・オシロスコープ及びロジック・アナライザの
様な多くのデジタル装置は、データをサンプルし、処理
するために、内部周期クロック信号を使用している。有
効性が外部クロックの発生に関係しているデータをサン
プルし、処理するために、この様な装置は、内部クロッ
ク信号の発生源として外部クロック信号を使用するか、
又は外部データをその内部クロック信号に再同期させる
必要がある。内部クロック信号として、外部クロック信
号を使用することは、高速又は複雑なシステムで問題が
ある。例えば、ローカル時間を到来データの到着時点に
関連付けることにより、その到着時点の動きを追う必要
がある場合、外部クロック信号が内部クロック信号とし
て使用されていると、データのタイムスタンプと呼ばれ
る方法で、データの到着時点の動きを追うことは非常に
難しい。
様な多くのデジタル装置は、データをサンプルし、処理
するために、内部周期クロック信号を使用している。有
効性が外部クロックの発生に関係しているデータをサン
プルし、処理するために、この様な装置は、内部クロッ
ク信号の発生源として外部クロック信号を使用するか、
又は外部データをその内部クロック信号に再同期させる
必要がある。内部クロック信号として、外部クロック信
号を使用することは、高速又は複雑なシステムで問題が
ある。例えば、ローカル時間を到来データの到着時点に
関連付けることにより、その到着時点の動きを追う必要
がある場合、外部クロック信号が内部クロック信号とし
て使用されていると、データのタイムスタンプと呼ばれ
る方法で、データの到着時点の動きを追うことは非常に
難しい。
到来データを内部クロック信号に再同期する方法は、費
用が安く、信頼性があるが、この方法では、外部クロッ
ク周波数が内部クロック周波数の半分以下であるという
条件が要求される。
用が安く、信頼性があるが、この方法では、外部クロッ
ク周波数が内部クロック周波数の半分以下であるという
条件が要求される。
したがって、本発明の目的は、取り込みシステムとほと
んど同じ速度で動作する外部同期システムから信頼性良
くデータを取り出し、その到来データを効率良く内部ク
ロック信号に再同期させるデジタル・データ転送回路の
提供にある。
んど同じ速度で動作する外部同期システムから信頼性良
くデータを取り出し、その到来データを効率良く内部ク
ロック信号に再同期させるデジタル・データ転送回路の
提供にある。
［課題を解決するための手段及び作用］ 本発明は、内部クロックの速度に近い速度の外部クロッ
クに関係して、データの同期取り込みを行うことができ
るデジタル・データ転送回路である。
クに関係して、データの同期取り込みを行うことができ
るデジタル・データ転送回路である。
データは、データを送出する送り側システム即ちソース
・システムのクロックに同期して、第１組のデータ・フ
リップ・フロップ回路（以下“フリップ・フロップ回
路”を“FF回路”という）に供給される。ソース・シス
テム・クロック信号は、トグルFF回路の出力状態を変化
させるためにも使用される。トルグFF回路の出力状態
は、ソース・システムからデータを受け取る受け側シス
テムをクロック動作させる受け側システム・クロックを
使用して、第１クロック・ビットFF回路で検出及び蓄積
される。受け側システム・クロックを遅延した信号は、
第１組のデータFF回路の出力信号を第２組のデータFF回
路に送るために使用される。遅延されていない即ち正規
の受け側システム・クロック信号は、第２組のデータFF
回路を第３組のデータFF回路に送るために使用される。
・システムのクロックに同期して、第１組のデータ・フ
リップ・フロップ回路（以下“フリップ・フロップ回
路”を“FF回路”という）に供給される。ソース・シス
テム・クロック信号は、トグルFF回路の出力状態を変化
させるためにも使用される。トルグFF回路の出力状態
は、ソース・システムからデータを受け取る受け側シス
テムをクロック動作させる受け側システム・クロックを
使用して、第１クロック・ビットFF回路で検出及び蓄積
される。受け側システム・クロックを遅延した信号は、
第１組のデータFF回路の出力信号を第２組のデータFF回
路に送るために使用される。遅延されていない即ち正規
の受け側システム・クロック信号は、第２組のデータFF
回路を第３組のデータFF回路に送るために使用される。
第１クロック・ビットFF回路の出力状態は、第２及び第
３クロック・ビットFF回路に順次送られ、これらのFF回
路の出力は、共に排他的OR（以下“XOR"という）ゲート
回路により調べられる。トグルFF回路の状態が変化する
受け側システム・クロック・サイクルの間に、第３組の
FF回路が受け取ったデータが、その出力端に現れると
き、XORゲート回路は、データ有効信号を発生する。特
定の受け側システム・クロック・サイクルの間に、トグ
ルの出力状態が変化しなければ、このデータは、セット
アップ時間の保証が不充分であるために、冗長又は誤り
であるので、データ有効信号は発生されない。
３クロック・ビットFF回路に順次送られ、これらのFF回
路の出力は、共に排他的OR（以下“XOR"という）ゲート
回路により調べられる。トグルFF回路の状態が変化する
受け側システム・クロック・サイクルの間に、第３組の
FF回路が受け取ったデータが、その出力端に現れると
き、XORゲート回路は、データ有効信号を発生する。特
定の受け側システム・クロック・サイクルの間に、トグ
ルの出力状態が変化しなければ、このデータは、セット
アップ時間の保証が不充分であるために、冗長又は誤り
であるので、データ有効信号は発生されない。
データ有効信号を発生するための回路の他の構成では、
XORゲート回路は第１及び第２クロック・ビット回路を
調べる。第3FF回路は、XORゲート回路の出力信号に追従
し、データ有効信号を発生するための第3FF回路として
使用される。
XORゲート回路は第１及び第２クロック・ビット回路を
調べる。第3FF回路は、XORゲート回路の出力信号に追従
し、データ有効信号を発生するための第3FF回路として
使用される。
本発明は、第１システム・クロック信号に同期して第１
システム・データが変化する第１システムから、第２シ
ステム・クロック信号に同期して動作する第２システム
にデジタル・データを転送するデジタル・データ転送回
路であり、第１システム・クロック信号に同期して動作
し、第１システム・データが入力される第１データ蓄積
素子と、第１システム・クロック信号が入力され、第１
システム・クロック信号の特定エッジの発生毎に、出力
信号の状態が変化する第２データ蓄積素子と、第２シス
テム・クロック信号に同期して動作し、第２データ蓄積
素子の出力信号の状態を検出する第３データ蓄積素子
と、第２システム・クロックを所定時間だけ遅延させ
て、遅延済第２システム・クロック信号を生成する遅延
素子と、遅延済第２システム・クロック信号に同期して
動作し、第１データ蓄積素子の出力信号が入力され、第
２システムに送られる出力信号を生成する第４データ蓄
積素子と、第２システム・クロック信号に同期して動作
し、第３データ蓄積素子の出力信号が入力され、第２シ
ステム・クロック信号の特定の周期の上記第３データ蓄
積素子の出力信号の状態が、第２システム・クロック信
号の特定の周期の直前の周期の出力信号の状態から変化
したときのみ、第２システム・クロック信号の特定周期
の次の周期の間、所定レベルのデータ有効信号を発生す
るデータ有効信号発生回路とを具えることを特報とす
る。
システム・データが変化する第１システムから、第２シ
ステム・クロック信号に同期して動作する第２システム
にデジタル・データを転送するデジタル・データ転送回
路であり、第１システム・クロック信号に同期して動作
し、第１システム・データが入力される第１データ蓄積
素子と、第１システム・クロック信号が入力され、第１
システム・クロック信号の特定エッジの発生毎に、出力
信号の状態が変化する第２データ蓄積素子と、第２シス
テム・クロック信号に同期して動作し、第２データ蓄積
素子の出力信号の状態を検出する第３データ蓄積素子
と、第２システム・クロックを所定時間だけ遅延させ
て、遅延済第２システム・クロック信号を生成する遅延
素子と、遅延済第２システム・クロック信号に同期して
動作し、第１データ蓄積素子の出力信号が入力され、第
２システムに送られる出力信号を生成する第４データ蓄
積素子と、第２システム・クロック信号に同期して動作
し、第３データ蓄積素子の出力信号が入力され、第２シ
ステム・クロック信号の特定の周期の上記第３データ蓄
積素子の出力信号の状態が、第２システム・クロック信
号の特定の周期の直前の周期の出力信号の状態から変化
したときのみ、第２システム・クロック信号の特定周期
の次の周期の間、所定レベルのデータ有効信号を発生す
るデータ有効信号発生回路とを具えることを特報とす
る。
［実施例］ 第1A図は、本発明のデジタル・データ転送回路を示す。
第１組のデータ・フリップ・フロップ回路（10）〜（1
2）は、ソース・システム・データ・バス（14）からソ
ース・システム・データを受け取り、ソース・システム
・クロック信号によりクロック動作する。ソース・シス
テム・クロック信号は、トグルFF回路（16）の出力状態
を変化させるためにも使用される。このトグルFF回路
（16）の/Q（“/"は、反転を意味する）出力端は、その
入力端に接続されているので、この回路（16）はソース
・システム・クロック信号の発生毎に出力状態が変化す
る。トグルFF回路（16）の出力は、第１クロック・ビッ
トFF回路（18）に、クロックに同期して入力される。
第１組のデータ・フリップ・フロップ回路（10）〜（1
2）は、ソース・システム・データ・バス（14）からソ
ース・システム・データを受け取り、ソース・システム
・クロック信号によりクロック動作する。ソース・シス
テム・クロック信号は、トグルFF回路（16）の出力状態
を変化させるためにも使用される。このトグルFF回路
（16）の/Q（“/"は、反転を意味する）出力端は、その
入力端に接続されているので、この回路（16）はソース
・システム・クロック信号の発生毎に出力状態が変化す
る。トグルFF回路（16）の出力は、第１クロック・ビッ
トFF回路（18）に、クロックに同期して入力される。
第１クロック・ビットFF回路（18）の出力信号は、共に
受け側システム・クロック信号によりクロック動作する
第２クロック・ビットFF回路（20）及び第３クロック・
ビットFF回路（22）に順次送られる。XORゲート回路（2
4）の２入力端は、夫々第２及び第３クロック・ビットF
F回路（20）及び（22）の出力端に接続され、これらのF
F回路の内容が等しくない間、高レベルの有効データ出
力信号VALID-Dを発生する。
受け側システム・クロック信号によりクロック動作する
第２クロック・ビットFF回路（20）及び第３クロック・
ビットFF回路（22）に順次送られる。XORゲート回路（2
4）の２入力端は、夫々第２及び第３クロック・ビットF
F回路（20）及び（22）の出力端に接続され、これらのF
F回路の内容が等しくない間、高レベルの有効データ出
力信号VALID-Dを発生する。
第1B図に示す他の実施例では、XORゲート回路（24′）
は、第１及び第２クロック・ビットFF回路（18′）及び
（20′）の出力信号を直接に調べ、これら２個のFF回路
の内容が等しくない間、高レベル出力信号を生成する。
XORゲート回路（24′）の出力信号は、１つの受け側シ
ステム・クロック信号後に、データ有効FF回路（22′）
の出力端に現れる。
は、第１及び第２クロック・ビットFF回路（18′）及び
（20′）の出力信号を直接に調べ、これら２個のFF回路
の内容が等しくない間、高レベル出力信号を生成する。
XORゲート回路（24′）の出力信号は、１つの受け側シ
ステム・クロック信号後に、データ有効FF回路（22′）
の出力端に現れる。
遅延素子（26）は、受け側システム・クロック信号を遅
延するために使用される。この遅延された受け側システ
ム・クロック信号は、このクロック信号に同期して、第
１組のデータFF回路（10）〜（12）の出力信号を第２組
のデータFF回路（28）〜（30）に入力するために使用さ
れる。受け側システム・クロックの遅延のない正規のク
ロック信号は、このクロック信号に同期して、第２組の
データFF回路（28）〜（30）から第３組のデータFF回路
（32）〜（34）にデータを送るために使用される。第３
組のデータFF回路（32）〜（34）からのデータは、受け
側システムのデータ・バス（36）上で更に同期動作のた
めに使用できる。
延するために使用される。この遅延された受け側システ
ム・クロック信号は、このクロック信号に同期して、第
１組のデータFF回路（10）〜（12）の出力信号を第２組
のデータFF回路（28）〜（30）に入力するために使用さ
れる。受け側システム・クロックの遅延のない正規のク
ロック信号は、このクロック信号に同期して、第２組の
データFF回路（28）〜（30）から第３組のデータFF回路
（32）〜（34）にデータを送るために使用される。第３
組のデータFF回路（32）〜（34）からのデータは、受け
側システムのデータ・バス（36）上で更に同期動作のた
めに使用できる。
第1A図の回路を説明するためのタイミング図である第２
図を第1A図と共に参照する。この例では、第１ラインに
示すソース・システム・クロック信号SOURCE CLKの周波
数は、第５ラインに示す受け側システム・クロック信号
の約3/4の周波数である。遅延した受け側システム・ク
ロック信号DELAYED-R-CLKは、第2A図の第３ラインに示
す。第２ラインのS-DATAは、ソース・システムからのデ
ータ、即ち第１組のデータFF（10）〜（12）内のデータ
である。このデータは、第１ラインに示すソース・シス
テム・クロックSOURCE CLS信号の立ち上がりエッジで変
化していることが分かる。
図を第1A図と共に参照する。この例では、第１ラインに
示すソース・システム・クロック信号SOURCE CLKの周波
数は、第５ラインに示す受け側システム・クロック信号
の約3/4の周波数である。遅延した受け側システム・ク
ロック信号DELAYED-R-CLKは、第2A図の第３ラインに示
す。第２ラインのS-DATAは、ソース・システムからのデ
ータ、即ち第１組のデータFF（10）〜（12）内のデータ
である。このデータは、第１ラインに示すソース・シス
テム・クロックSOURCE CLS信号の立ち上がりエッジで変
化していることが分かる。
第４ラインのR-DATA-Dは、第２組のデータFF回路（28）
〜（30）内のデータである。このデータは、受け側シス
テム・クロック信号を遅延した第３ラインに示す信号DE
LAYED-R-CLKの立ち上がりエッジで変化する。第１組の
データFF回路（10）〜（12）内のデータであるS-DATAの
“DATA0"は、DELAYED-R-CLKの次の立ち上がりエッジ発
生時に、第２組のデータFF回路（28）〜（30）に転送さ
れ、“DATA0"は、このエッジの直後にR-DATA-Dとして現
れる。（ここでは、R-DATA-D内の“不確定”は無視し、
その意味については後述する。） R-DATAは、第１図の第３組のデータFF回路（32）〜（3
4）内のデータである。このデータは、遅延されていな
い正規の受け側システム・クロック信号RECEIVE CLKに
同期して変化する。“DATA0"は、RECEIVE CLKの３番目
の立ち上がりエッジの直後に、R-DATA内に現れる。デー
タFF回路（32）〜（34）内のR-DATAは、受け側システム
・クロック信号に同期しているので、準安定状態となる
虞れがない。このデータは、この同期した形式で、受け
側システム内で更に分配するために使用できる。ただ
し、このデータのいずれが有効であるか、いずれが冗長
又は不安定な品質であるかを確認する必要がある。
〜（30）内のデータである。このデータは、受け側シス
テム・クロック信号を遅延した第３ラインに示す信号DE
LAYED-R-CLKの立ち上がりエッジで変化する。第１組の
データFF回路（10）〜（12）内のデータであるS-DATAの
“DATA0"は、DELAYED-R-CLKの次の立ち上がりエッジ発
生時に、第２組のデータFF回路（28）〜（30）に転送さ
れ、“DATA0"は、このエッジの直後にR-DATA-Dとして現
れる。（ここでは、R-DATA-D内の“不確定”は無視し、
その意味については後述する。） R-DATAは、第１図の第３組のデータFF回路（32）〜（3
4）内のデータである。このデータは、遅延されていな
い正規の受け側システム・クロック信号RECEIVE CLKに
同期して変化する。“DATA0"は、RECEIVE CLKの３番目
の立ち上がりエッジの直後に、R-DATA内に現れる。デー
タFF回路（32）〜（34）内のR-DATAは、受け側システム
・クロック信号に同期しているので、準安定状態となる
虞れがない。このデータは、この同期した形式で、受け
側システム内で更に分配するために使用できる。ただ
し、このデータのいずれが有効であるか、いずれが冗長
又は不安定な品質であるかを確認する必要がある。
第2A図に示す例では、ソース・システム・クロック信号
の周波数及び受け側システム・クロック信号の周波数
は、約3:4の比である。したがって、受け側システム・
クロックのアクティブ・エッジの４回目の発生毎に、ソ
ース・データが前回から変わっていないことになる。更
に、この例に示す様に、このデータをクロック動作させ
ている受け側システム・クロック信号を遅延した信号の
アクティブ・エッジが、ソース・システム・クロックの
有効エッジと時間的に極めて接近して発生することがあ
る。この様にエッジが接近して発生する場合、第１組の
FF回路（10）〜（12）内のデータは、遅延した受け側シ
ステム・クロック信号のアクティブ・エッジが発生する
時点で、不安定であり、第２の組のFF回路（28）〜（3
0）にクロック入力されるデータは、“不確定”データ
になる。いずれにしろ、受け側システムは、どのデータ
が不安定又は冗長であるか、どれが有効であるかを知る
ための方法を必要とする。そこで、第2A図の一番下のVA
LID-DATAから、この情報が与えられる。
の周波数及び受け側システム・クロック信号の周波数
は、約3:4の比である。したがって、受け側システム・
クロックのアクティブ・エッジの４回目の発生毎に、ソ
ース・データが前回から変わっていないことになる。更
に、この例に示す様に、このデータをクロック動作させ
ている受け側システム・クロック信号を遅延した信号の
アクティブ・エッジが、ソース・システム・クロックの
有効エッジと時間的に極めて接近して発生することがあ
る。この様にエッジが接近して発生する場合、第１組の
FF回路（10）〜（12）内のデータは、遅延した受け側シ
ステム・クロック信号のアクティブ・エッジが発生する
時点で、不安定であり、第２の組のFF回路（28）〜（3
0）にクロック入力されるデータは、“不確定”データ
になる。いずれにしろ、受け側システムは、どのデータ
が不安定又は冗長であるか、どれが有効であるかを知る
ための方法を必要とする。そこで、第2A図の一番下のVA
LID-DATAから、この情報が与えられる。
信号TOGGLEは、トグルFF回路（16）の出力信号である。
信号C-BIT-1は、第１クロック・ビットFF回路（18）の
出力信号である。遅延されていない正規な受け側システ
ム・クロック信号RECEIVE CLKのアクティブ・エッジ
で、信号TOGGLEがサンプルされて信号C-BIT-1が生成さ
れる。信号RECEIVE CLKの５番目の立ち上がりエッジの
時点では、信号C-BIT-1は、その状態が変化しない。こ
れは、信号号RECEIVE CLKの直前のアクティブ・エッジ
の時点から信号TOGGLEの状態が変化しないからである。
信号RECEIVE CLKの以前３回の各々の時点では、信号TOG
GLEは、その前の状態から変化している。
信号C-BIT-1は、第１クロック・ビットFF回路（18）の
出力信号である。遅延されていない正規な受け側システ
ム・クロック信号RECEIVE CLKのアクティブ・エッジ
で、信号TOGGLEがサンプルされて信号C-BIT-1が生成さ
れる。信号RECEIVE CLKの５番目の立ち上がりエッジの
時点では、信号C-BIT-1は、その状態が変化しない。こ
れは、信号号RECEIVE CLKの直前のアクティブ・エッジ
の時点から信号TOGGLEの状態が変化しないからである。
信号RECEIVE CLKの以前３回の各々の時点では、信号TOG
GLEは、その前の状態から変化している。
受け側システム・クロックの特定のサイクルの間に、信
号TOGGLEの状態が変化しなかったことを表す情報は、第
１クロック・ビットFF回路（18）により検出される。こ
のFF回路（18）の出力信号C-BIT-1は、第２及び第３ク
ロック・ビットFF回路（20）及び（22）から成る短いシ
フト・レジスタに送られる。第２及び第３クロック・ビ
ットFF回路（20）及び（22）の出力信号は、夫々C-BIT-
2及びC-BIT-3である。これらの信号の両方は、共にXOR
ゲート回路（24）に入力される。第３組のデータFF回路
（32）〜（34）からのデータ出力信号R-DATAが不安定で
ある場合に、XORゲート回路（32）〜（34）は、低レベ
ル出力信号を生成する。信号TOGGLEが状態を変化させな
かったことを示す信号C-BIT-1上の延長した高レベル信
号が、C2-BIT-2及びC2-BIT-3をどのように伝播し、XOR
ゲート回路（24）によりどのように検出されて、VALID-
D上に低レベル・パルスを生成するかに注目されたい。
短いシフト・レジスタを通過することにより、信号VALI
D-Dの低レベル部分は、R-DATAの不安定データ部分と時
間的に一致する。ただし、R-DATA及びVALID-Dの間に
は、XORゲート（24）の余分なゲート遅延時間から生じ
る遅延がある。この時間は短いので、第2A図では正確に
表せない。
号TOGGLEの状態が変化しなかったことを表す情報は、第
１クロック・ビットFF回路（18）により検出される。こ
のFF回路（18）の出力信号C-BIT-1は、第２及び第３ク
ロック・ビットFF回路（20）及び（22）から成る短いシ
フト・レジスタに送られる。第２及び第３クロック・ビ
ットFF回路（20）及び（22）の出力信号は、夫々C-BIT-
2及びC-BIT-3である。これらの信号の両方は、共にXOR
ゲート回路（24）に入力される。第３組のデータFF回路
（32）〜（34）からのデータ出力信号R-DATAが不安定で
ある場合に、XORゲート回路（32）〜（34）は、低レベ
ル出力信号を生成する。信号TOGGLEが状態を変化させな
かったことを示す信号C-BIT-1上の延長した高レベル信
号が、C2-BIT-2及びC2-BIT-3をどのように伝播し、XOR
ゲート回路（24）によりどのように検出されて、VALID-
D上に低レベル・パルスを生成するかに注目されたい。
短いシフト・レジスタを通過することにより、信号VALI
D-Dの低レベル部分は、R-DATAの不安定データ部分と時
間的に一致する。ただし、R-DATA及びVALID-Dの間に
は、XORゲート（24）の余分なゲート遅延時間から生じ
る遅延がある。この時間は短いので、第2A図では正確に
表せない。
第２クロック・ビットFF回路（20）は、第１クロック・
ビットFF回路（18）内で起こる準安定状態が更に伝播す
るのを防止する。その入力端のTOGGLEデータの変化時
と、このTOGGLEデータがFF回路（18）から出力される受
け側システム・クロック信号の到達時との時間関係は非
同期であるので、第１クロック・ビットFF（18）には、
電位の準安定性の問題がある。しかし、第１クロック・
ビットFF回路（18）の出力信号が、第２クロック・ビッ
トFF回路（20）により調べられる前に、十分な受け側シ
ステム・クロック信号期間があるので、調べられる時ま
でに、どの様な準安定状態であっても、その状態を決定
するために十分な時間がある。したがって、第３クロッ
ク・ビットFF回路（22）が除去され、第２及び第３クロ
ック・ビットFF回路ではなく、第１及び第２クロック・
ビットFF回路の内容を調べるように、XORゲート回路（2
4）が接続されると、第１クロック・ビットFF回路の出
力信号の準安定性は、信号VALID-Dの質に悪影響を与え
る。これは、システムによっては許容範囲にはいるが、
この構成においては、第３クロック・ビットFF回路（2
2）を使用することにより、良好に防止できる。
ビットFF回路（18）内で起こる準安定状態が更に伝播す
るのを防止する。その入力端のTOGGLEデータの変化時
と、このTOGGLEデータがFF回路（18）から出力される受
け側システム・クロック信号の到達時との時間関係は非
同期であるので、第１クロック・ビットFF（18）には、
電位の準安定性の問題がある。しかし、第１クロック・
ビットFF回路（18）の出力信号が、第２クロック・ビッ
トFF回路（20）により調べられる前に、十分な受け側シ
ステム・クロック信号期間があるので、調べられる時ま
でに、どの様な準安定状態であっても、その状態を決定
するために十分な時間がある。したがって、第３クロッ
ク・ビットFF回路（22）が除去され、第２及び第３クロ
ック・ビットFF回路ではなく、第１及び第２クロック・
ビットFF回路の内容を調べるように、XORゲート回路（2
4）が接続されると、第１クロック・ビットFF回路の出
力信号の準安定性は、信号VALID-Dの質に悪影響を与え
る。これは、システムによっては許容範囲にはいるが、
この構成においては、第３クロック・ビットFF回路（2
2）を使用することにより、良好に防止できる。
第1B図に示すVALID-Dに関する回路の他の実施例では、
第1A図及び第2A図で説明したXORゲート回路（24）のゲ
ート遅延時間を排除できる。この構成では、XORゲート
回路（24′）は、信号C-BIT-1及びC-BIT-2を直接に調べ
る。第2B図にXORで示すXORゲート回路（24′）の出力信
号は、有効データFF回路（22′）に供給され、不安定又
は冗長データがR-DATA内のデータになる時点とほとんど
一致して、信号VALID-Dは低レベルとなる。再び、信号T
OGGLEの状態が変化しなかったことを表すC-BIT-1上の延
長した高レベル信号がどの様にC-BIT-2を伝播し、XORゲ
ート（24′）により検出されるかに注目されたい。XOR
出力信号上に生じた低レベル・パルスは、１つの受け側
システム・クロック・パルス後に、有効データFF回路
（22′）の出力信号VALID-Dとして現れる。この回路構
成は、XORゲート回路（24′）のゲート遅延時間を除去
しているが、これは、準安定性に対する抵抗力に対して
弱点があり、第１図に示す構成の方が好適である。
第1A図及び第2A図で説明したXORゲート回路（24）のゲ
ート遅延時間を排除できる。この構成では、XORゲート
回路（24′）は、信号C-BIT-1及びC-BIT-2を直接に調べ
る。第2B図にXORで示すXORゲート回路（24′）の出力信
号は、有効データFF回路（22′）に供給され、不安定又
は冗長データがR-DATA内のデータになる時点とほとんど
一致して、信号VALID-Dは低レベルとなる。再び、信号T
OGGLEの状態が変化しなかったことを表すC-BIT-1上の延
長した高レベル信号がどの様にC-BIT-2を伝播し、XORゲ
ート（24′）により検出されるかに注目されたい。XOR
出力信号上に生じた低レベル・パルスは、１つの受け側
システム・クロック・パルス後に、有効データFF回路
（22′）の出力信号VALID-Dとして現れる。この回路構
成は、XORゲート回路（24′）のゲート遅延時間を除去
しているが、これは、準安定性に対する抵抗力に対して
弱点があり、第１図に示す構成の方が好適である。
遅延素子（26）は、第２組のデータFF回路（28）〜（3
0）が転送されるデータの受け取る時点と、第１クロッ
ク・ビットFF回路（18）がソース・システム・クロック
の発生に関する情報即ち信号TOGGLEを受け取る時点とを
時間的に分離する働きをする。２つの時点を、短いが十
分な一定間隔により分離した状態で、受け側システム・
クロック信号の直前の発生以後、ソース・クロック信号
が発生する場合、トグルFF回路（16）の出力状態が変化
し、受け側FF回路（28）〜（30）への新しいデータは、
セット・アップ時間条件を満足するために十分な時間を
有する。反対に、受け側システムが、信号TOGGLEの変化
を検出しない場合、ソース・システム・クロック信号
は、受け側システム・クロックの１サイクルの間に変化
しておらず、関係するデータは、古くて冗長であるか、
又は全く新しいかのいずれかであり、有効性を確実にす
るための特定の適当なセット・アップ時間が無い。これ
らのいずれかの場合においても、このデータは無効であ
るとして、捨てられる。
0）が転送されるデータの受け取る時点と、第１クロッ
ク・ビットFF回路（18）がソース・システム・クロック
の発生に関する情報即ち信号TOGGLEを受け取る時点とを
時間的に分離する働きをする。２つの時点を、短いが十
分な一定間隔により分離した状態で、受け側システム・
クロック信号の直前の発生以後、ソース・クロック信号
が発生する場合、トグルFF回路（16）の出力状態が変化
し、受け側FF回路（28）〜（30）への新しいデータは、
セット・アップ時間条件を満足するために十分な時間を
有する。反対に、受け側システムが、信号TOGGLEの変化
を検出しない場合、ソース・システム・クロック信号
は、受け側システム・クロックの１サイクルの間に変化
しておらず、関係するデータは、古くて冗長であるか、
又は全く新しいかのいずれかであり、有効性を確実にす
るための特定の適当なセット・アップ時間が無い。これ
らのいずれかの場合においても、このデータは無効であ
るとして、捨てられる。
遅延素子（26）をどの様に構成するかは重要ではなく、
この時間を適切に計算することが重要である。この回路
が適切に機能するためには、遅延素子（26）が生成する
遅延時間量は、少なくとも次の２つの量の合計の長さだ
けなければならない。その１つは、第１組のデータFF回
路（10）〜（12）のいずれかの出力信号及びトグルFF回
路（16）の出力信号間の予想最大ずれ時間であり、もう
１つは、第２組のデータFF回路（28）〜（30）及び第１
クロック・ビットFF回路（18）の実際のセットアップ及
びホールド・ウィンドウの累積幅である。まとめて考え
ると、これらの２つの量により、状態の変化がクロック
・パス上で検出された場合、関連データが、データ・パ
スのセットアップ時間条件を実際に確実に満足するため
に必要な最小時間が決まる。この時間を最小にするため
に、これらのFF回路（28）〜（30）、（18）を通過する
セットアップ及びホールド時間ウィンドウをできるだけ
小さくすることが望ましい。このウィンドウの実際の時
間的位置は重要ではなく、個々のFF回路のウィンドウが
互いに良好に一致し、それらの合計が最小になることが
重要である。このことは、同じ工程で一緒に製造された
FF回路を使用することにより達成できる。
この時間を適切に計算することが重要である。この回路
が適切に機能するためには、遅延素子（26）が生成する
遅延時間量は、少なくとも次の２つの量の合計の長さだ
けなければならない。その１つは、第１組のデータFF回
路（10）〜（12）のいずれかの出力信号及びトグルFF回
路（16）の出力信号間の予想最大ずれ時間であり、もう
１つは、第２組のデータFF回路（28）〜（30）及び第１
クロック・ビットFF回路（18）の実際のセットアップ及
びホールド・ウィンドウの累積幅である。まとめて考え
ると、これらの２つの量により、状態の変化がクロック
・パス上で検出された場合、関連データが、データ・パ
スのセットアップ時間条件を実際に確実に満足するため
に必要な最小時間が決まる。この時間を最小にするため
に、これらのFF回路（28）〜（30）、（18）を通過する
セットアップ及びホールド時間ウィンドウをできるだけ
小さくすることが望ましい。このウィンドウの実際の時
間的位置は重要ではなく、個々のFF回路のウィンドウが
互いに良好に一致し、それらの合計が最小になることが
重要である。このことは、同じ工程で一緒に製造された
FF回路を使用することにより達成できる。
遅延素子が適当に選択された状態で、受け側システムが
第１クロック・ビットFF回路（18）で、ソース・システ
ム・クロックの変化を検出すると、次に、第２組のFF回
路（28）〜（30）への入力データは、これらのFF回路の
少なくとも実際のセットアップ時間の間、安定してい
る。一方、第１クロック・ビットFF回路（18）で、ソー
ス・システム・クロックのレベル変化を検出しなけれ
ば、次に、第２組のFF回路（28）〜（30）の入力データ
は、冗長、不安定又はこれらのFF回路のセットアップ条
件を十分満足するだけ安定していないことがあり、いず
れの場合においても、有効な新しいデータではないと正
しく認識される。この場合、データは、次の受け側シス
テム・クロック信号のアクティブ・エッジで有効になる
ときに、取り込まれる。
第１クロック・ビットFF回路（18）で、ソース・システ
ム・クロックの変化を検出すると、次に、第２組のFF回
路（28）〜（30）への入力データは、これらのFF回路の
少なくとも実際のセットアップ時間の間、安定してい
る。一方、第１クロック・ビットFF回路（18）で、ソー
ス・システム・クロックのレベル変化を検出しなけれ
ば、次に、第２組のFF回路（28）〜（30）の入力データ
は、冗長、不安定又はこれらのFF回路のセットアップ条
件を十分満足するだけ安定していないことがあり、いず
れの場合においても、有効な新しいデータではないと正
しく認識される。この場合、データは、次の受け側シス
テム・クロック信号のアクティブ・エッジで有効になる
ときに、取り込まれる。
遅延時間は、上述の基準を満足するように十分長くなけ
ればならないが、必要以上であってはならない。それ
は、この遅延時間が長くなる程、受け側システム・クロ
ックに対して、ソース・システム・クロックを遅くする
必要がある。例えば、受け側システム・クロック速度が
200MHz即ち周期が5nsであると、FF回路（10）〜（12）
及び（16）の出力信号のずれ時間を許容し、FF回路（2
8）〜（30）に対し適当な実際のセットアップ及びホー
ルド時間ウィンドウを供給するために、遅延値は1nsで
ある必要がある。そのとき、ソース・システム・クロッ
クの周期は、少なくとも6.0nsである必要がある。使用
可能な最大ソース・システム・クロック周波数は、6ns
の逆数、即ち約167MHzである。この周波数を超えて動作
させようとすると、有効又は無効データの判別をすぐに
誤ることになる。この条件の違反を検出するために、付
加回路を使用してもよい。
ればならないが、必要以上であってはならない。それ
は、この遅延時間が長くなる程、受け側システム・クロ
ックに対して、ソース・システム・クロックを遅くする
必要がある。例えば、受け側システム・クロック速度が
200MHz即ち周期が5nsであると、FF回路（10）〜（12）
及び（16）の出力信号のずれ時間を許容し、FF回路（2
8）〜（30）に対し適当な実際のセットアップ及びホー
ルド時間ウィンドウを供給するために、遅延値は1nsで
ある必要がある。そのとき、ソース・システム・クロッ
クの周期は、少なくとも6.0nsである必要がある。使用
可能な最大ソース・システム・クロック周波数は、6ns
の逆数、即ち約167MHzである。この周波数を超えて動作
させようとすると、有効又は無効データの判別をすぐに
誤ることになる。この条件の違反を検出するために、付
加回路を使用してもよい。
動作に関する特定の制限が許されるのであれば、上述の
構成をある程度簡略化できる。特に、第２組のFF回路の
出力信号の準安定状態が受け側システムに対して問題を
引き起こさなければ、第３組のデータFF回路（32）〜
（34）は、除去してもよい。同様に、第1B図に示す構成
の有効データFF回路（22′）を除去し、XORゲート回路
（24′）の出力信号を直接に使用してもよい。これによ
り、第１クロック・ビットFF回路（18）の出力信号の準
安定状態が、信号VALID-Dにより伝播する。当然、これ
らのFF回路のいずれかを除去し、他方を除去しなけれ
ば、VALID-D信号は、データに対して１サイクル分ずれ
る。この受け側システムのすぐ後段の特定の回路が、こ
れらの制限を十分に許容できるのであれば、これらの制
限は問題にならない。
構成をある程度簡略化できる。特に、第２組のFF回路の
出力信号の準安定状態が受け側システムに対して問題を
引き起こさなければ、第３組のデータFF回路（32）〜
（34）は、除去してもよい。同様に、第1B図に示す構成
の有効データFF回路（22′）を除去し、XORゲート回路
（24′）の出力信号を直接に使用してもよい。これによ
り、第１クロック・ビットFF回路（18）の出力信号の準
安定状態が、信号VALID-Dにより伝播する。当然、これ
らのFF回路のいずれかを除去し、他方を除去しなけれ
ば、VALID-D信号は、データに対して１サイクル分ずれ
る。この受け側システムのすぐ後段の特定の回路が、こ
れらの制限を十分に許容できるのであれば、これらの制
限は問題にならない。
以上の説明では、FF回路のみがデータ蓄積素子として述
べられている。しかし、FF回路と同様の機能、即ちシス
テム・クロック・エッジの発生と同時にデジタル・デー
タの１ビットを蓄積できる回路又はデバイスであれば、
FF回路に代わって使用してもよい。
べられている。しかし、FF回路と同様の機能、即ちシス
テム・クロック・エッジの発生と同時にデジタル・デー
タの１ビットを蓄積できる回路又はデバイスであれば、
FF回路に代わって使用してもよい。
［効果］ 上述の様に、本発明によれば、互いに非同期の関係で動
作する２つの同期動作システム間で、データを転送する
場合、２つのシステムの動作速度を近づけることがで
き、周波数がソース・システム・クロック信号の２倍以
上の受け側システム・クロック信号を使用する必要がな
い。また、ソース・システムから受け側システムへ、有
効データのみを選択して転送することができる。
作する２つの同期動作システム間で、データを転送する
場合、２つのシステムの動作速度を近づけることがで
き、周波数がソース・システム・クロック信号の２倍以
上の受け側システム・クロック信号を使用する必要がな
い。また、ソース・システムから受け側システムへ、有
効データのみを選択して転送することができる。
第1A図は本発明によるデータ転送回路を示すブロック回
路図、第1B図は第1A図の一部の他の実施例を示すブロッ
ク回路図、第2A図は第1A図の回路の動作を説明するため
のタイミング図、第2B図は第1B図の動作を説明するため
のタイミング図である。
路図、第1B図は第1A図の一部の他の実施例を示すブロッ
ク回路図、第2A図は第1A図の回路の動作を説明するため
のタイミング図、第2B図は第1B図の動作を説明するため
のタイミング図である。
Claims (1)
- 【請求項１】第１システム・クロック信号に同期して第
１システム・データが変化する第１システムから、第２
システム・クロック信号に同期して動作する第２システ
ムにデジタル・データを転送するデジタル・データ転送
回路において、 上記第１システム・クロック信号に同期して動作し、上
記第１システム・データが入力される第１データ蓄積素
子と、 上記第１システム・クロック信号が入力され、該第１シ
ステム・クロック信号の特定エッジの発生毎に、出力信
号の状態が変化する第２データ蓄積素子と、 上記第２システム・クロック信号に同期して動作し、上
記第２データ蓄積素子の出力信号の状態を検出する第３
データ蓄積素子と、 上記第２システム・クロックを所定時間だけ遅延させ
て、遅延済第２システム・クロック信号を生成する遅延
素子と、 上記遅延済第２システム・クロック信号に同期して動作
し、上記第１データ蓄積素子の出力信号が入力され、上
記第２システムに送られる出力信号を生成する第４デー
タ蓄積素子と、 上記第２システム・クロック信号に同期して動作し、上
記第３データ蓄積素子の出力信号が入力され、上記第２
システム・クロック信号の特定の周期に対応する上記第
３データ蓄積素子の出力信号の状態が、上記第２システ
ム・クロック信号の上記特定の周期の直前の周期に対応
する出力信号の状態から変化したときのみ、上記第２シ
ステム・クロック信号の上記特定周期の次の周期の間、
所定レベルのデータ有効信号を発生するデータ有効信号
発生回路と を具えることを特報とするデータ転送回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/371,147 US4949361A (en) | 1989-06-26 | 1989-06-26 | Digital data transfer synchronization circuit and method |
| US371147 | 1999-08-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329438A JPH0329438A (ja) | 1991-02-07 |
| JPH07112184B2 true JPH07112184B2 (ja) | 1995-11-29 |
Family
ID=23462681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2165482A Expired - Lifetime JPH07112184B2 (ja) | 1989-06-26 | 1990-06-22 | デジタル・データ転送回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4949361A (ja) |
| JP (1) | JPH07112184B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5259006A (en) * | 1990-04-18 | 1993-11-02 | Quickturn Systems, Incorporated | Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like |
| US5172397A (en) * | 1991-03-05 | 1992-12-15 | National Semiconductor Corporation | Single channel serial data receiver |
| EP0511836B1 (en) * | 1991-05-01 | 1997-04-16 | Motorola, Inc. | Broadband digital phase aligner |
| US5256912A (en) * | 1991-12-19 | 1993-10-26 | Sun Microsystems, Inc. | Synchronizer apparatus for system having at least two clock domains |
| WO1993018463A1 (en) * | 1992-03-06 | 1993-09-16 | Rambus, Inc. | Method and circuitry for minimizing clock-data skew in a bus system |
| GB9210414D0 (en) * | 1992-05-15 | 1992-07-01 | Texas Instruments Ltd | Method and apparatus for interfacing a serial data signal |
| US5347540A (en) * | 1992-07-08 | 1994-09-13 | Tektronix, Inc. | Dynamic storage allocation in a logic analyzer |
| US5446650A (en) * | 1993-10-12 | 1995-08-29 | Tektronix, Inc. | Logic signal extraction |
| US5522048A (en) * | 1993-11-30 | 1996-05-28 | At&T Corp. | Low-power area-efficient and robust asynchronous-to-synchronous interface |
| US5526286A (en) * | 1994-02-16 | 1996-06-11 | Tektronix, Inc. | Oversampled logic analyzer |
| US5634116A (en) * | 1995-03-30 | 1997-05-27 | International Business Machines Corporation | Non-integer multiple clock translator |
| AU704425B2 (en) | 1995-04-27 | 1999-04-22 | British Technology Group Inter-Corporate Licensing Limited | Interrogator for electronic identification system |
| WO1997006491A1 (en) * | 1995-08-10 | 1997-02-20 | International Business Machines Corporation | Synchronizing logic avoiding metastability |
| US6459313B1 (en) * | 1998-09-18 | 2002-10-01 | Lsi Logic Corporation | IO power management: synchronously regulated output skew |
| US6889336B2 (en) | 2001-01-05 | 2005-05-03 | Micron Technology, Inc. | Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal |
| US6982575B2 (en) * | 2002-01-30 | 2006-01-03 | Agilent Technologies, Inc. | Clock ratio data synchronizer |
| US20030221108A1 (en) * | 2002-05-17 | 2003-11-27 | Paul Rupp | Method for tamperproof marking of products |
| US6989695B2 (en) * | 2003-06-04 | 2006-01-24 | Intel Corporation | Apparatus and method for reducing power consumption by a data synchronizer |
| US7248661B1 (en) | 2003-08-26 | 2007-07-24 | Analog Devices, Inc. | Data transfer between phase independent clock domains |
| KR100564596B1 (ko) * | 2003-12-18 | 2006-03-28 | 삼성전자주식회사 | 멀티비트 데이터의 지연 시간 보상이 가능한 반도체메모리 장치 |
| US7639764B2 (en) * | 2005-08-17 | 2009-12-29 | Atmel Corporation | Method and apparatus for synchronizing data between different clock domains in a memory controller |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4054747A (en) * | 1976-05-20 | 1977-10-18 | Gte Automatic Electric Laboratories Incorporated | Data buffer |
| US4270183A (en) * | 1977-02-11 | 1981-05-26 | Lockheed Aircraft Corp. | Data dejittering apparatus |
| US4181975A (en) * | 1978-07-10 | 1980-01-01 | Rockwell International Corporation | Digital delay line apparatus |
| FR2590428B1 (fr) * | 1985-11-19 | 1987-12-31 | Telecommunications Sa | Procede de codage en code cmi d'informations numeriques organisees en trame, le dispositif de mise en oeuvre, et son application a des informations de servitude pour reseau numerique a grand debit |
| CA1279909C (en) * | 1986-12-15 | 1991-02-05 | Scott Marshall | Apparatus and method for synchronizing a communication system |
| US4805198A (en) * | 1987-05-19 | 1989-02-14 | Crystal Semiconductor Corporation | Clock multiplier/jitter attenuator |
-
1989
- 1989-06-26 US US07/371,147 patent/US4949361A/en not_active Expired - Lifetime
-
1990
- 1990-06-22 JP JP2165482A patent/JPH07112184B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329438A (ja) | 1991-02-07 |
| US4949361A (en) | 1990-08-14 |
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