JPH07111830B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07111830B2 JPH07111830B2 JP1005239A JP523989A JPH07111830B2 JP H07111830 B2 JPH07111830 B2 JP H07111830B2 JP 1005239 A JP1005239 A JP 1005239A JP 523989 A JP523989 A JP 523989A JP H07111830 B2 JPH07111830 B2 JP H07111830B2
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- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路、特にDRAM（ダイナミックラン
ダムアクセスメモリ）に関するものである。
ダムアクセスメモリ）に関するものである。
従来の技術 第５図に従来の技術によるDRAMの構成図を示す。第５図
中10はMOSトランジスタとコンデンサからなるDRAMのメ
モリセルを表わしている。DRAMの動作にそって従来例の
構成を説明していく。半導体チップ外部から入力された
アドレス信号によってロウデコーダ20が１本のワード線
（例えば）40を選択するとメモリセルに書き込まれてい
た、信号電荷がビット線▲▼〜▲▼に
それぞれ読み出され、BIT1と▲▼間……BITNと
▲▼間に微小な電位差が生じる。この微小な電
位差をセンスアンプ１〜センスアンプＮにより増幅し、
外部に出力させるとともに元のメモリセルに信号電荷を
それぞれ再書き込みする。ここで配線70はセンスアンプ
駆動用の引き上げ配線、60は引き抜き配線である。第５
図はワード線とビット線の交点の半数にメモリセルが存
在するいわゆるフォールデッドビット型アレイの構成に
なっている。
中10はMOSトランジスタとコンデンサからなるDRAMのメ
モリセルを表わしている。DRAMの動作にそって従来例の
構成を説明していく。半導体チップ外部から入力された
アドレス信号によってロウデコーダ20が１本のワード線
（例えば）40を選択するとメモリセルに書き込まれてい
た、信号電荷がビット線▲▼〜▲▼に
それぞれ読み出され、BIT1と▲▼間……BITNと
▲▼間に微小な電位差が生じる。この微小な電
位差をセンスアンプ１〜センスアンプＮにより増幅し、
外部に出力させるとともに元のメモリセルに信号電荷を
それぞれ再書き込みする。ここで配線70はセンスアンプ
駆動用の引き上げ配線、60は引き抜き配線である。第５
図はワード線とビット線の交点の半数にメモリセルが存
在するいわゆるフォールデッドビット型アレイの構成に
なっている。
ワード線40に接続されたメモリセルの情報を読み出し、
増幅し、再書き込みする場合、読み出しデータパターン
によっては、非選択のワード線30にビット線からの結合
ノイズがのり、非選択のワード線30に接続されているメ
モリセルM31…,M3i…,M3Nのデータが破壊されてしまう
という現象が発生する。これについて詳しく以下に説明
する。
増幅し、再書き込みする場合、読み出しデータパターン
によっては、非選択のワード線30にビット線からの結合
ノイズがのり、非選択のワード線30に接続されているメ
モリセルM31…,M3i…,M3Nのデータが破壊されてしまう
という現象が発生する。これについて詳しく以下に説明
する。
第６図は、第５図の50の領域の半導体集積回路部分の構
造を示す。500はシリコン半導体基板ワード線30,40はポ
リシリコンよりなり、ビット線BITはアルミ等の配線で
ある。501,502はSiO2膜、503はゲート酸化膜である。50
4はセル容量を構成する酸化膜、53はセルプレート、52
はセル容量のノード、51はトランジスタの一方の領域、
54はフィールド酸化膜である。第５図において、ワード
線30とビット線及び （例えばBITi,▲▼）間の結合容量の内、メモ
リセルがつながっている側をCi,メモリセルのつながっ
ていない側を▲ ▼とすると、第６図に示すように Ci＝CGS＋CcW＋Co と表わせる。
造を示す。500はシリコン半導体基板ワード線30,40はポ
リシリコンよりなり、ビット線BITはアルミ等の配線で
ある。501,502はSiO2膜、503はゲート酸化膜である。50
4はセル容量を構成する酸化膜、53はセルプレート、52
はセル容量のノード、51はトランジスタの一方の領域、
54はフィールド酸化膜である。第５図において、ワード
線30とビット線及び （例えばBITi,▲▼）間の結合容量の内、メモ
リセルがつながっている側をCi,メモリセルのつながっ
ていない側を▲ ▼とすると、第６図に示すように Ci＝CGS＋CcW＋Co と表わせる。
ここで第６図中60はビット線（BIT）とMOSトランジスタ
（M4N）との接続部であるソース領域であり、CGSはメモ
リセル内のスイッチングトランジスタのゲートソース間
に起因する容量、CcWはビット線のコンタクト部におい
てビット線（BIT）とワード線40間の結合容量、Coはワ
ード線30及び40の上面におけるビット線とワード線間の
結合容量である。これから である。
（M4N）との接続部であるソース領域であり、CGSはメモ
リセル内のスイッチングトランジスタのゲートソース間
に起因する容量、CcWはビット線のコンタクト部におい
てビット線（BIT）とワード線40間の結合容量、Coはワ
ード線30及び40の上面におけるビット線とワード線間の
結合容量である。これから である。
ところで近年半導体の集積度が増すにつれ、スケーリン
グにより、MOSトランジスタのゲート酸化膜が薄くなっ
ていく傾向にある。このためCGSは増加する傾向にあ
る。他方、平面的な面積の縮小のために、セルフアライ
ンコンタクト等の導入によりコンタクト部において、ビ
ット線とワード線がますます接近しつつあり、結果的に
CcWも近年増加の傾向にある。このため近年 となる。即ち、ワード線とビット線間の結合容量の内、
メモリセルがつながっている側が極端に大きくなる傾向
にある。
グにより、MOSトランジスタのゲート酸化膜が薄くなっ
ていく傾向にある。このためCGSは増加する傾向にあ
る。他方、平面的な面積の縮小のために、セルフアライ
ンコンタクト等の導入によりコンタクト部において、ビ
ット線とワード線がますます接近しつつあり、結果的に
CcWも近年増加の傾向にある。このため近年 となる。即ち、ワード線とビット線間の結合容量の内、
メモリセルがつながっている側が極端に大きくなる傾向
にある。
発明が解決しようとする課題 第７図に従来例の動作波形を示す。
第７図中ａは選択ワード線（第５図中の40）の電位変化
を示す。選択ワード線に接続されるメモリセル（第５図
中のM4 〜M4 ）に全て“1"もしくは“0"が書き込まれ
ている場合を考える。選択されたメモリセル（上述のM4
〜M4 ）に全て“1"が書き込まれていた場合の選択さ
れたメモリセルに接続されたビット線（第３図中の▲
▼〜▲▼）の電位変化は第７図中のＣに
示す波形となり、相補ビット線（第３図中のBIT1〜BIT
N）の電位変化は、第７図中のｂに示す波形となる。即
ち、第７図において、時刻０〜T1においてビット線対
（BIT1,▲▼〜BITN,▲）▼はプリチャ
ージされている。時刻T1でワード線電位が上昇し始め、
メモリセルに書き込まれていた信号電荷が“1"もしくは
“0"に応じてビット線に微小電位差ΔV1もしくはΔV
0（第８図中に示す）がそれぞれ発生する。時刻T2にお
いて、センスアンプ１′〜センスアンプＮによって信号
は第７図に示すように増幅される。時刻T3において、ワ
ード線の電位が下り始めメモリセルへのデータの再書き
込みが終了することになる。次の読み出しサイクルに備
えて時間T4でプリチャージが始る。反対に選択ワード線
（第５図中の40）に接続されるメモリセル（第５図中の
M4 〜M4 ）に全て“0"が書き込まれていた場合の選択
されたメモリセルに接続されたビット線（第５図中の▲
▼〜▲▼の電位変化は第７図中のｂに
示す波形となり、相補ビット線（第５図中のBIT1〜BIT
N）の電位変化は、第７図中のｃに示す波形となる。
を示す。選択ワード線に接続されるメモリセル（第５図
中のM4 〜M4 ）に全て“1"もしくは“0"が書き込まれ
ている場合を考える。選択されたメモリセル（上述のM4
〜M4 ）に全て“1"が書き込まれていた場合の選択さ
れたメモリセルに接続されたビット線（第３図中の▲
▼〜▲▼）の電位変化は第７図中のＣに
示す波形となり、相補ビット線（第３図中のBIT1〜BIT
N）の電位変化は、第７図中のｂに示す波形となる。即
ち、第７図において、時刻０〜T1においてビット線対
（BIT1,▲▼〜BITN,▲）▼はプリチャ
ージされている。時刻T1でワード線電位が上昇し始め、
メモリセルに書き込まれていた信号電荷が“1"もしくは
“0"に応じてビット線に微小電位差ΔV1もしくはΔV
0（第８図中に示す）がそれぞれ発生する。時刻T2にお
いて、センスアンプ１′〜センスアンプＮによって信号
は第７図に示すように増幅される。時刻T3において、ワ
ード線の電位が下り始めメモリセルへのデータの再書き
込みが終了することになる。次の読み出しサイクルに備
えて時間T4でプリチャージが始る。反対に選択ワード線
（第５図中の40）に接続されるメモリセル（第５図中の
M4 〜M4 ）に全て“0"が書き込まれていた場合の選択
されたメモリセルに接続されたビット線（第５図中の▲
▼〜▲▼の電位変化は第７図中のｂに
示す波形となり、相補ビット線（第５図中のBIT1〜BIT
N）の電位変化は、第７図中のｃに示す波形となる。
この時、先に述べたように、ワード線とビット線間の結
合容量の内、メモリセルがつながっている間をCi,メモ
リセルのつながっていない側を▲ ▼とすると、 即ち、メモリセルのつながっている側の結合容量の方が
大きいため、その差 が、ビット線からワードへのノイズに寄与する容量とな
る。第７図中に非選択ワード線（第５図中の30）にのる
ノイズをｄ及びｄ′で示す。このノイズは、第７図中の
波形ｃ及びｂ中のNc及びNbの部分に対応するノイズであ
る。即ち、メモリセル（たとえばM4 ）への再書き込み
時、及びプリチャージに、非選択ワード線（第５図中の
30）にノイズが発生することになる。このノイズが非選
択ワード線に接続されるメモリセル（例えばM31）のデ
ータを破壊することになるわけであるが、これについ
て、より詳しく説明する。
合容量の内、メモリセルがつながっている間をCi,メモ
リセルのつながっていない側を▲ ▼とすると、 即ち、メモリセルのつながっている側の結合容量の方が
大きいため、その差 が、ビット線からワードへのノイズに寄与する容量とな
る。第７図中に非選択ワード線（第５図中の30）にのる
ノイズをｄ及びｄ′で示す。このノイズは、第７図中の
波形ｃ及びｂ中のNc及びNbの部分に対応するノイズであ
る。即ち、メモリセル（たとえばM4 ）への再書き込み
時、及びプリチャージに、非選択ワード線（第５図中の
30）にノイズが発生することになる。このノイズが非選
択ワード線に接続されるメモリセル（例えばM31）のデ
ータを破壊することになるわけであるが、これについ
て、より詳しく説明する。
第８図（ａ）は、メモリセルの等価回路図、第８図
（ｂ）は、スイッチングトランジスタのカットオフ特
性、いわゆるVg-logIDグラフである。このVg-logIDグラ
フで、スレッシュホールド電圧VTより低い電圧における
電流特性（第８図Ｂ中のＳの領域）は、サブスレッシュ
ホールド領域とよばれ、メモリセルの保持特性に大きな
影響を与える。なぜなら、先に述べたノイズによりワー
ド線電位、即ちゲート電位が過渡的に上昇した時、その
上昇した電位がVTに達しなくても、トランジスタを流れ
る電流は、対数的に増加し、結果的に信号電荷の流出が
起ることになる。それにより保持特性が劣化するわけで
ある。従来の技術では、この対策のために、スイッチン
グトランジスタのサブスレッシュホールド領域（第８図
Ｓ）の傾きをより急勾配になるようなプロセス設計を行
う。また、ビット線−ワード線間の結合容量の総量を減
らすために、ワード線に接続されるメモリセルの数を減
らす等の対策が行われる。ところがこのような対策は、
メモリチップの集積度が増大するにつれますます困難に
なりつつある。なぜなら、高集積化が進むにつれ、トラ
ンジスタの構造がますます複雑になり、制御すべき量が
著しく増大し、その結果、サブスレッシュホールド領域
のみを最適化することが困難になる。また、ワード線に
接続されるメモリセルの数を減らそうとして、メモリチ
ップ内のアレイ分割数を増やそうとすると、チップ面積
が増大するという問題が発生するためである。
（ｂ）は、スイッチングトランジスタのカットオフ特
性、いわゆるVg-logIDグラフである。このVg-logIDグラ
フで、スレッシュホールド電圧VTより低い電圧における
電流特性（第８図Ｂ中のＳの領域）は、サブスレッシュ
ホールド領域とよばれ、メモリセルの保持特性に大きな
影響を与える。なぜなら、先に述べたノイズによりワー
ド線電位、即ちゲート電位が過渡的に上昇した時、その
上昇した電位がVTに達しなくても、トランジスタを流れ
る電流は、対数的に増加し、結果的に信号電荷の流出が
起ることになる。それにより保持特性が劣化するわけで
ある。従来の技術では、この対策のために、スイッチン
グトランジスタのサブスレッシュホールド領域（第８図
Ｓ）の傾きをより急勾配になるようなプロセス設計を行
う。また、ビット線−ワード線間の結合容量の総量を減
らすために、ワード線に接続されるメモリセルの数を減
らす等の対策が行われる。ところがこのような対策は、
メモリチップの集積度が増大するにつれますます困難に
なりつつある。なぜなら、高集積化が進むにつれ、トラ
ンジスタの構造がますます複雑になり、制御すべき量が
著しく増大し、その結果、サブスレッシュホールド領域
のみを最適化することが困難になる。また、ワード線に
接続されるメモリセルの数を減らそうとして、メモリチ
ップ内のアレイ分割数を増やそうとすると、チップ面積
が増大するという問題が発生するためである。
このように従来の技術では、ビット線から非選択ワード
線に結合するノイドによって、セル内のデータが破壊さ
れるという問題点がある。
線に結合するノイドによって、セル内のデータが破壊さ
れるという問題点がある。
従来の技術では、ビット線から非選択ワード線に結合す
るノイズによって非選択ワード線に接続されたセル内の
データが破壊されるという問題があり、本発明は、この
問題を解決しようとするものである。
るノイズによって非選択ワード線に接続されたセル内の
データが破壊されるという問題があり、本発明は、この
問題を解決しようとするものである。
課題を解決するための手段 本発明は、“0"の論理値に対応するメモリセル内の電位
を予め定められた非選択ワード線電位に浮き上がり電位
を加えた電位以上高くすることにより、上述のデータ破
壊を防ごうとするものである。
を予め定められた非選択ワード線電位に浮き上がり電位
を加えた電位以上高くすることにより、上述のデータ破
壊を防ごうとするものである。
本発明の具体的な回路として、たとえば、第１のビット
線が接続された第１のノード、第２のビット線が接続さ
れた第２のノード、第３のノードと第１の電源線間にソ
ース及びドレインが接続された第１の導伝性を有する第
１のMOSトランジスタ、前記第３のノードと前記第１の
ノード間にソース及びドレインが接続され前記第２のノ
ードにゲートが接続された第２の導伝性を有する第２の
MOSトランジスタ、前記第３のノードと前記第２のノー
ド間にソース及びドレインが接続され前記第１のノード
にゲートが接続された第２の導電性を有する第３のMOS
トランジスタ、第４のノードと第２の電源線間にソース
及びドレインが接続された第２の導電性を有する第４の
MOSトランジスタ、前記第４のノードと前記第１のノー
ド間にソース及びドレインが接続され前記第２のノード
にゲートが接続された第１の導伝性を有する第５のMOS
トランジスタ、前記第４のノードと前記第２のノード間
にソース及びドレインが接続され前記第１のノードにゲ
ートが接続された第１の導電性を有する第６のMOSトラ
ンジスタからなる回路を用いることにより、上述の特性
を実現しようとするものである。
線が接続された第１のノード、第２のビット線が接続さ
れた第２のノード、第３のノードと第１の電源線間にソ
ース及びドレインが接続された第１の導伝性を有する第
１のMOSトランジスタ、前記第３のノードと前記第１の
ノード間にソース及びドレインが接続され前記第２のノ
ードにゲートが接続された第２の導伝性を有する第２の
MOSトランジスタ、前記第３のノードと前記第２のノー
ド間にソース及びドレインが接続され前記第１のノード
にゲートが接続された第２の導電性を有する第３のMOS
トランジスタ、第４のノードと第２の電源線間にソース
及びドレインが接続された第２の導電性を有する第４の
MOSトランジスタ、前記第４のノードと前記第１のノー
ド間にソース及びドレインが接続され前記第２のノード
にゲートが接続された第１の導伝性を有する第５のMOS
トランジスタ、前記第４のノードと前記第２のノード間
にソース及びドレインが接続され前記第１のノードにゲ
ートが接続された第１の導電性を有する第６のMOSトラ
ンジスタからなる回路を用いることにより、上述の特性
を実現しようとするものである。
作用 本発明は、“0"の論理値に対応するメモリセル内の電位
を予め定められた非選択ワード線電位に浮き上がり電位
を加えた電位以上高くすることにより、ビット線からワ
ード線への容量結合によって、非選択のワード線が電気
的に浮き上っても、“0"の論理値に対応するメモリセル
内電位を越えないという作用によりデータ破壊を防ぐも
のである。
を予め定められた非選択ワード線電位に浮き上がり電位
を加えた電位以上高くすることにより、ビット線からワ
ード線への容量結合によって、非選択のワード線が電気
的に浮き上っても、“0"の論理値に対応するメモリセル
内電位を越えないという作用によりデータ破壊を防ぐも
のである。
実施例 本発明の半導体記憶装置の実施例における動作波形を第
２図に示す。従来の例との違いは、まず“0"の論理値に
対応するメモリセル内の電位、即ち“0"の論理値に対応
する再書き込み電圧が第２図のVBに示すだけ高くなって
いる点である。これにより、ビット線からワード線への
容量結合により第２図中ｄに示すように非選択ワード線
の電位が瞬間的に上昇しても、“0"の論理値に対応する
メモリセル内電位を越えることはなく、データ破壊も発
生しない。本発明の第１の実施例として、VBが具体的な
値として0.3V以上あれば十分なことを次に示す。第３図
ａは、ワード線とビット線の関係を示す図である。11は
メモリセル、33はワード線（第５図の30又は40）、44は
ワード線ドライブ回路、55はビット線（第５図のBIT1〜
▲▼）である。ビット線55の大多数の電位が上
昇し、結合容量Ciにより、非選択ワード線33の電位が上
昇するために、データ破壊が起るわけである。これをシ
ュミレーションするために用いた等価回路図を第３図ｂ
に示す。
２図に示す。従来の例との違いは、まず“0"の論理値に
対応するメモリセル内の電位、即ち“0"の論理値に対応
する再書き込み電圧が第２図のVBに示すだけ高くなって
いる点である。これにより、ビット線からワード線への
容量結合により第２図中ｄに示すように非選択ワード線
の電位が瞬間的に上昇しても、“0"の論理値に対応する
メモリセル内電位を越えることはなく、データ破壊も発
生しない。本発明の第１の実施例として、VBが具体的な
値として0.3V以上あれば十分なことを次に示す。第３図
ａは、ワード線とビット線の関係を示す図である。11は
メモリセル、33はワード線（第５図の30又は40）、44は
ワード線ドライブ回路、55はビット線（第５図のBIT1〜
▲▼）である。ビット線55の大多数の電位が上
昇し、結合容量Ciにより、非選択ワード線33の電位が上
昇するために、データ破壊が起るわけである。これをシ
ュミレーションするために用いた等価回路図を第３図ｂ
に示す。
第３図ｂにおいて、200はワード線ドライブ回路におけ
るプルダウン側MOSトランジスタである。DRAMでは一般
に、ワード線遅延を低減させるために、ポリシリコンよ
りなるワード線に平行に走らせたアルミ配線にワード線
をところどころで接続するという手法（アルミの裏打
ち）をとるが、この時のアルミ配線の抵抗をアルミ配線
RAL（100,110,120,130）とする。RPS 150はワード線と
なるポリシリコンの抵抗、Ciはビット線群55とワード線
との間の結合容量とする（第３図ｃに構造図を示す）。
第３図において600は絶縁膜で、接続部A,A′のアルミに
て、ワード線とアルミ配線が接続されて裏打ち構造が形
成されている。この等価回路図を用い、16MDRAM相当の
回路パラメータを想定し、プルダウントランジスタ200
のチャンネル幅とワード線の浮き上り電圧VBの間の関係
を求めたものを第４図に示す。
るプルダウン側MOSトランジスタである。DRAMでは一般
に、ワード線遅延を低減させるために、ポリシリコンよ
りなるワード線に平行に走らせたアルミ配線にワード線
をところどころで接続するという手法（アルミの裏打
ち）をとるが、この時のアルミ配線の抵抗をアルミ配線
RAL（100,110,120,130）とする。RPS 150はワード線と
なるポリシリコンの抵抗、Ciはビット線群55とワード線
との間の結合容量とする（第３図ｃに構造図を示す）。
第３図において600は絶縁膜で、接続部A,A′のアルミに
て、ワード線とアルミ配線が接続されて裏打ち構造が形
成されている。この等価回路図を用い、16MDRAM相当の
回路パラメータを想定し、プルダウントランジスタ200
のチャンネル幅とワード線の浮き上り電圧VBの間の関係
を求めたものを第４図に示す。
このシュミレーションで用いた主なパラメータは、ビッ
ト線立ち上り最高速度（第２図中のNcの部分）を約108V
/S,ポリシリコンシート抵抗を50Ω／□，裏打ちアルミ
シート抵抗を0.05Ω／□，配線幅をポリシリコンおよび
アルミとも0.7μm,プルダウントランジスタのチャンネ
ル長0.7μm,ワード線ビット線間結合容量（Ci）を約2fF
/bit,1本のワード線に接続されるメモリセル数2048個，
またシミレーションは、回路シミュレータSPICEを用い
て行った。
ト線立ち上り最高速度（第２図中のNcの部分）を約108V
/S,ポリシリコンシート抵抗を50Ω／□，裏打ちアルミ
シート抵抗を0.05Ω／□，配線幅をポリシリコンおよび
アルミとも0.7μm,プルダウントランジスタのチャンネ
ル長0.7μm,ワード線ビット線間結合容量（Ci）を約2fF
/bit,1本のワード線に接続されるメモリセル数2048個，
またシミレーションは、回路シミュレータSPICEを用い
て行った。
第４図からわかるように、ドライバ回路内のプルダウン
トランジスタのサイズWNが大きくなってもワード線の浮
き上り（第４図点線，第３図ｂ中のＢの電位）は、ワー
ド線に平行に走らせたアルミ配線の電位の浮き上り（第
４図実線，第３図ｂ中のＡの電位）を較べて小さくなら
ず、ある一定値約200mAに収束する。実際のDRAMの回路
では、WNは10μｍ程度以上であり、その場合、最大ワー
ド線浮き上り電圧は、300mV以下である。これより、
“0"の論理値に対応するメモリセル内の電位は、ワード
線非選択時の電位より、0.3V以上高ければ十分であるこ
とが分る。
トランジスタのサイズWNが大きくなってもワード線の浮
き上り（第４図点線，第３図ｂ中のＢの電位）は、ワー
ド線に平行に走らせたアルミ配線の電位の浮き上り（第
４図実線，第３図ｂ中のＡの電位）を較べて小さくなら
ず、ある一定値約200mAに収束する。実際のDRAMの回路
では、WNは10μｍ程度以上であり、その場合、最大ワー
ド線浮き上り電圧は、300mV以下である。これより、
“0"の論理値に対応するメモリセル内の電位は、ワード
線非選択時の電位より、0.3V以上高ければ十分であるこ
とが分る。
実施例の説明に先行して本実施例がよく理解できるよう
センスアンプとセンスアンプコントロール回路（通称引
き抜きトランジスタと引き上げトランジスタ）の関係を
説明しておく。一般的なDRAMは、第５図の共通線60及び
70を通して、センスアンプ１〜Ｎから電流がそれぞれに
引きぬき及び引き上げられるという構成を一般的なDRAM
はとる。
センスアンプとセンスアンプコントロール回路（通称引
き抜きトランジスタと引き上げトランジスタ）の関係を
説明しておく。一般的なDRAMは、第５図の共通線60及び
70を通して、センスアンプ１〜Ｎから電流がそれぞれに
引きぬき及び引き上げられるという構成を一般的なDRAM
はとる。
本発明の実施例として、上述の条件（即ち、“0"の論理
値に対応するメモリセル内の電位をワード線非選択時の
電位より0.3V以上高くする）を実現するためのひとつの
回路をとり上げる。
値に対応するメモリセル内の電位をワード線非選択時の
電位より0.3V以上高くする）を実現するためのひとつの
回路をとり上げる。
第１図に実施例の回路図を示す。
第１図に基づき、本実施例を説明する。本実施例のポイ
ントは、通常Ｎ型であるセンスアンプの引き抜き側トラ
ンジスタ（第１図中のM4）をＰ型にすることにより、ワ
ード線の浮きを防ぐというものである。第１のビット線
（BIT）が接続された第１のノード１、第２のビット線
（▲▼）が接続された第２のノード２、第３のノ
ード３（これが第５図における引き上げ配線70に相当す
る）と第１の電源線５間にソース及びドレインが接続さ
れたＮ型MOSトランジスタM1、前記ノード３と前記ノー
ド１の間にソース及びドレインが接続され、前記ノード
２にゲートが接続されたＰ型MOSトランジスタM2、前記
ノード３のノードと前記ノード２の間に、ソース及びド
レインが接続され、前記ノード１にゲートが接続され
た、Ｐ型MOSトランジスタM3、第４のノード４（これが
第５図における引き抜き配線60に相当する）と第２の電
源線（接地線）６の間にソース及びドレインが接続され
たＰ型MOSトランジスタM4、前記ノード４と前記ノード
１の間にソース及びドレインが接続され、前記ノード２
にゲートが接続されたＮ型MOSトランジスタM5、前記ノ
ード４とノード２の間にソース及びドレインが接続さ
れ、ノード１にゲートが接続されたＮ型MOSトランジス
タM6からなり立っているCMOS型フリップフロップ回路を
センスアンプとするものである。ここで、M2,M3,M5,M6
で構成される回路が第５図中のセンスアンプ１′〜セン
スアンプＮに相当する。従来のセンスアンプ回路との違
いは、前述したごとく、プラス電源５への引き上げトラ
ンジスタM1がＰ型ではなくＮ型となり、同時に、マイナ
ス（接地）電源６側への引きぬきトランジスタM4がＮ型
ではなくＰ型となっている点である。プラス電源電圧を
5V、マイナス（接地）電源を0Vとすると、本実施例にお
けるセンスアンプを用いた場合のビット線電位変化は第
２図のｃ及びｂに示される波形となる。ここで、ワード
線の非選択レベルと“0"の論理値に対応するセル内電位
の差VBはＰ型MOSトランジスタのスレシュホールド電圧V
TP（約1V）に等しくなる。なぜなら、第１図においてノ
ード４はＰ型MOSトランジスタM4のソース側であり、ゲ
ートG4を0Vにし、M4を作動させるわけであるが、ソース
フォロアの回路となっているためにノード４の電位はV
TP（約1V）より下ることができないためである。
ントは、通常Ｎ型であるセンスアンプの引き抜き側トラ
ンジスタ（第１図中のM4）をＰ型にすることにより、ワ
ード線の浮きを防ぐというものである。第１のビット線
（BIT）が接続された第１のノード１、第２のビット線
（▲▼）が接続された第２のノード２、第３のノ
ード３（これが第５図における引き上げ配線70に相当す
る）と第１の電源線５間にソース及びドレインが接続さ
れたＮ型MOSトランジスタM1、前記ノード３と前記ノー
ド１の間にソース及びドレインが接続され、前記ノード
２にゲートが接続されたＰ型MOSトランジスタM2、前記
ノード３のノードと前記ノード２の間に、ソース及びド
レインが接続され、前記ノード１にゲートが接続され
た、Ｐ型MOSトランジスタM3、第４のノード４（これが
第５図における引き抜き配線60に相当する）と第２の電
源線（接地線）６の間にソース及びドレインが接続され
たＰ型MOSトランジスタM4、前記ノード４と前記ノード
１の間にソース及びドレインが接続され、前記ノード２
にゲートが接続されたＮ型MOSトランジスタM5、前記ノ
ード４とノード２の間にソース及びドレインが接続さ
れ、ノード１にゲートが接続されたＮ型MOSトランジス
タM6からなり立っているCMOS型フリップフロップ回路を
センスアンプとするものである。ここで、M2,M3,M5,M6
で構成される回路が第５図中のセンスアンプ１′〜セン
スアンプＮに相当する。従来のセンスアンプ回路との違
いは、前述したごとく、プラス電源５への引き上げトラ
ンジスタM1がＰ型ではなくＮ型となり、同時に、マイナ
ス（接地）電源６側への引きぬきトランジスタM4がＮ型
ではなくＰ型となっている点である。プラス電源電圧を
5V、マイナス（接地）電源を0Vとすると、本実施例にお
けるセンスアンプを用いた場合のビット線電位変化は第
２図のｃ及びｂに示される波形となる。ここで、ワード
線の非選択レベルと“0"の論理値に対応するセル内電位
の差VBはＰ型MOSトランジスタのスレシュホールド電圧V
TP（約1V）に等しくなる。なぜなら、第１図においてノ
ード４はＰ型MOSトランジスタM4のソース側であり、ゲ
ートG4を0Vにし、M4を作動させるわけであるが、ソース
フォロアの回路となっているためにノード４の電位はV
TP（約1V）より下ることができないためである。
同様に、ワード線の選択時の選択ワード線電位レベルを
プラス側電源レベルと同電位に設定した場合、ワード線
選択時の電位レベルと“1"の論理データに対応するメモ
リセル内電位の差VUはVTN（約1V）即ちＮ型MOSトランジ
スタM1のスレシュホールド電圧に等しくなる。またこの
時メモリセル内のスイッチングトランジスタのソースド
レイン間の最大電圧を3Vにできトランジスタの信頼性を
増大させることができる。このように、本実施例では、
容易に、“0"の論理値に対応するメモリセル内の電位を
非選択ワード線電位より、0.3V以上高くすることが可能
となる。
プラス側電源レベルと同電位に設定した場合、ワード線
選択時の電位レベルと“1"の論理データに対応するメモ
リセル内電位の差VUはVTN（約1V）即ちＮ型MOSトランジ
スタM1のスレシュホールド電圧に等しくなる。またこの
時メモリセル内のスイッチングトランジスタのソースド
レイン間の最大電圧を3Vにできトランジスタの信頼性を
増大させることができる。このように、本実施例では、
容易に、“0"の論理値に対応するメモリセル内の電位を
非選択ワード線電位より、0.3V以上高くすることが可能
となる。
また、本発明を用いると、半導体集積化メモリにおいて
周辺回路から発生する基板ノイズによる影響を受けにく
くすることが可能となる。すなわち、通常、周辺回路ノ
イズが基板に伝わり、基板電位が上昇し、基板にPNダイ
オードを含む構成として形成されているメモリセル内の
電位がダイオードのターンオン電圧（約0.6V）をこえる
と、たとえば0Vが書き込まれているセルの情報が破壊さ
れる。しかるに、本発明では、“0"の論理値に対応する
メモリセル内の電位は基板電位よりも0.3V以上高いた
め、0.6Vと0.3Vの和約0.9〜1V以上のノイズが基板に集
るまでデータの破壊は生じないという効果も発揮され
る。
周辺回路から発生する基板ノイズによる影響を受けにく
くすることが可能となる。すなわち、通常、周辺回路ノ
イズが基板に伝わり、基板電位が上昇し、基板にPNダイ
オードを含む構成として形成されているメモリセル内の
電位がダイオードのターンオン電圧（約0.6V）をこえる
と、たとえば0Vが書き込まれているセルの情報が破壊さ
れる。しかるに、本発明では、“0"の論理値に対応する
メモリセル内の電位は基板電位よりも0.3V以上高いた
め、0.6Vと0.3Vの和約0.9〜1V以上のノイズが基板に集
るまでデータの破壊は生じないという効果も発揮され
る。
以上の実施例では、トランジスタM1をＮ型にし、センス
アンプ等を構成するトランジスタの最大ソースドレイン
間電圧を下げ、その信頼性を増大させているわけである
が、もし、デバイス的な信頼性に余裕がある場合、引き
上げトランジスタM1は従来通りＰ型でもよく、この場合
は、高速なセンス系を形成することが可能となる。
アンプ等を構成するトランジスタの最大ソースドレイン
間電圧を下げ、その信頼性を増大させているわけである
が、もし、デバイス的な信頼性に余裕がある場合、引き
上げトランジスタM1は従来通りＰ型でもよく、この場合
は、高速なセンス系を形成することが可能となる。
また、本実施例ではセンスアンプにはCMOS型フリップフ
ロップを用いているが、マイナス（接地）電源側への引
きぬきトランジスタをＮ型ではなくＰ型にすることによ
り、NMOSのみで構成した他のセンスアンプ方式等でも同
様の効果を得ることができる。またメモリセル内スイッ
チングトランジスタがＰ型で構成されている場合、上述
の説明において、Ｎ型とＰ型を入れかえ、電源とグラン
ドを入れかえても本発明を実現することが可能となる。
ロップを用いているが、マイナス（接地）電源側への引
きぬきトランジスタをＮ型ではなくＰ型にすることによ
り、NMOSのみで構成した他のセンスアンプ方式等でも同
様の効果を得ることができる。またメモリセル内スイッ
チングトランジスタがＰ型で構成されている場合、上述
の説明において、Ｎ型とＰ型を入れかえ、電源とグラン
ドを入れかえても本発明を実現することが可能となる。
発明の効果 以上のように本発明によれば、ビット線からワード線へ
の容量結合によってメモリセルのデータが破壊されると
いう問題を解決することができる。
の容量結合によってメモリセルのデータが破壊されると
いう問題を解決することができる。
さらに、“0"の論理値に対応するメモリセル内の電位
は、基板電位よりも高いために、周辺回路が発生する基
板ノイズによる影響を受けにくいという効果も発揮され
る。さらに、本発明によれば、内部電圧発生回路を必要
としないために、DRAMのシステムを容易に構成できると
いう効果もあり、信頼性の高い大規模な半導体記憶装置
の実現に大きく寄与するものである。
は、基板電位よりも高いために、周辺回路が発生する基
板ノイズによる影響を受けにくいという効果も発揮され
る。さらに、本発明によれば、内部電圧発生回路を必要
としないために、DRAMのシステムを容易に構成できると
いう効果もあり、信頼性の高い大規模な半導体記憶装置
の実現に大きく寄与するものである。
第１図は本発明の一実施例のセンスアンプ付近の要部回
路構成図、第２図は本実施例における動作波形図、第３
図ａはワード線浮き上り検討用回路図、同ｂは同SPICE
用回路図、同ｃはワード線の概略図、第４図はワード線
浮き上り電圧特性を示す図、第５図はDRAMの要部回路構
成図、第６図はセル部断面図、第７図は従来の回路にお
ける動作波形図、第８図ａはメモリセル等価回路図、同
ｂはMOSトランジスタスイッチ特性を示す図である。 M1,M5,M6……Ｎ型MOSトランジスタ、M2,M3,M4……Ｐ型M
OSトランジスタ、１〜４……ノード、5,6……電源、
１′〜Ｎ……センスアンプ。
路構成図、第２図は本実施例における動作波形図、第３
図ａはワード線浮き上り検討用回路図、同ｂは同SPICE
用回路図、同ｃはワード線の概略図、第４図はワード線
浮き上り電圧特性を示す図、第５図はDRAMの要部回路構
成図、第６図はセル部断面図、第７図は従来の回路にお
ける動作波形図、第８図ａはメモリセル等価回路図、同
ｂはMOSトランジスタスイッチ特性を示す図である。 M1,M5,M6……Ｎ型MOSトランジスタ、M2,M3,M4……Ｐ型M
OSトランジスタ、１〜４……ノード、5,6……電源、
１′〜Ｎ……センスアンプ。
Claims (4)
- 【請求項１】“0"の論理値に対応する記憶電位と“1"の
論理値に対応する記憶電位の２つの電位をとりうるメモ
リセルを有し、前記“0"の論理値に対応する記憶電位を
予め定められた非選択ワード線電位に浮き上がり電位を
加えた電位以上高く設定したことを特徴とする半導体記
憶装置。 - 【請求項２】非選択ワード線の浮き上がり電位を約0.2V
とすることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。 - 【請求項３】“0"の論理値に対応する記憶電位と“1"の
論理値に対応する記憶電位の２つの電位をとりうるメモ
リセルと、第１のビット線が接続された第１のノード、
第２のビット線が接続された第２のノード、第３のノー
ドと第１の電源線間にソース及びドレインが接続された
第１の導伝性を有する第１のMOSトランジスタ、前記第
３のノードと前記第１のノード間にソース及びドレイン
が接続され前記第２のノードにゲートが接続された第２
の導伝性を有する第２のMOSトランジスタ、前記第３の
ノードと前記第２のノード間にソース及びドレインが接
続され、前記第１のノードにゲートが接続された第２の
導伝性を有する第３のMOSトランジスタ、第４のノード
と第２の電源線間にソース及びドレインが接続された第
２の導伝性を有する第４のMOSトランジスタ、前記第４
のノードと前記第１のノード間にソース及びドレインが
接続され、前記第２のノードにゲートが接続された第１
の導伝性を有する第５のMOSトランジスタ、前記第４の
ノードと前記第２のノード間にソース及びドレインが接
続され、前記第１のノードにゲートが接続された第１の
導伝性を有する第６のMOSトランジスタからなるセンス
系回路を有し、前記第６のMOSトランジスタのスレシュ
ホールド電位を用いて、前記“0"の論理値に対応する記
憶電位を予め定められた非選択ワード線電位に浮き上が
り電位を加えた電位以上高く設定したことを特徴とする
半導体記憶装置。 - 【請求項４】第１のMOSトランジスタの導電性を第２の
導伝性としたことを特徴とする特許請求の範囲第３項記
載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005239A JPH07111830B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体記憶装置 |
| US07/463,077 US5128896A (en) | 1989-01-12 | 1990-01-10 | Semiconductor memory drive |
| KR1019900000313A KR940007726B1 (ko) | 1989-01-12 | 1990-01-12 | 다이나믹 랜덤억세스 메모리장치 |
| US07/787,859 US5151878A (en) | 1989-01-12 | 1991-11-05 | Semiconductor memory device |
| US08/312,589 USRE35430E (en) | 1989-01-12 | 1994-09-27 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005239A JPH07111830B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185793A JPH02185793A (ja) | 1990-07-20 |
| JPH07111830B2 true JPH07111830B2 (ja) | 1995-11-29 |
Family
ID=11605648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005239A Expired - Lifetime JPH07111830B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5128896A (ja) |
| JP (1) | JPH07111830B2 (ja) |
| KR (1) | KR940007726B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5398206A (en) * | 1990-03-02 | 1995-03-14 | Hitachi, Ltd. | Semiconductor memory device with data error compensation |
| JP3373534B2 (ja) * | 1991-07-02 | 2003-02-04 | 株式会社東芝 | 半導体記憶装置 |
| JPH0536277A (ja) * | 1991-07-30 | 1993-02-12 | Fujitsu Ltd | 半導体メモリ装置 |
| US5301160A (en) * | 1992-02-24 | 1994-04-05 | Texas Instruments Incorporated | Computer including an integrated circuit having a low power selection control arrangement |
| KR950011643B1 (ko) * | 1992-04-17 | 1995-10-07 | 현대전자산업주식회사 | 반도체장치 및 그 제조방법 |
| JPH05342872A (ja) * | 1992-06-05 | 1993-12-24 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
| US5546036A (en) * | 1992-08-27 | 1996-08-13 | Siemens Aktiengesellschaft | Circuit array for amplifying and holding data with different supply |
| US6016390A (en) * | 1998-01-29 | 2000-01-18 | Artisan Components, Inc. | Method and apparatus for eliminating bitline voltage offsets in memory devices |
| EP1039470A3 (en) | 1999-03-25 | 2000-11-29 | SANYO ELECTRIC Co., Ltd. | Semiconductor memory device |
| JP2001006373A (ja) * | 1999-06-23 | 2001-01-12 | Hitachi Ltd | 伝送回路とこれを用いた半導体集積回路及び半導体メモリ |
| US7145819B2 (en) * | 2001-06-11 | 2006-12-05 | Analog Devices, Inc. | Method and apparatus for integrated circuit with DRAM |
| US6781892B2 (en) * | 2001-12-26 | 2004-08-24 | Intel Corporation | Active leakage control in single-ended full-swing caches |
| US7206218B1 (en) * | 2005-01-31 | 2007-04-17 | Kabushiki Kaisha Toshiba | Stable memory cell with improved operation speed |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113131A (en) * | 1975-09-08 | 1977-09-22 | Toko Inc | Sensing amplifier for one transistor |
| JPS5694574A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Complementary mos sense circuit |
| US4816706A (en) * | 1987-09-10 | 1989-03-28 | International Business Machines Corporation | Sense amplifier with improved bitline precharging for dynamic random access memory |
-
1989
- 1989-01-12 JP JP1005239A patent/JPH07111830B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-10 US US07/463,077 patent/US5128896A/en not_active Expired - Lifetime
- 1990-01-12 KR KR1019900000313A patent/KR940007726B1/ko not_active IP Right Cessation
-
1991
- 1991-11-05 US US07/787,859 patent/US5151878A/en not_active Ceased
-
1994
- 1994-09-27 US US08/312,589 patent/USRE35430E/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02185793A (ja) | 1990-07-20 |
| US5151878A (en) | 1992-09-29 |
| KR940007726B1 (ko) | 1994-08-24 |
| US5128896A (en) | 1992-07-07 |
| KR900012274A (ko) | 1990-08-03 |
| USRE35430E (en) | 1997-01-21 |
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