JPH0697439A - 高耐圧半導体素子 - Google Patents
高耐圧半導体素子Info
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- JPH0697439A JPH0697439A JP24184692A JP24184692A JPH0697439A JP H0697439 A JPH0697439 A JP H0697439A JP 24184692 A JP24184692 A JP 24184692A JP 24184692 A JP24184692 A JP 24184692A JP H0697439 A JPH0697439 A JP H0697439A
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Abstract
(57)【要約】
【目的】本発明は、製造工程上の制限が少なく素子特性
が優れたＳＩＰＯＳ膜を用いた横型高耐圧半導体素子を
提供すること。 【構成】半導体基板１の表面に設けられたドレイン領域
５に電圧を印加するためのドレイン電極７と、ドレイン
領域５の周りに設けられたリサーフ領域２と、リサーフ
領域２の周りに設けられたベース領域３，ソース領域４
と、ソース領域４に電圧を印加するためのソース電極６
と、ドレイン領域５とソース領域４と間の絶縁膜８上に
設けられると共に、ドレイン領域５とソース領域４との
間の所定の部分だけがドレイン電極６に接続されたＳＩ
ＰＯＳ膜１１とを備えている。
が優れたＳＩＰＯＳ膜を用いた横型高耐圧半導体素子を
提供すること。 【構成】半導体基板１の表面に設けられたドレイン領域
５に電圧を印加するためのドレイン電極７と、ドレイン
領域５の周りに設けられたリサーフ領域２と、リサーフ
領域２の周りに設けられたベース領域３，ソース領域４
と、ソース領域４に電圧を印加するためのソース電極６
と、ドレイン領域５とソース領域４と間の絶縁膜８上に
設けられると共に、ドレイン領域５とソース領域４との
間の所定の部分だけがドレイン電極６に接続されたＳＩ
ＰＯＳ膜１１とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は横型高耐圧半導体素子に
係わり、特にＳＩＰＯＳ（semi-insulatingpolycrystal
line silicon ）膜を有する横型高耐圧半導体素子の改
良に関する。
係わり、特にＳＩＰＯＳ（semi-insulatingpolycrystal
line silicon ）膜を有する横型高耐圧半導体素子の改
良に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。
【０００３】複数個の高耐圧素子を集積化するには、こ
れらの素子間を電気的に分離する必要があり、一般に
は、アノード電極とカソード電極とを半導体基板の同一
の表面に形成し、高耐圧素子を横型にすることにより集
積化を実現している。
れらの素子間を電気的に分離する必要があり、一般に
は、アノード電極とカソード電極とを半導体基板の同一
の表面に形成し、高耐圧素子を横型にすることにより集
積化を実現している。
【０００４】このような高耐圧素子では、アノード電極
とカソード電極との間の基板表面に高電圧差が生じるた
め、所定の耐圧が得られるように、アノード電極とカソ
ード電極との間隔を設計する必要がある。
とカソード電極との間の基板表面に高電圧差が生じるた
め、所定の耐圧が得られるように、アノード電極とカソ
ード電極との間隔を設計する必要がある。
【０００５】一般に、アノード電極とカソード電極との
間隔を広くすれば、耐圧は大きくなるが、アノード電極
とカソード電極との間は、電流が流れる通路なので、オ
ン電圧などの素子特性を向上するには、アノード電極と
カソード電極との間隔を狭くするほうが望ましい。図６
は、アノード電極とカソード電極との間隔を小さくでき
る従来の高耐圧ＭＯＳＦＥＴの素子断面図である。
間隔を広くすれば、耐圧は大きくなるが、アノード電極
とカソード電極との間は、電流が流れる通路なので、オ
ン電圧などの素子特性を向上するには、アノード電極と
カソード電極との間隔を狭くするほうが望ましい。図６
は、アノード電極とカソード電極との間隔を小さくでき
る従来の高耐圧ＭＯＳＦＥＴの素子断面図である。
【０００６】図中、８１はＰ- 型の半導体基板８１であ
り、その表面にはＮ- 型のリサーフ領域８２が形成さ
れ、このリサーフ領域８２の表面にはＮ+ 型のドレイン
領域８５が形成されている。また、半導体基板８１の表
面には、リサーフ領域８２を囲むようにベース領域８３
及びソース領域８４が形成されている。
り、その表面にはＮ- 型のリサーフ領域８２が形成さ
れ、このリサーフ領域８２の表面にはＮ+ 型のドレイン
領域８５が形成されている。また、半導体基板８１の表
面には、リサーフ領域８２を囲むようにベース領域８３
及びソース領域８４が形成されている。
【０００７】ソース領域８４，ドレイン領域８５上に
は、それぞれソース電極（カソード電極）８６，ドレイ
ン電極（アノード電極）８７が設けられ、これらドレイ
ン電極８７とソース電極８６との間の半導体基板８１の
表面上には、ゲート絶縁膜の役割を果たす絶縁膜８８が
設けられている。また、ソース領域８４からリサーフ領
域８２にかけての絶縁膜８８上には、リング状のポリシ
リコンゲート電極８９が設けられ、そして、ドレイン領
域８５からリサーフ領域８２にかけての絶縁膜８８上に
は、ドレイン電極８７に接続するリング状のポリシリコ
ン膜９０が設けられている。このポリシリコン膜９０
は、リング状になっておりポリシリコンゲート電極の内
側に形成さている。
は、それぞれソース電極（カソード電極）８６，ドレイ
ン電極（アノード電極）８７が設けられ、これらドレイ
ン電極８７とソース電極８６との間の半導体基板８１の
表面上には、ゲート絶縁膜の役割を果たす絶縁膜８８が
設けられている。また、ソース領域８４からリサーフ領
域８２にかけての絶縁膜８８上には、リング状のポリシ
リコンゲート電極８９が設けられ、そして、ドレイン領
域８５からリサーフ領域８２にかけての絶縁膜８８上に
は、ドレイン電極８７に接続するリング状のポリシリコ
ン膜９０が設けられている。このポリシリコン膜９０
は、リング状になっておりポリシリコンゲート電極の内
側に形成さている。
【０００８】ポリシリコンゲート電極８９とポリシリコ
ン膜９０との間のリング状の領域の絶縁膜８８上には、
リング状のＳＩＰＯＳ膜９１が設けられている。このＳ
ＩＰＯＳ膜９１とポリシリコンゲート電極８９及びＳＩ
ＰＯＳ膜９１とポリシリコン膜９０とは、それぞれリン
グ状の重なり部分を有し、この重なり部分の全てでポリ
シリコンゲート電極８９とポリシリコン膜９０とに電気
的に接続している。
ン膜９０との間のリング状の領域の絶縁膜８８上には、
リング状のＳＩＰＯＳ膜９１が設けられている。このＳ
ＩＰＯＳ膜９１とポリシリコンゲート電極８９及びＳＩ
ＰＯＳ膜９１とポリシリコン膜９０とは、それぞれリン
グ状の重なり部分を有し、この重なり部分の全てでポリ
シリコンゲート電極８９とポリシリコン膜９０とに電気
的に接続している。
【０００９】このように構成された高耐圧ＭＯＳＦＥＴ
では、ソース電極８６の印加電圧とドレイン電極８７の
印加電圧との差が大きくても、これら印加電圧が印加さ
れたＳＩＰＯＳ膜９１によって、ソース領域８４とドレ
イン領域８５との間の基板表面のポテンシャル分布が均
一化される。このため、ソース電極８６とドレイン電極
８７との間隔が、ＳＩＰＯＳ膜９１を設けない場合より
も短くても、高耐圧を実現できる。
では、ソース電極８６の印加電圧とドレイン電極８７の
印加電圧との差が大きくても、これら印加電圧が印加さ
れたＳＩＰＯＳ膜９１によって、ソース領域８４とドレ
イン領域８５との間の基板表面のポテンシャル分布が均
一化される。このため、ソース電極８６とドレイン電極
８７との間隔が、ＳＩＰＯＳ膜９１を設けない場合より
も短くても、高耐圧を実現できる。
【００１０】しかしながら、この種の高耐圧ＭＯＳＦＥ
Ｔでは、ポリシリコンゲート電極８９とＳＩＰＯＳ膜９
１及びポリシリコン膜８９とＳＩＰＯＳ膜９１とを電気
的に接続する必要があり、ＳＩＰＯＳ膜９１を設けない
場合に比べて、製造工程上の制限が多くなるという問題
がある。
Ｔでは、ポリシリコンゲート電極８９とＳＩＰＯＳ膜９
１及びポリシリコン膜８９とＳＩＰＯＳ膜９１とを電気
的に接続する必要があり、ＳＩＰＯＳ膜９１を設けない
場合に比べて、製造工程上の制限が多くなるという問題
がある。
【００１１】
【発明が解決しようとする課題】上述の如く、従来のＳ
ＩＰＯＳ膜を用いた高耐圧ＭＯＳＦＥＴでは、ポリシリ
コンゲート電極とＳＩＰＯＳ膜及びポリシリコン膜とＳ
ＩＰＯＳ膜とを電気的に接続する必要があり、ＳＩＰＯ
Ｓ膜を設けない場合に比べて、製造工程上の制限が多く
なるという問題があった。
ＩＰＯＳ膜を用いた高耐圧ＭＯＳＦＥＴでは、ポリシリ
コンゲート電極とＳＩＰＯＳ膜及びポリシリコン膜とＳ
ＩＰＯＳ膜とを電気的に接続する必要があり、ＳＩＰＯ
Ｓ膜を設けない場合に比べて、製造工程上の制限が多く
なるという問題があった。
【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＳＩＰＯＳ膜を用いて
も製造工程上の制限が少なく、素子特性が優れた横型高
耐圧半導体素子を提供することにある。
ので、その目的とするところは、ＳＩＰＯＳ膜を用いて
も製造工程上の制限が少なく、素子特性が優れた横型高
耐圧半導体素子を提供することにある。
【００１３】
【課題を解決するための手段】本発明の骨子は、ＳＩＰ
ＯＳ膜とポリシリコンゲート電極及びＳＩＰＯＳ膜とポ
リシリコン膜とを部分的に電気的に接続したことにあ
る。
ＯＳ膜とポリシリコンゲート電極及びＳＩＰＯＳ膜とポ
リシリコン膜とを部分的に電気的に接続したことにあ
る。
【００１４】即ち、上記の目的を達成するために、本発
明の横型高耐圧半導体素子は、半導体基板の表面に設け
られた第１の半導体層と、この第１の半導体層に電圧を
印加するための第１の主電極と、この第１の半導体層の
側面の周りに設けられた第２の半導体層と、この第２の
半導体層の側面の周りに設けられた第３の半導体層と、
この第３の半導体層に電圧を印加するための第２の主電
極と、前記第２の半導体層上に設けられると共に、前記
第１の半導体層と前記第３の半導体層との間の所定の部
分だけが前記第１の主電極及び前記第２の主電極と電気
的に接続される半絶縁性膜とを備えたことを特徴とす
る。
明の横型高耐圧半導体素子は、半導体基板の表面に設け
られた第１の半導体層と、この第１の半導体層に電圧を
印加するための第１の主電極と、この第１の半導体層の
側面の周りに設けられた第２の半導体層と、この第２の
半導体層の側面の周りに設けられた第３の半導体層と、
この第３の半導体層に電圧を印加するための第２の主電
極と、前記第２の半導体層上に設けられると共に、前記
第１の半導体層と前記第３の半導体層との間の所定の部
分だけが前記第１の主電極及び前記第２の主電極と電気
的に接続される半絶縁性膜とを備えたことを特徴とす
る。
【００１５】なお、前記半絶縁性膜は、前記第１又は第
２の半導体層の周りの前記半導体基板上に設けられたポ
リシリコン膜を介して前記第１又は第２の主電極と電気
的に接続され、前記半絶縁性膜と前記ポリシリコン膜と
の接続部分の前記ポリシリコン膜の幅が、他の部分の前
記ポリシリコン膜の幅より広いことが望ましい。
２の半導体層の周りの前記半導体基板上に設けられたポ
リシリコン膜を介して前記第１又は第２の主電極と電気
的に接続され、前記半絶縁性膜と前記ポリシリコン膜と
の接続部分の前記ポリシリコン膜の幅が、他の部分の前
記ポリシリコン膜の幅より広いことが望ましい。
【００１６】
【作用】本発明では、第１の半導体層と第３の半導体層
との間の所定の部分だけの半絶縁性膜が、前記第１又は
第２の主電極と電気的に接続することになる。
との間の所定の部分だけの半絶縁性膜が、前記第１又は
第２の主電極と電気的に接続することになる。
【００１７】したがって、従来のリング状の半絶縁性膜
を用いた場合に比べて、半絶縁性膜と第１又は第２の主
電極との接続部分が少なくなり、製造工程上の制約が緩
和される。
を用いた場合に比べて、半絶縁性膜と第１又は第２の主
電極との接続部分が少なくなり、製造工程上の制約が緩
和される。
【００１８】また、本発明者等の研究によれば、前記第
１又は第２の半導体層の周りの半導体基板上にリング状
の導電性膜を形成し、この導電性膜を介して前記半絶縁
性膜と前記第１又は第２の主電極とを電気的に接続する
場合に、前記導電性膜の幅が狭いほど、素子耐圧が向上
することが分かった。
１又は第２の半導体層の周りの半導体基板上にリング状
の導電性膜を形成し、この導電性膜を介して前記半絶縁
性膜と前記第１又は第２の主電極とを電気的に接続する
場合に、前記導電性膜の幅が狭いほど、素子耐圧が向上
することが分かった。
【００１９】本発明では、前記半絶縁性膜と前記第１又
は第２の主電極とを部分的に電気的に接続しているの
で、そこの部分では良好なコンタクトを取るために前記
導電性膜の幅が広くなるが、他の部分では従来のように
前記半絶縁性膜と前記第１又は第２の主電極とを電気的
に接続していないので、前記半絶縁性膜と接合部分する
部分の前記導電性膜が不要になり、前記導電性膜の幅を
小さくでき、素子耐圧を向上できる。
は第２の主電極とを部分的に電気的に接続しているの
で、そこの部分では良好なコンタクトを取るために前記
導電性膜の幅が広くなるが、他の部分では従来のように
前記半絶縁性膜と前記第１又は第２の主電極とを電気的
に接続していないので、前記半絶縁性膜と接合部分する
部分の前記導電性膜が不要になり、前記導電性膜の幅を
小さくでき、素子耐圧を向上できる。
【００２０】
【実施例】以下、図面を参照しながら実施例を説明す
る。
る。
【００２１】図１は、本発明の一実施例に係る横型高耐
圧ＭＯＳＦＥＴの平面図であり、図２（ａ），図２
（ｂ）は、それぞれ図１の横型高耐圧ＭＯＳＦＥＴのＡ
−Ａ´断面図，Ｂ−Ｂ´断面図である。
圧ＭＯＳＦＥＴの平面図であり、図２（ａ），図２
（ｂ）は、それぞれ図１の横型高耐圧ＭＯＳＦＥＴのＡ
−Ａ´断面図，Ｂ−Ｂ´断面図である。
【００２２】Ｐ- 型の半導体基板１の表面にはＮ- 型の
リサーフ領域２（第２の半導体層）が形成され、このリ
サーフ領域２の表面にはＮ+ 型のドレイン領域５（第１
の半導体層）が形成されている。また、半導体基板１の
表面には、リサーフ領域８２を囲むようにベース領域３
及びソース領域４（第３の半導体層）が形成されてい
る。ソース領域４，ドレイン領域５上には、それぞれソ
ース電極６（第２の主電極），ドレイン電極７（第１の
主電極）が設けられ、これらドレイン電極７とソース電
極６との間の半導体基板１の表面上には絶縁膜８が設け
られている。
リサーフ領域２（第２の半導体層）が形成され、このリ
サーフ領域２の表面にはＮ+ 型のドレイン領域５（第１
の半導体層）が形成されている。また、半導体基板１の
表面には、リサーフ領域８２を囲むようにベース領域３
及びソース領域４（第３の半導体層）が形成されてい
る。ソース領域４，ドレイン領域５上には、それぞれソ
ース電極６（第２の主電極），ドレイン電極７（第１の
主電極）が設けられ、これらドレイン電極７とソース電
極６との間の半導体基板１の表面上には絶縁膜８が設け
られている。
【００２３】ソース領域４からリサーフ領域２にかけて
の絶縁膜８上にはリング状のポリシリコンゲート電極９
が設けられている。このポリシリコンゲート電極９の幅
は、図１に示すように、コーナー部（Ｂ−Ｂ´断面部
分）で広くなっており、主電流の経路部（Ａ−Ａ´断面
部分）で狭くなっている。また、コーナー部にドレイン
電極７を引き出すために、図２（ｂ）に示すように、コ
ーナー部のドレイン電極７の下部には絶縁膜１２が設け
られている。
の絶縁膜８上にはリング状のポリシリコンゲート電極９
が設けられている。このポリシリコンゲート電極９の幅
は、図１に示すように、コーナー部（Ｂ−Ｂ´断面部
分）で広くなっており、主電流の経路部（Ａ−Ａ´断面
部分）で狭くなっている。また、コーナー部にドレイン
電極７を引き出すために、図２（ｂ）に示すように、コ
ーナー部のドレイン電極７の下部には絶縁膜１２が設け
られている。
【００２４】ドレイン領域５の周りの絶縁膜８上には、
ポリシリコン膜１０が設けられ、このポリシリコン膜１
０の幅は、図２に示すように、コーナー部でＬ4 で、主
電流の経路部でＬ3 であり、ポリシリコンゲート電極９
と同様に、コーナー部で広く、主電流の経路部で狭くな
っている（Ｌ3 ＜Ｌ4 ）。コーナー部でのポリシリコン
膜１０の幅が広いのは、後述するＳＩＰＯＳ膜１１（半
絶縁性膜）と良好なコンタクトを取るためである。
ポリシリコン膜１０が設けられ、このポリシリコン膜１
０の幅は、図２に示すように、コーナー部でＬ4 で、主
電流の経路部でＬ3 であり、ポリシリコンゲート電極９
と同様に、コーナー部で広く、主電流の経路部で狭くな
っている（Ｌ3 ＜Ｌ4 ）。コーナー部でのポリシリコン
膜１０の幅が広いのは、後述するＳＩＰＯＳ膜１１（半
絶縁性膜）と良好なコンタクトを取るためである。
【００２５】なお、このようにポリシリコン膜１０の幅
を選ぶと、図２に示すように、コーナー部のドリフト長
Ｌ2 は、主電流の経路部のドリフト長Ｌ1 より長くなる
が、コーナー部が全体に占める割合は小さいので、長い
ドリフト長Ｌ2 による素子特性の影響はない。
を選ぶと、図２に示すように、コーナー部のドリフト長
Ｌ2 は、主電流の経路部のドリフト長Ｌ1 より長くなる
が、コーナー部が全体に占める割合は小さいので、長い
ドリフト長Ｌ2 による素子特性の影響はない。
【００２６】ＳＩＰＯＳ膜１１は、従来と異なり、コー
ナー部の絶縁膜８上のみに設けられてある。換言すれ
ば、リサーフ領域２とオーバーラップするドレイン電極
７の下部のみにＳＩＰＯＳ膜１１を設けている。このＳ
ＩＰＯＳ膜１１は、ポリシリコンゲート電極９と直接電
気的に接続し、また、ポリシリコン膜１０を介してドレ
イン電極７に電気的に接続している。なお、リサーフ領
域２とオーバーラップするドレイン電極７の下部に加え
て、その周辺部にもＳＩＰＯＳ膜１１を設けても良い。
ナー部の絶縁膜８上のみに設けられてある。換言すれ
ば、リサーフ領域２とオーバーラップするドレイン電極
７の下部のみにＳＩＰＯＳ膜１１を設けている。このＳ
ＩＰＯＳ膜１１は、ポリシリコンゲート電極９と直接電
気的に接続し、また、ポリシリコン膜１０を介してドレ
イン電極７に電気的に接続している。なお、リサーフ領
域２とオーバーラップするドレイン電極７の下部に加え
て、その周辺部にもＳＩＰＯＳ膜１１を設けても良い。
【００２７】このように構成された横型高耐圧ＭＯＳＦ
ＥＴによれば、主電流の経路部にはＳＩＰＯＳ膜１１が
無いので、ＳＩＰＯＳ膜１１と接続する部分のポリシリ
コン膜１０が不要なり、主電流の経路部のポリシリコン
膜１０の幅を狭くすることができる。また、本発明者等
の研究によって、ポリシリコン膜１０の幅と素子耐圧と
の間には次のよう関係があることが分かった。
ＥＴによれば、主電流の経路部にはＳＩＰＯＳ膜１１が
無いので、ＳＩＰＯＳ膜１１と接続する部分のポリシリ
コン膜１０が不要なり、主電流の経路部のポリシリコン
膜１０の幅を狭くすることができる。また、本発明者等
の研究によって、ポリシリコン膜１０の幅と素子耐圧と
の間には次のよう関係があることが分かった。
【００２８】図３は、本発明者等が調べた一定のドリフ
ト長におけるポリシリコン膜の幅と素子耐圧との関係を
示す特性図である。この図からポリシリコン膜の幅が狭
いほど、素子耐圧が高くなることが分かる。また、ＳＩ
ＰＯＳ膜は、リサーフ領域とオーバーラップしているド
レイン電極の下部のみに形成すれば、他の部分に無くて
も、素子耐圧にはほとんど関係ないことも分かった。
ト長におけるポリシリコン膜の幅と素子耐圧との関係を
示す特性図である。この図からポリシリコン膜の幅が狭
いほど、素子耐圧が高くなることが分かる。また、ＳＩ
ＰＯＳ膜は、リサーフ領域とオーバーラップしているド
レイン電極の下部のみに形成すれば、他の部分に無くて
も、素子耐圧にはほとんど関係ないことも分かった。
【００２９】したがって、本実施例によれば、リング状
のＳＩＰＯＳ膜を用いた従来の横型高耐圧ＭＯＳＦＥＴ
に比べて、主電流の経路部のポリシリコン膜１０の幅Ｌ
3 をより狭くできるので、素子耐圧の向上が図れる。ま
た、本実施例によれば、主電流の経路部のドリフト長Ｌ
1 も短くなっているので、オン電圧等の素子特性も改善
できる。また、従来のリング状のＳＩＰＯＳ膜を用いた
場合に比べて、ＳＩＰＯＳ膜１１とポリシリコン膜１０
との接続部分が少ないので、製造工程上の制約が低減す
る。なお、本実施例では、コーナー部にもソース領域４
を形成した場合について説明したが、その部分にソース
領域４を形成しなくても同様な効果が得られる。
のＳＩＰＯＳ膜を用いた従来の横型高耐圧ＭＯＳＦＥＴ
に比べて、主電流の経路部のポリシリコン膜１０の幅Ｌ
3 をより狭くできるので、素子耐圧の向上が図れる。ま
た、本実施例によれば、主電流の経路部のドリフト長Ｌ
1 も短くなっているので、オン電圧等の素子特性も改善
できる。また、従来のリング状のＳＩＰＯＳ膜を用いた
場合に比べて、ＳＩＰＯＳ膜１１とポリシリコン膜１０
との接続部分が少ないので、製造工程上の制約が低減す
る。なお、本実施例では、コーナー部にもソース領域４
を形成した場合について説明したが、その部分にソース
領域４を形成しなくても同様な効果が得られる。
【００３０】図４は、本発明の他の実施例に係る横型高
耐圧ＩＧＢＴの平面図であり、図５（ａ），図５（ｂ）
は、それぞれ図４の横型高耐圧ＩＧＢＴのＣ−Ｃ´断面
図，Ｄ−Ｄ´断面図である。なお、図１，図２の高耐圧
ＭＯＳＦＥＴと対応する部分には図１，図２と同一符号
を付してあり、詳細な説明は省略する。
耐圧ＩＧＢＴの平面図であり、図５（ａ），図５（ｂ）
は、それぞれ図４の横型高耐圧ＩＧＢＴのＣ−Ｃ´断面
図，Ｄ−Ｄ´断面図である。なお、図１，図２の高耐圧
ＭＯＳＦＥＴと対応する部分には図１，図２と同一符号
を付してあり、詳細な説明は省略する。
【００３１】本実施例の高耐圧ＩＧＢＴが先の実施例の
高耐圧ＭＯＳＦＥＴと異なる点は、Ｎ+ 型の代わりにＰ
+ 型のドレイン領域５ａを用いると共に、Ｎ型バッファ
層１７を設けたことにある。
高耐圧ＭＯＳＦＥＴと異なる点は、Ｎ+ 型の代わりにＰ
+ 型のドレイン領域５ａを用いると共に、Ｎ型バッファ
層１７を設けたことにある。
【００３２】このように構成された高耐圧ＩＧＢＴで
も、主電流の経路部にはＳＩＰＯＳ膜１１が無いので、
その部分のポリシリコン膜１０の幅を狭くでき、先の実
施例と同様な効果が得られる。また、本実施例の高耐圧
ＩＧＢＴは、他の素子と誘電体分離された構造になって
いる。
も、主電流の経路部にはＳＩＰＯＳ膜１１が無いので、
その部分のポリシリコン膜１０の幅を狭くでき、先の実
施例と同様な効果が得られる。また、本実施例の高耐圧
ＩＧＢＴは、他の素子と誘電体分離された構造になって
いる。
【００３３】即ち、活性層ウェハ１３に分離用溝を形成
し、その内部の側壁を酸化膜１４で被覆すると共に、そ
の内部をポリシリコン膜１５で充填して横方向の誘電体
分離を行なっている。一方、縦方向の誘電体分離は、半
導体基板１の表面に酸化膜１６を形成して行なってい
る。このような活性層ウェハ１３と半導体基板１との分
離構造は、シリコン直接接合法や、ＳＩＭＯＸ法を用い
て作成できる。なお、本実施例では、Ｎ型バッファ層１
７を設けたが、これがなくても同様な効果が得られる。
し、その内部の側壁を酸化膜１４で被覆すると共に、そ
の内部をポリシリコン膜１５で充填して横方向の誘電体
分離を行なっている。一方、縦方向の誘電体分離は、半
導体基板１の表面に酸化膜１６を形成して行なってい
る。このような活性層ウェハ１３と半導体基板１との分
離構造は、シリコン直接接合法や、ＳＩＭＯＸ法を用い
て作成できる。なお、本実施例では、Ｎ型バッファ層１
７を設けたが、これがなくても同様な効果が得られる。
【００３４】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、リサーフ領
域２とオーバーラップしているドレイン電極７の下部
（及びその周辺部）のみにＳＩＰＯＳ膜１１を形成した
が、要はその部分だけでＳＩＰＯＳ膜１１とドレイン電
極７とを電気的に接続すれば良い。
るものではない。例えば、上記実施例では、リサーフ領
域２とオーバーラップしているドレイン電極７の下部
（及びその周辺部）のみにＳＩＰＯＳ膜１１を形成した
が、要はその部分だけでＳＩＰＯＳ膜１１とドレイン電
極７とを電気的に接続すれば良い。
【００３５】即ち、コーナー部以外の領域にＳＩＰＯＳ
膜１１が設けられていても、その部分でＳＩＰＯＳ膜１
１とドレイン電極７とが電気的に接続されていなければ
同様な効果が得られる。このため、全面にＳＩＰＯＳ膜
１１を形成した後、コンタクトやパッドとなる部分だけ
を除去すれだけでも良く、コーナー部だけにＳＩＰＯＳ
膜１１を残すＰＥＰ工程を省略することができる。
膜１１が設けられていても、その部分でＳＩＰＯＳ膜１
１とドレイン電極７とが電気的に接続されていなければ
同様な効果が得られる。このため、全面にＳＩＰＯＳ膜
１１を形成した後、コンタクトやパッドとなる部分だけ
を除去すれだけでも良く、コーナー部だけにＳＩＰＯＳ
膜１１を残すＰＥＰ工程を省略することができる。
【００３６】また、上記実施例では、横型高耐圧半導体
素子として、ＭＯＳＦＥＴ，ＩＧＢＴの場合について説
明したが、本発明は、他の横型高耐圧半導体素子、例え
ば、バイポーラトランジスタや、サイリスタや、ＧＴ
Ｏ，ダイオード等にも適用できる。また、ＳＩＰＯＳ膜
以外の半絶縁性膜を用いても良い。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施できる。
素子として、ＭＯＳＦＥＴ，ＩＧＢＴの場合について説
明したが、本発明は、他の横型高耐圧半導体素子、例え
ば、バイポーラトランジスタや、サイリスタや、ＧＴ
Ｏ，ダイオード等にも適用できる。また、ＳＩＰＯＳ膜
以外の半絶縁性膜を用いても良い。その他、本発明の要
旨を逸脱しない範囲で、種々変形して実施できる。
【００３７】
【発明の効果】以上詳述したように本発明によれば、第
１の半導体層と第３の半導体層との間の所定の部分だけ
の半絶縁性膜を第１の主電極と電気的に接続することに
より、製造工程上の制約を少なくでき、また、素子耐
圧，オン電圧等の素子特性も向上する。
１の半導体層と第３の半導体層との間の所定の部分だけ
の半絶縁性膜を第１の主電極と電気的に接続することに
より、製造工程上の制約を少なくでき、また、素子耐
圧，オン電圧等の素子特性も向上する。
【図１】本発明の一実施例に係る横型高耐圧ＭＯＳＦＥ
Ｔの平面図。
Ｔの平面図。
【図２】図１の横型高耐圧ＭＯＳＦＥＴの断面図。
【図３】ポリシリコン膜の幅と素子耐圧との関係を示す
特性図。
特性図。
【図４】本発明の他の実施例に係る横型高耐圧ＩＧＢＴ
の平面図。
の平面図。
【図５】図４の横型高耐圧ＩＧＢＴの断面図。
【図６】従来の横型高耐圧ＭＯＳＦＥＴの断面図。
１…半導体基板 ２…リサーフ領域（第２の半導体層） ３…ベース領域 ４…ソース領域（第３の半導体層） ５…ドレイン領域（第１の半導体層） ６…ソース電極（第２の主電極） ７…ドレイン電極（第１の主電極） ８…絶縁膜 ９…ポリシリコンゲート電極 １０…ポリシリコン膜 １１…ＳＩＰＯＳ膜（半絶縁性膜） １２…絶縁膜 １３…活性層ウェハ １４…酸化膜 １５…ポリシリコン膜 １６…酸化膜 １７…バッファ層
Claims (2)
- 【請求項１】半導体基板の表面に設けられた第１の半導
体層と、 この第１の半導体層に電圧を印加するための第１の主電
極と、 この第１の半導体層の側面の周りに設けられた第２の半
導体層と、 この第２の半導体層の側面の周りに設けられた第３の半
導体層と、 この第３の半導体層に電圧を印加するための第２の主電
極と、 前記第２の半導体層上に設けられると共に、前記第１の
半導体層と前記第３の半導体層との間の所定の部分だけ
が前記第１の主電極及び前記第２の主電極と電気的に接
続される半絶縁性膜とを具備してなることを特徴とする
高耐圧半導体素子。 - 【請求項２】前記半絶縁性膜は、前記第１の半導体層の
周りの前記半導体基板上に設けられたポリシリコン膜を
介して前記第１の主電極と電気的に接続されると共に、
前記半絶縁性膜と前記ポリシリコン膜とが接続する部分
の前記ポリシリコン膜の幅が、他の部分の前記ポリシリ
コン膜の幅より広いことを特徴とする請求項１に記載の
高耐圧半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24184692A JPH0697439A (ja) | 1992-09-10 | 1992-09-10 | 高耐圧半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24184692A JPH0697439A (ja) | 1992-09-10 | 1992-09-10 | 高耐圧半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697439A true JPH0697439A (ja) | 1994-04-08 |
Family
ID=17080380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24184692A Pending JPH0697439A (ja) | 1992-09-10 | 1992-09-10 | 高耐圧半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697439A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289742B1 (ko) * | 1997-09-09 | 2001-05-15 | 김덕중 | 반절연폴리실리콘막을이용한전력반도체장치 |
| JP2005159352A (ja) * | 2003-11-21 | 2005-06-16 | Infineon Technologies Ag | Ｌｄｍｏｓトランジスタ装置、集積回路およびその製造方法 |
| JP2005311211A (ja) * | 2004-04-26 | 2005-11-04 | Fuji Electric Device Technology Co Ltd | 横形半導体装置 |
| DE102006056139B4 (de) * | 2006-05-31 | 2009-04-09 | Mitsubishi Electric Corp. | Halbleitervorrichtung mit einem verbesserten Aufbau für eine hohe Spannungsfestigkeit |
-
1992
- 1992-09-10 JP JP24184692A patent/JPH0697439A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289742B1 (ko) * | 1997-09-09 | 2001-05-15 | 김덕중 | 반절연폴리실리콘막을이용한전력반도체장치 |
| JP2005159352A (ja) * | 2003-11-21 | 2005-06-16 | Infineon Technologies Ag | Ｌｄｍｏｓトランジスタ装置、集積回路およびその製造方法 |
| JP2005311211A (ja) * | 2004-04-26 | 2005-11-04 | Fuji Electric Device Technology Co Ltd | 横形半導体装置 |
| DE102006056139B4 (de) * | 2006-05-31 | 2009-04-09 | Mitsubishi Electric Corp. | Halbleitervorrichtung mit einem verbesserten Aufbau für eine hohe Spannungsfestigkeit |
| US7772669B2 (en) | 2006-05-31 | 2010-08-10 | Mitsubishi Electric Corporation | Semiconductor device having an improved structure for high withstand voltage |
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