JPH0690010A

JPH0690010A - 両方向サージサプレッサ回路

Info

Publication number: JPH0690010A
Application number: JP4176027A
Authority: JP
Inventors: Walter T Matzen; ウォルター・ティ・マッツェン; Ronald R Foster; ロナルド・アール・フォスター
Original assignee: Honeywell Inc
Current assignee: Honeywell Inc
Priority date: 1991-06-11
Filing date: 1992-06-11
Publication date: 1994-03-29
Anticipated expiration: 2017-12-16
Also published as: EP0518605A2; JP3357394B2; DE69210475D1; EP0518605A3; EP0518605B1; US5130760A; DE69210475T2

Abstract

(57)【要約】（修正有）【目的】信頼性が高く、均一な降伏電圧を有し、亀裂
ができにくい両方向サージサプレッサ回路を提供するこ
と。【構成】半導体デバイスは、その面の一方にエピタキ
シャヤル層８６が蒸着された基板から構成される。エピ
タキシャヤル層の上面にＰ型材料の第１の領域１０１と
第２の領域１０２を拡散させ、その第１及び第２の領域
の周囲にはＰ⁺ 型材料から成るガードリング１０４，１
０６を拡散させる。ガードリングには大量のドーパント
が添加されており、ガードリングは相対的に浅いＰ型材
料の接合部よりはるかに深くまで延在している。Ｎ⁺ 導
電型材料から成るチャネルストッパ１０８をエピタキシ
ャヤル層の上面に拡散させて、第１及び第２の領域と、
それらに関連するガードリングの周囲と、さらには第１
の領域と第２の領域との間にチャネルストッパ、すなわ
ち、シンカーを形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、サージサプレ
ッサ回路に関し、特に、電流漏れをできる限り少なく
し、縁部の亀裂発生を少なくし、熱を効率良く消散さ
せ、適性環境で安定した確実な動作を実行させ且つ均一
な一貫した降伏電圧を維持するように構成されるデュア
ルツェナーダイオード構成を提供する半導体デバイスに
関する。電圧降伏モードで連続して動作するように設計
され且つ指定されているダイオードを通常はツェナーダ
イオードと呼ぶが、その用語が必ずしも正しくないこと
を理解すべきである。シリコンの中で電気的降伏を起こ
させるメカニズムには、アバランシェ型の降伏と、ツェ
ナー型の降伏の２つがある。それらの降伏は異なる電界
強度値で起こる。ツェナー降伏は、通常、５〜６ボルト
未満で起こるが、アバランシェ降伏は５〜６ボルトを越
えたところで起こる。この定義に従えば、本発明の接合
ダイオードはアバランシェメカニズムの下に動作すると
説明するのがより適正であろう。しかしながら、以下の
本発明の説明においては、一般に共通する用語に従って
それらのダイオードを一貫してツェナーダイオードと呼
ぶ。

【０００２】

【従来の技術】従来の技術では、集積回路においてサー
ジ抑制を実行するために２つのツェナーダイオードを逆
極性関係で利用することは良く知られている。また、こ
の種のデュアルツェナー構造を固体デバイスとして構成
することも当業者には良く知られている。ところが、公
知のデュアルツェナーパッケージ構成は動作中にいくつ
かの欠点を示す。それらの欠点については以下に図４、
図５及び図６に関連してさらに詳細に説明する。

【０００３】好ましい実施例の説明を通して、同じ図中
符号は同様の構成要素を指示する。本発明の特徴を図示
するに際しては、明瞭にするため、図の中で素子の正確
な比例関係をそのまま表わすのではなく、いくつかの非
常に小さな素子についてはその大きさを誇張して示して
ある。好ましい実施例の説明を通して、本発明の導電領
域を実現するために使用する特定のドーパントを特定し
て説明しないが、Ｐ型ドーパントとしてホウ素を使用で
き、また、Ｎ型ドーパントとしてはリン、ヒ素及びアン
チモンを使用できることを理解すべきである。同様に、
半導体材料はシリコン、ゲルマニウム、もしくはガリウ
ムヒ素などの何らかの化合物半導体材料であれば良い。
本発明の好ましい実施例においては、それらのドーパン
トのいずれかを適宜使用できることを理解すべきであ
る。

【０００４】図１は、両方向サージサプレッサ回路を使
用することができる典型的な適用用途を示す。図１のデ
ュアルツェナーダイオード構成１６は、回路の素子を損
傷するおそれのある過渡電圧から集積回路などのデバイ
ス１０を保護するために使用される。箇所１２及び１４
で電子素子が電圧源に接続するような用途では、デュア
ルツェナーダイオード構成１６を図示するように電源の
両端に接続することができる。抵抗器１８を使用するこ
とにより、電流サージのピークの大きさは減少する。

【０００５】図２は、集積回路などのデバイス１０が接
続点１２及び１４で電圧源に接続している場合、さら
に、集積回路などのデバイス１０が電圧の逆電圧に耐え
られない場合に両方向サージサプレッサを使用できる別
の構成を示す。逆電圧に対してはダイオード２４は順方
向であり、サージ電圧を分路する。ツェナーダイオード
は図２に示すように配置でき、一方のツェナーダイオー
ド２２は接続点１２とデバイス１０との間に直列に接続
し、他方のツェナーダイオード２４は、図示する通り、
電圧源の両端に接続している。この構成では、２つのツ
ェナーダイオードの間の接続点２０で、両方向サージサ
プレッサをデバイス１０に接続することができる。本発
明は、図１及び図２に図中符号１０により指示されてい
るような別のデバイスとサージを抑制するような関連性
をもって容易に接続できる独立した半導体デバイスを意
図している。本発明の構成を図１に示すように電圧源と
抵抗器との間に単に接続するか、もしくは図２に示すよ
うに電圧源と、抵抗器と、デバイス１０との間のリード
線と関連して接続することにより、集積回路に組込まれ
ている電子素子を破壊するか又は著しく劣化させるおそ
れのある電圧サージからデバイス１０を保護できる。

【０００６】図３は、本発明が提供する回路とほぼ同等
である回路の概略図である。２つの接続点３１及び３２
は、２つのツェナーダイオード３４及び３６を図３に示
すように逆極性の関係で接続するために設けられてい
る。以下にさらに詳細に説明するが、抵抗器３８及び４
０は本発明の半導体基板により与えられる内部抵抗を表
わす。それらの抵抗は、降伏が発生している間に温度の
上昇によってアバランシェ電圧の増加が起こることも表
わしている。熱電圧は同等の回路図においても抵抗器と
して表わされている。それらの様々な現象は図３に抵抗
器３８及び４０により表わされている。本発明の好まし
い実施例では、接続点４２は図２に示す種類の構成を可
能にするために利用できる。言いかえれば、図３の接続
点４２は図２の接続点２０を形成する働きをする。

【０００７】両方向サージ抑制回路として機能するよう
に関連するデュアルツェナーダイオードは、当該技術で
は良く知られている。さらに、これらの種類の回路を半
導体パッケージとして経済的に製造できることがわかっ
ている。ところが、この種の両方向サージ抑制回路を公
知の方法や設計に従って製造すると、デバイスの中にい
くつかの不利な属性が存在しているために、デバイスの
有効性は限定されてしまう。

【０００８】図４、図５及び図６は、当業者が一般に利
用している方法に従って構成される固体両方向サージ抑
制回路の製造中の一連の製造工程を示す。図４に示すよ
うに、Ｎ導電型材料の基板４０の上にはＰ導電型材料か
ら成る層４２がある。Ｐ型材料の上面４４には、２つの
導電パッド４６及び４８が配置されている。それらのパ
ッドは通常は金属製であり、図４に示すデバイスと外部
回路との間に適切な電気接続点を形成することを目的と
して上面４４に付着される。図４に示すように、デバイ
スの反対側の面に別の導電パッド５０が付着している。
デバイスのいくつかの領域を選択的に除去すると、図５
に示す構成が得られる。図５では、それらのエッチング
領域を図中符号５８，６０及び６２により示してある。
図からわかるように、Ｐ導電型材料から成る２つの別個
の領域５２及び５４は、当初、基板４０の上面４４に拡
散されていたＰ型材料４２のその他の部分をエッチング
で除去することによって形成される。それら２つの領域
は物理的に互いに離間しており、電気的には導電パッド
４６及び４８と、Ｎ導電型の均一にドーパントを添加さ
れた材料から成る基板４０との間に位置している。

【０００９】図６は、半導体材料の露出部分を周囲の大
気にさらされることにより引起こされるおそれのある影
響から保護するためのガラスパッシベーション層を付着
させた後の図５の素子を示す。図６では、ガラスパッシ
ベーションの領域を図中符号６６，６８及び７０により
示してある。図６に示す構造は、両方向サージサプレッ
サ回路として動作するデュアルツェナーダイオード構成
を形成する。しかしながら、この種のデバイスを製造す
るために図４、図５及び図６に関連して以上説明した方
法を使用した場合、いくつかの問題が起こる。たとえ
ば、接合部は有効には酸化物パッシベートされない。そ
の上、ガラスパッシベーションによる表面は、元来、不
安定であり、切断作業の結果、また、続く処理の間にそ
のような表面は亀裂を生じやすい。

【００１０】

【発明が解決しようとする課題】本発明は上記した亀裂
などが生じることのないサージサプレッサ回路を提供す
ることである。

【００１１】

【課題を解決するための手段】本発明は、逆極性の構成
のデュアルツェナーダイオードが半導体基板の適切なド
ーピングにより形成されるような半導体構造を提供す
る。さらに、本発明は、逆電流漏れを減少させる手段
と、亀裂の発生による構造の損傷を最小限に抑える手段
と、半導体ダイがきわめて小さいにもかかわらず熱を有
効に消散させる手段と、有害な環境で安定し且つ確実な
動作を実行するためにツェナーダイオードにおいて一貫
した降伏電圧を均一に維持する手段とを提供する。

【００１２】本発明の好ましい実施例の説明を通して、
構成材料の導電型を説明し、Ｐ型材料又はＮ型材料であ
るとして表わす。そのような導電型の特定の表示は本発
明の最も好ましい一実施例に関連するものであって、本
発明をそれらの型の材料のみに限定しないことを明確に
理解すべきである。そうではなく、本発明の範囲内で材
料の型を逆にしても良いことがわかるはずである。

【００１３】本発明の好ましい一実施例では、面の一方
にＮ導電型材料から成るエピタキシャル層が蒸着されて
いるＮ⁺ 導電型材料から形成される半導体基板を含む両
方向サージサプレッサ回路を提供する。エピタキシャル
層には、Ｐ導電型材料から成る第１の領域と第２の領域
が設けられて、２つのツェナーダイオードの陽極端子と
して機能する。それら２つの領域のそれぞれに、Ｐ⁺ 導
電型材料から成るガードリングが設けられている。それ
らのガードリングは、それぞれ、Ｐ型材料から成る関連
する領域の周囲に位置しており、各ガードリングは関連
する領域と重なり合い且つ一致する関係で配置されてい
る。その上に、第１の領域及び第２の領域と、それらに
関連するガードリングの双方の周囲に、Ｎ⁺ 導電型材料
から成るチャネルストッパが配置されている。さらに、
Ｎ⁺ 導電型材料から成るチャネルストッパはＰ導電型材
料から成る第１の領域と第２の領域との間にも位置して
いる。

【００１４】本発明の最も好ましい実施例においては、
エピタキシャル面にあるＰ型材料の２つの領域は非対称
である。この非対称は、本発明の特定の用途では順方向
と逆方向の電気的サージ条件が異なるために生じる。従
って、エピタキシャル面の２つのＰ型領域はそれぞれの
特定の条件に合わせた特定の大きさを有するので、大き
さの差は半導体の全体の大きさを縮小することになる。
その上に、熱をより有効に消散させるために、半導体デ
バイスの基板は通常必要であると考えられるよりはるか
に厚く形成される。この厚さはデバイスの熱容量を増加
させ、デバイスはそのような厚さをもたないときより多
くのエネルギーをもつ電力サージに耐えることができ
る。好ましい実施例の図面と関連させた説明を読むこと
により、本発明はより十分に理解されるであろう。

【００１５】

【実施例】図７は、本発明の好ましい一実施例に従って
製造した半導体デバイスの斜視図である。図７を説明す
る中で、図８、図９及び図１０の拡大断面図に示す要素
にも言及することがある。特に図７及び図８に関してい
えば、本発明の構造は、電圧サージ抑制保護を要求する
デバイスと電気的連通関係でデバイス７６を接続させる
ことができる２つの金属接続パッド７２及び７４を含
む。Ｎ⁺ 導電型材料から成る半導体基板８０には、その
上面８２に蒸着されたＮ導電型材料から成るエピタキシ
ャル層８６が設けられている。これは、通常、半導体基
板８０に単結晶シリコンを蒸着することにより行われ
る。本発明の特に好ましい実施例では、エピタキシャル
層８６は２８ボルトの降伏レベルに対して要求されるよ
うな異なる抵抗率（たとえば、約０．１８０ＨＭＣ
Ｍ）を有する。直列抵抗をできる限り低くするために、
基板８０はそれより低い抵抗率を有する。基板８０の抵
抗率は約０．００２〜０．０５０ＨＭＣＭである。エ
ピタキシャル層８６は第１の面８７と、第２の面８８と
を有する。図７及び図８からわかる通り、第２の面８８
は基板８０の第１の面８２と共面関係で位置している。
図中符号９０及び９２により表わされる酸化物層はエピ
タキシャル層８６の上に、エピタキシャル層の第１の面
８７と共面関係で位置している。一般に、この酸化物層
は高温で表面に蒸気を通すことにより形成される。ま
た、図からわかるように、酸化物被覆膜９０及び９２は
２つの導電性パッド７２及び７４を除いてデバイスの上
部の大半を被覆している。本発明の好ましい一実施例で
は、導電性パッドはクロムなどの接着層と、パラジウム
などの障壁層と、金とから構成される多層素子である。
本発明の範囲内ではいくつかの異なる材料の組合わせが
可能であるが、はんだ付け性を向上させることを目的と
して、金属層構造を選択した。非常に浅く拡散させるた
めに、接触抵抗を低くすると共に拡散領域を経た接点金
属の合金を阻止するように、特殊なメタライズ方法を採
用することが要求される。たとえば、オーム接触を可能
にするために使用される層（たとえば、ケイ化プラチ
ナ）と、その後に続く金属接着層と、金属障壁層と、は
んだ付け可能であっても良い導電性とから成るプロセス
を使用することができる。

【００１６】基板８０の第２の面８４と関連して第３の
導電パッド９４が配置されている。尚、導電パッド７
２，７４及び９４は通常は金属製であり、本発明の好ま
しい一実施例においては金から製造されていることを理
解しておくべきである。導電パッドによって、デバイス
７６をサージ抑制特性を要求する他の回路と電気的通信
関係で接続することができる。図３と図７とを比較する
と、導電パッド７２は接続点３１として、導電パッド７
４は接続点３２として機能でき、導電パッド９４は接続
点４２として機能できることがわかるはずである。ツェ
ナーダイオード３４及び３６と、抵抗器３８及び４０の
配置については以下に説明する。

【００１７】図９は、導電パッド７２をほぼ二等分する
平面に沿った図７の断面図である。エピタキシャヤル層
８６は第１の面８７と、第２の面８８とを含む。第２の
面８８は半導体基板８０の第１の面８２と共面関係で位
置している。同じように先に説明した通り、エピタキシ
ャヤル層８６の第１の面８７の上には酸化物被覆膜９０
及び９２が配置されている。図９の断面図では、エピタ
キシャヤル層８６の第１の面８７にＰ導電型材料から成
る第１の領域１０１が位置するように示してある。この
第１の領域１０１は、ホウ素などのＰ型ドーパントの気
体蒸着又はイオン注入により形成される。蒸着後、高温
でドーパントをエピタキシャヤル層８６の中へ拡散させ
る。図１０の断面図に示すように、エピタキシャヤル層
８６にはＰ導電型材料から成る第２の領域１０２も拡散
している。第１の領域１０１と第２の領域１０２は電気
的にも、物理的にも互いに離間している。図９に示すよ
うに、エピタキシャヤル層８６の第１の領域１０１には
Ｐ⁺ 導電型材料から成るガードリング１０４が拡散して
いる。本発明の好ましい一実施例では、第１の領域及び
第２の領域の形成に先立ってガードリングを形成する。
図示する通り、ガードリング１０４は第１の領域１０１
と重なり合い且つ一致する関係で位置している。同様
に、図１０に示すように、第２の領域１０２の周面には
第２の領域と重なり合い且つ一致する関係でＰ⁺ 導電型
材料から成るガードリング１０６が設けられている。酸
化物被覆膜を形成し、ガードリングを形成した後、拡散
中には、ガードリングのドーパントは酸化物の下方で横
方向に拡散してゆく。ガードリング１０４及び１０６
は、本発明の好ましい実施例に従って構成されるサージ
サプレッサの動作を改善するという重要な機能を果た
す。ガードリングが設けられていないと、第１の領域と
第２の領域の角部は、通常、それらの領域の中心部より
低い電圧で破壊されてしまうであろう。これは、主に、
図１０の第１の領域１０１と第２の領域１０２を形成し
ているような浅い拡散部分にある接合湾曲角部によるも
のである。接合湾曲は角部で電界強度を大きくし、従っ
て、浅い拡散部分の平坦な面で破壊が起こる前に角部で
破壊が起こる確率を高める。それよるはるかに深いガー
ドリング１０４及び１０６を設けることにより、図９及
び図１０に示すように、第１の拡散領域と第２の拡散領
域のそれらの縁部はガードリングの拡散領域の中に封入
されることになり、縁部の湾曲のために低い電圧で破壊
を起こすという自然の傾向は軽減される。表面と酸化物
の縁部に向かってドーパントの添加量は多くなってゆく
ので、ガードリングは徐々に段階的な構造になってい
る。接合があるガードリングの最も深い領域は、より少
ない量のドーパントを添加されている。ガードリングの
それらのドーパント添加量の少ない、より深い領域は、
ガードリングのドーパント添加量の多い領域や、拡散し
た第１及び第２の領域と比べて、はるかに高い降伏電圧
を有することになる。従って、ガードリングが存在して
いなければ浅い拡散部分にあるそれらの鋭い角部の影響
によって起こると思われる有害な効果を及ぼすことな
く、第１の領域及び第２の領域の降伏電圧をより正確に
且つ一貫して維持できる。さらに、ガードリング拡散部
分及び基底拡散部分の角部は、表面の平面で、フリンジ
磁界の影響を増大させるような縁部の鋭い角を排除する
ための半径を与えられている。

【００１８】図９及び図１０には、エピタキシャヤル層
８６の中に拡散するＮ⁺ 導電型材料から成るチャネルス
トッパ１０８も示されている。一般に、チャネルストッ
パ１０８は高温でのドーパントの蒸着又は可能であれば
イオン注入と、その後に続く炉内部におけるドーパント
を基板中へ拡散させるための高温打込み期間とにより形
成される。チャネルストッパ１０８と、第１の領域１０
１及び第２の領域１０２との幾何学的関係は図１１の平
面図からさらに明らかにわかるが、それについては以下
にさらに詳細に説明する。チャネルストッパ１０８は、
図示する通り、第１の領域１０１と第２の領域１０２の
双方を完全に包囲すると共に、第１の領域と第２の領域
との間にも延出している。チャネルストッパ１０８は、
負イオンが酸化物被覆膜の上面又は酸化物被覆膜の内部
に蓄積することにより起こるおそれのある表面における
Ｎ型シリコンの反転を阻止する。このプロセスはＮ型シ
リコンをＰ型材料に変化させるという有害な影響を及ぼ
すことがある。このＰ型反転層は第１の領域１０１及び
／又は第２の領域１０２になり、チップの縁部又は領域
１０１と領域１０２との間へ電流を導通させてしまうで
あろう。チャネルストッパ１０８には大量のドーパント
が導入されているために、反転しない。従って、チャネ
ルストッパは、これがないと表面上に形成される導通経
路を遮断する。あるいは、チャネルストッパ１０８は図
に示すような相対的に細い条片の形態をとるのではな
く、図に示す位置からチップの縁部まで延出していても
良いであろう。チャネルストッパ１０８の内側縁部から
ガードリング１０４の外側縁部までの距離を、所要の降
伏電圧を維持するのに十分な最短距離に維持すべきであ
る。

【００１９】第１の領域１０１及び第２の領域１０２の
上には、本発明の構造と、図１及び図２のデバイス１０
のような電気回路との接続を容易にするための金属パッ
ド７２及び７４が設けられている。本発明の好ましい一
実施例では、パッド７２及び７４の上面は酸化物被覆膜
９０の上面とほぼ同じ高さであり、本発明の特定の一実
施例においては、酸化物被覆膜９０よりごくわずかに高
くなっている。図９及び図１０をさらに参照すると、酸
化物被覆膜９０の面１１６と導電パッドの面１１８との
間にわずかな隙間１１４があっても良いことがわかるは
ずである。このごく狭い隙間はきわめてわずかであり、
本発明の機能とは直接に関連していない。切断された縁
部から酸化物を通って亀裂が広がるのを防ぐために、亀
裂ストッパ１３２が設けられている。領域１３０はデバ
イスの製造中に亀裂ストッパ１３２の形成を容易にす
る。これらの特徴は、一般に有益なものではあるが、本
発明に直接には関連していない。

【００２０】図３と、図７，図９及び図１０とを比較す
ると、導電パッド７２及び７４は接続点３１及び３２を
形成する働きをすることがわかるはずである。さらに、
Ｐ型材料から成る第１の領域１０１及び第２の領域１０
２はエピタキシャヤル層８６のＮ型材料と関連して作用
して、図３のダイオード３４及び３６を構成する。その
上に、エピタキシャヤル層８６と、程度は少ないが相対
的に厚い半導体基板８０とは、先に説明したようにアバ
ランシェ温度係数にも関連する図３の抵抗器３８及び４
０により表される抵抗を与える。図７，図８，図９及び
図１０の図が本発明の好ましい一実施例における素子の
相対比例サイズを正確には表していないことは明らかに
わかるはずである。一般に、非常に小さな寸法をより明
瞭に図示できるように、それらの図では縦の寸法を誇張
して示している。以下に、本発明の好ましい一実施例に
おける実際の寸法をさらに詳細に説明する。

【００２１】導電パッド７２から導電パッド７４へ電流
が導通するとき、従来の電流は図９及び図１０に矢印１
２２，１２４及び１２６によって表すようにデバイスを
通って流れる。導電パッド７２が導電パッド７４より高
く、ツェナーダイオード構成の電圧降伏を発生させるの
に十分な正電位にあると仮定すると、電流は導電パッド
７２から、第１の領域１０１及びエピタキシャヤル層８
６により形成される順方向バイアス接合部を通って基板
８０へ流れる。抵抗が最も少ない経路は、矢印１２２に
より指示する通り、電流を導電パッド９４に向かって導
く。導電パッド９４は通常は金属製であり、本発明の好
ましい一実施例においては金又は金とケイ素の合金から
形成されているために導電率が高いので、電流は、矢印
１２４により指示するように、導電パッド９４を通って
流れ続ける。その後、電流は、図１０に矢印１２６によ
り指示する通り、基板８０とエピタキシャヤル層８６を
通って上方へ進んでゆく。エピタキシャヤル層を通過し
た後、電流は第２の領域１０２の逆バイアス接合部を流
れ続ける。さらに、電流は導電パッド７４へ流れ続け
る。以上の説明から、導電パッド７２及び７４はサージ
抑制を必要とする回路の接続点と電気的通信関係で接続
するように構成されていることを理解すべきである。ま
た、導電パッド９４は図３に図中符号４２により指示し
てある機能を果たすことがわかるはずである。抵抗率の
低い基板のもう１つの利点は、基板８０から酸化物被覆
膜９０に向かって不十分なオーム接触が起こった場合に
は横方向の導通を発生させることができるという点であ
る。

【００２２】図８，図９，図１０及び図１１には、図中
符号Ａ〜Ｈにより様々な寸法を表している。以下に、本
発明の特定の好ましい一実施例について、実際の寸法を
挙げる。しかしながら、それらの寸法は本発明の範囲を
限定せず、また、適用用途が変われば異なる寸法を使用
することが必要になるという点を明確に理解すべきであ
る。寸法Ａは、約０．０２５インチである基板８０の厚
さを表す。寸法Ｂは、約０．００１５インチであるエピ
タキシャヤル層８６の厚さを表す。寸法Ｃは酸化物被覆
膜９２の厚さを表し、通常は寸法Ｇより小さい。酸化物
被覆膜をその厚さを表す特定の図中符号によって説明し
たが、デバイスの様々に異なる部分では様々な酸化物被
覆膜の厚さも変わりうるということを明確に理解すべき
である。また、本発明の構造の特定の場所における特定
の寸法がその動作に重要なものではないということもわ
かるはずである。第３の導電パッド９４は約１．２０マ
イクロメートルの厚さであり、それは寸法Ｄにより表さ
れている。第１の領域１０１及び第２の領域１０２に関
する拡張の深さは図中符号Ｅにより表されており、それ
は約１．０マイクロメートルである。図中符号Ｆにより
表されている第１の導電パッド７２と第２の導電パッド
７４の厚さは約１．２０マイクロメートルである。図中
符号Ｇは酸化物被覆膜９０の厚さを表し、本発明の好ま
しい実施例ではそれは１．０マイクロメートルである。

【００２３】図１１には、さらに３つの寸法Ｉ，Ｊ及び
Ｋが示されている。本発明の好ましい一実施例では、寸
法Ｉは約０．０３３インチであり、寸法Ｋは約０．０５
０インチである。すなわち、デバイスは非対称形であ
る。２つの導電パッドに共通する寸法Ｊは、本発明の好
ましい一実施例においては約０．０４２インチである。

【００２４】図１１は、図７のデバイスの平面図を示
す。第１の領域１０１及び第２の領域１０２と、第１の
ガードリング１０４及び第２のガードリング１０６と、
チャネルストッパ１０８とを含む本発明のドーパント添
加領域を露出させるために、酸化物被覆膜９０及び９２
の一部を除いてある。デバイスをさらに良く図示するた
めに、第１の導電パッド７２と第２の導電パッド７４の
一部も取除いてある。デバイスの上部の素子を取除いて
ある図１１の部分１４２を見ればわかるように、第１の
ガードリング１０４と第２のガードリング１０６はそれ
ぞれ対応する領域の周囲に、それらの領域と重なり合い
且つ一致する関係で位置している。先に説明した通り、
それらのガードリングは大量のドーパントが添加されて
いるＰ⁺ 導電型材料から成り、第１の領域と第２の領域
の相対的に浅い拡散部分より深くまでエピタキシャヤル
層８６の中へ延出している。それらのガードリングは、
相対的に浅い拡散領域の周囲に段階的接合部を設けると
いう重要な目的を果たす。それらの段階的接合部は、深
いため、第１の領域と第２の領域のその他の浅い部分よ
りはるかに高い降伏電圧を有する。ガードリング１０４
及び１０６は第１の領域及び第２の領域の縁部と接合
し、角は丸いので、Ｐ拡散材料から成る第１の領域と第
２の領域の縁部の接合湾曲によって通常は起こると考え
られる破壊の問題はなくなる。従って、第１の領域と第
２の領域のＰ型材料の底部全体にわたって相対的に均一
な降伏電圧が存在する。

【００２５】さらに図１１を参照すると、Ｎ⁺ 導電型材
料から成るチャネルストッパ１０８は第１の領域及び第
２の領域と、それらに関連するガードリングの双方の周
囲を完全に取囲むように延在している。チャネルストッ
パ１０８は溝部１３７のすぐ下方に延出していることが
わかるはずである。さらに、チャネルストッパ１０８の
一部は２つの領域とそのガードリングとの間に延出して
いる。このことは、チップの上部の素子を示す部分１４
０と、それらの上部素子の下方に位置する素子を示す部
分１４２と比較することによってわかる。従って、ガー
ドリングはそれぞれ対応する領域の周囲に欠けるところ
のないリングを形成し、さらに、チャネルストッパ１０
８はその境界の内側に２つの領域を完全に封入する。チ
ャネルストッパ１０８は、内側に第１の領域１０１と第
２の領域１０２が位置する２つの完全なリング、すなわ
ち、囲いを限定するように形成されている。チャネルス
トッパ１０８は、漏れ電流がエピタキシャヤル層８６の
上面８７を越えて通り過ぎるのを阻止するという重要な
機能を果たす。酸化物被覆膜９０の上に静電荷が存在し
ているので、漏れ電流がエピタキシャヤル層の表面の共
面領域に流れるように誘導されることがありうるだろ
う。ところが、第１の領域及び第２の領域と、第１のガ
ードリング及び第２のガードリングとから成るアセンブ
リ全体の周囲にＮ⁺ 導電型材料から成るチャネルストッ
パ１０８が配置されているため、静電荷は漏れ電流にチ
ャネルストッパ１０８を迂回させるのに足りるほどの大
きさを得られないと思われる。

【００２６】図８，図９及び図１０の基板８０の厚さを
表す寸法Ａは、当業者に知られている両方向サージ抑制
回路で必要であると考えられる寸法より著しく大きい。
従来より知られているデバイスでは、通常、第１の領域
及び第２の領域と、それらに対応する導電パッドは大き
さと形状に関して互いに対称形に形成されている。とこ
ろが、２つの方向のサージ抑制能力に要求される条件は
常に同一であるとは限らない。たとえば、本発明の特定
の適用用途の１つでは、デバイスはピーク値８０ボルト
で、時定数が５０ミリ秒である指数関数をもって減衰す
る順方向のサージを抑制することができなければならな
い。この種のサージの間には、デバイスを流れるピーク
電流は１アンペアを越えることがある。

【００２７】本発明について関連して要求されるのは、
ピーク値３００ボルトで、時定数が１５ミリ秒である指
数関数をもって減衰する順、逆両方向の電圧サージを抑
制できることである。この種のサージの間には、デバイ
スを流れるピーク電流は５アンペアを越えることがあ
る。ところが、これら２つの条件の持続時間には大きな
違いがあるため、ピーク値８０ボルトで時定数が５０ミ
リ秒の順方向電圧サージの場合にはデバイスに流れ込む
エネルギーの量は著しく多くなってしまい、課される条
件ははるかに苛酷になることがわかる。基板８０をはる
かに厚くすれば、高エネルギーで時定数の長いサージか
ら生じるエネルギーを吸収するために要求されるデバイ
スの熱容量を、より狭く、より安価なチップによって得
ることができる。高エネルギーパルスに対するサージ能
力は接触面積の広さと、チップの総体積とによって決ま
る。順方向サージ抑制能力と、逆方向サージ抑制能力と
に課される要求は同一ではないので、デバイス全体の大
きさをできる限り縮小するために、第１の領域１０１と
第２の領域１０２の面積は等しくない。この非対称構造
によって、前述の高エネルギーサージに耐えるためには
不要である接触面積は最小限に抑えられるので、本発明
はその効率を最大限に発揮するのである。従って、サー
ジ抑制能力を低下させずに総面積を縮小することができ
る。

【００２８】要するに、本発明に含まれる構造の組合せ
は当業者に知られている他の両方向サージサプレッサ回
路と比べて数多くの利点を有する。たとえば、本発明の
ガードリングは拡散部分の縁部におけるＢＶＲ，すなわ
ち、降伏電圧逆転を減少させずにパッシベート接合部を
形成する。さらに、ガードリングは漏れを少なくすると
共に、デバイスの信頼性を向上させる。その上に、本発
明は、表面電流を実質的に排除するチャネルストッパを
提供する。また、デバイスの縁部とチャネルストッパの
内側縁部との間に広い空間が設けられているため、切断
での亀裂による中断が起こることはなく、酸化物被覆膜
には、亀裂が障壁を過ぎて広がるのを阻止するための破
断部分が設けられている。尚、図中符号１３７により示
す溝は、Ｐ型ガードリングと、Ｐ型拡散領域と、Ｎ型拡
散領域の上に成長した酸化物の間の成長条件に差異があ
るためにできる酸化物被覆膜の段差である。言いかえれ
ば、酸化物被覆膜の間の間隙をチャネルストッパ１０８
の拡散中に使用し、その後に続く酸化プロセスにより閉
鎖するということになる。その結果、酸化物被覆膜の上
面の高さは不均一になる。

【００２９】本発明のエピタキシャヤル能動領域は非常
に低いオーム抵抗で一様で再現可能なＢＶＲを発生させ
る。さらに、本発明の浅い接合部は少ないＢＶＲでもエ
ピタキシャヤル抵抗率を実現させることができる。ま
た、本発明では、相対的に厚い基板を使用するので体積
ははるかに大きくなるのであるが、電圧サージの間に電
流がデバイスを流れるとき、所定の表面積に対して熱容
量は増し且つ温度上昇は少なくなることになる。言いか
えれば、本発明で表面積の広さを縮小することにより、
デバイスの熱容量は少なくなるのである。本発明は、基
板の厚さを増すことにより、この熱容量の減少を補償す
る一方で、表面積の広さの縮小という利点を依然として
維持している。本発明の第１の領域と第２の領域は非対
称であるので、順方向サージと逆方向サージの条件が異
なる場合には、接合部の一方について面積を縮小するこ
とができる。それらのいくつかの設計上の特徴がもつ重
大な利点は組合わせることにより、本発明は、漏れ電流
を最小限に抑え、通常は浅い拡散部分に関連して現れる
問題を回避することによって予測可能な均一な降伏電圧
を実現し、亀裂の発生に関連する問題をできる限り少な
くし且つ熱容量を増加させる一方でデバイスの表面積を
できる限り縮小するような両方向電圧サージサプレッサ
回路を提供する。

【００３０】本発明を著しく特定性をもってかなり詳細
に説明すると共に、好ましい一実施例の特定の特徴を示
すために図示したが、それに代わる実施例も本発明の範
囲内に入ると考えるべきであると理解しなければならな
い。

【図面の簡単な説明】

【図１】デュアルツェナーダイオード回路の典型的な適
用用途を示す図。

【図２】デュアルツェナーダイオード回路の代替構成を
示す図。

【図３】本発明により提供される回路と同等の回路を示
す図。

【図４】当業者に知られている方法に従って製造される
デュアルツェナーダイオード半導体デバイスを製造する
ときの一連の工程を示す図。

【図５】当業者に知られている方法に従って製造される
デュアルツェナーダイオード半導体デバイスを製造する
ときの一連の工程を示す図。

【図６】当業者に知られている方法に従って製造される
デュアルツェナーダイオード半導体デバイスを製造する
ときの一連の工程を示す図。

【図７】本発明の構造を示す斜視図。

【図８】図７に示すデバイスの部分拡大図。

【図９】図７に示すデバイスの部分断面図。

【図１０】図７に示すデバイスの部分断面図。

【図１１】例示のために上部の素子の一部を除去した本
発明の構造の平面図。

【符号の説明】

７２，７４導電パッド７６デバイス８０半導体基板８６エピタキシャヤル層９０，９２酸化物被覆膜９４第３の導電パッド１０１第１の領域１０２第２の領域１０４，１０６ガードリング１０８チャネルストッパ１１４隙間１３７溝

Claims

【特許請求の範囲】

【請求項１】Ｎ⁺ 導電型材料から成る半導体基板と；
第１の面と、前記半導体基板の第１の面と共面関係で位
置している第２の面とを有し、Ｎ導電型材料から成るエ
ピタキシャル層と；Ｐ導電型材料から成る前記エピタキ
シャル層の第１の面の第１の領域と；前記第１の領域か
ら離間しており、Ｐ導電型材料から成る前記エピタキシ
ャル層の第１の面の第２の領域と；前記エピタキシャル
層の第１の面にあって、前記第１の領域の周囲に位置
し、前記第１の領域と重なり合い且つ一致する関係で配
置されているＰ⁺ 導電型材料から成る第１のガードリン
グと；前記エピタキシャル層の第１の面にあって、前記
第２の領域の周囲に位置し、前記第２の領域と重なり合
い且つ一致する関係で配置されているＰ⁺ 導電型材料か
ら成る第２のガードリングと；前記エピタキシャル層の
第１の面にあって、前記第１の領域の周囲と、前記第２
の領域の周囲に位置すると共に、前記第１の領域と前記
第２の領域との間に位置しているＮ⁺ 導電型材料から成
るチャネルストッパとを具備する両方向サージサプレッ
サデバイス。
【請求項２】所定の導電型の半導体基板と；前記半導
体基板の第１の面の上にある所定の導電型のエピタキシ
ャル層と；前記エピタキシャル層にある所定の導電型の
第１の領域と；前記エピタキシャル層にある所定の導電
型の第２の領域と；前記エピタキシャル層にあり、前記
第１の領域と重なり合う関係で位置している所定の導電
型の第１のガードリングと；前記エピタキシャル層にあ
り、前記第２の領域と重なり合う関係で位置している所
定の導電型の第２のガードリングと；前記エピタキシャ
ル層の面に位置しており、前記第１のガードリングの周
囲と、前記第２のガードリングの周囲とに配置されると
共に、前記第１のガードリングと前記第２のガードリン
グとの間に配置される所定の導電型のチャネルストッパ
と；前記エピタキシャル層の第１の面の上にあり、前記
第１の領域と電気的接続関係で接続する第１の導電性パ
ッドと；前記エピタキシャル層の第１の面の上にあり、
前記第２の領域と電気的接続関係で接続する第２の導電
性パッドと；前記半導体基板の第２の面と電気的接続関
係で接続する第３の導電性パッドと；前記エピタキシャ
ル層の上にあり、前記チャネルストッパを覆うと共に前
記第１の領域及び前記第２の領域の周囲に位置する絶縁
性被覆膜とを具備するサージサプレッサデバイス。