JPH0685258A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH0685258A JPH0685258A JP23570392A JP23570392A JPH0685258A JP H0685258 A JPH0685258 A JP H0685258A JP 23570392 A JP23570392 A JP 23570392A JP 23570392 A JP23570392 A JP 23570392A JP H0685258 A JPH0685258 A JP H0685258A
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Abstract
(57)【要約】
【目的】 島状部分の段差部でのポリシリコン膜とゲー
ト電極とがショートすることのない構造を有する薄膜ト
ランジスタを得る。 【構成】 絶縁基板１１上に島状に形成した非単結晶半
導体膜１２およびこの島状の非単結晶半導体膜上に形成
した第１の絶縁膜１３と、上記島状部分の周囲の段差を
覆って形成した第２の絶縁膜２１と、この第２の絶縁膜
で囲まれた上記第１の絶縁膜１３上に形成したゲート電
極１４とを有する構造とした。 【効果】 非単結晶半導体膜（ポリシリコン膜）とゲー
ト電極とが完全に絶縁され、非単結晶半導体膜とゲート
電極とのショートが阻止される。
ト電極とがショートすることのない構造を有する薄膜ト
ランジスタを得る。 【構成】 絶縁基板１１上に島状に形成した非単結晶半
導体膜１２およびこの島状の非単結晶半導体膜上に形成
した第１の絶縁膜１３と、上記島状部分の周囲の段差を
覆って形成した第２の絶縁膜２１と、この第２の絶縁膜
で囲まれた上記第１の絶縁膜１３上に形成したゲート電
極１４とを有する構造とした。 【効果】 非単結晶半導体膜（ポリシリコン膜）とゲー
ト電極とが完全に絶縁され、非単結晶半導体膜とゲート
電極とのショートが阻止される。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
係り、特にポリシリコン等の非単結晶半導体膜を用いた
薄膜トランジスタとその製造方法に関する。
係り、特にポリシリコン等の非単結晶半導体膜を用いた
薄膜トランジスタとその製造方法に関する。
【０００２】
【従来の技術】ガラスなどの絶縁性基板（以下、単に絶
縁基板という）上にポリシリコン（Ｐｏｌｙ−Ｓｉ）薄
膜トランジスタ（ＴＦＴ）を形成する技術としてアニー
ルによる結晶化技術がある。このアニールによる結晶化
技術を用いたポリシリコンＴＦＴの製造方法として、特
開平３−１０４２０９号公報、特開平３−２８９１４０
号公報に開示の方法が知られている。
縁基板という）上にポリシリコン（Ｐｏｌｙ−Ｓｉ）薄
膜トランジスタ（ＴＦＴ）を形成する技術としてアニー
ルによる結晶化技術がある。このアニールによる結晶化
技術を用いたポリシリコンＴＦＴの製造方法として、特
開平３−１０４２０９号公報、特開平３−２８９１４０
号公報に開示の方法が知られている。
【０００３】また、この技術に関しては、本出願人は以
下に説明するような製造方法を既に出願した。図７〜図
１１は上記本出願人の出願にかかる薄膜トランジスタの
製造方法を説明する工程図であって、１０は非晶質半導
体層、１１はガラス基板、１２は多結晶化した半導体膜
（Ｐｏｌｙ−Ｓｉ膜：ポリシリコン膜）、１３はゲート
絶縁膜、１４はゲート電極、１５は層間絶縁膜、１６は
ソース拡散層、１７はドレイン拡散層、１８はソース電
極、１９はドレイン電極、２０は保護膜であるパシベー
ション膜である。なお、ソース拡散層１６とドレイン拡
散層１７はポリシリコン膜をＰ+ ，Ｂ+ 等のイオンを注
入した不純物拡散層である。
下に説明するような製造方法を既に出願した。図７〜図
１１は上記本出願人の出願にかかる薄膜トランジスタの
製造方法を説明する工程図であって、１０は非晶質半導
体層、１１はガラス基板、１２は多結晶化した半導体膜
（Ｐｏｌｙ−Ｓｉ膜：ポリシリコン膜）、１３はゲート
絶縁膜、１４はゲート電極、１５は層間絶縁膜、１６は
ソース拡散層、１７はドレイン拡散層、１８はソース電
極、１９はドレイン電極、２０は保護膜であるパシベー
ション膜である。なお、ソース拡散層１６とドレイン拡
散層１７はポリシリコン膜をＰ+ ，Ｂ+ 等のイオンを注
入した不純物拡散層である。
【０００４】まず、図７（ａ）に示したように、ガラス
等の絶縁基板１１上に非晶質半導体膜１０としてアモル
ファスＳｉ（ａ−Ｓｉ）をプラズマＣＶＤ法で着膜す
る。これを赤外線ランプヒータまたはレーザ光線でアニ
ールし（同図ではレーザ光線Ｌを照射している様子を示
す）、ａ−Ｓｉを多結晶Ｓｉ（Ｐｏｌｙ−Ｓｉ）膜１２
に成長させる。この後、ゲート絶縁膜（ＳｉＯ2 膜）１
３を着膜する（ｂ）。
等の絶縁基板１１上に非晶質半導体膜１０としてアモル
ファスＳｉ（ａ−Ｓｉ）をプラズマＣＶＤ法で着膜す
る。これを赤外線ランプヒータまたはレーザ光線でアニ
ールし（同図ではレーザ光線Ｌを照射している様子を示
す）、ａ−Ｓｉを多結晶Ｓｉ（Ｐｏｌｙ−Ｓｉ）膜１２
に成長させる。この後、ゲート絶縁膜（ＳｉＯ2 膜）１
３を着膜する（ｂ）。
【０００５】以上の工程は真空を破らずに行うため、多
結晶Ｓｉ層１２とゲート絶縁膜（ＳｉＯ2 膜）１３の界
面は清浄に保たれる。次に、図８に示したように、ゲー
ト絶縁膜１３とポリシリコン膜１２の２層を通常のフォ
トリソグラフィー法によりパターニングして島状に成形
し、この島状部分の上にゲート電極１４を形成する。
結晶Ｓｉ層１２とゲート絶縁膜（ＳｉＯ2 膜）１３の界
面は清浄に保たれる。次に、図８に示したように、ゲー
ト絶縁膜１３とポリシリコン膜１２の２層を通常のフォ
トリソグラフィー法によりパターニングして島状に成形
し、この島状部分の上にゲート電極１４を形成する。
【０００６】図９は図８の要部説明図であって、（ａ）
は上面図、（ｂ）は（ａ）のＢ−Ｂ’断面図である。同
図に示したように、ゲート電極１４はゲート絶縁膜１３
島状部分の上面からその側壁の段差を被覆してガラス基
板１１にアルミニウム，タンタルあるいはチタン等を着
膜して形成する。
は上面図、（ｂ）は（ａ）のＢ−Ｂ’断面図である。同
図に示したように、ゲート電極１４はゲート絶縁膜１３
島状部分の上面からその側壁の段差を被覆してガラス基
板１１にアルミニウム，タンタルあるいはチタン等を着
膜して形成する。
【０００７】ゲート電極１４を形成した後、図１０
（ａ）に示したように、上記ゲート電極１４をマスクと
してＰ+ ，Ｂ+ 等のイオンＩを注入し、自己整合的に不
純物拡散領域から成るソース拡散層１６とドレイン拡散
層１７を形成する。この上に、（ｂ）のように、プラズ
マＣＶＤによりＳｉＯ2 膜からなる層間絶縁膜１５を５
０００オングストローム〜１μｍの厚さに着膜し、上記
ソース拡散層１６とドレイン拡散層１７にコンタクトを
取るために相関絶縁膜１５とゲート絶縁膜１３にビアホ
ール１６’，１７’を穿孔する。そして、水素プラズマ
処理を施して半導体／ゲート絶縁膜境界のダングリング
ボンドを水素で終端し、欠陥準位密度を低減する。
（ａ）に示したように、上記ゲート電極１４をマスクと
してＰ+ ，Ｂ+ 等のイオンＩを注入し、自己整合的に不
純物拡散領域から成るソース拡散層１６とドレイン拡散
層１７を形成する。この上に、（ｂ）のように、プラズ
マＣＶＤによりＳｉＯ2 膜からなる層間絶縁膜１５を５
０００オングストローム〜１μｍの厚さに着膜し、上記
ソース拡散層１６とドレイン拡散層１７にコンタクトを
取るために相関絶縁膜１５とゲート絶縁膜１３にビアホ
ール１６’，１７’を穿孔する。そして、水素プラズマ
処理を施して半導体／ゲート絶縁膜境界のダングリング
ボンドを水素で終端し、欠陥準位密度を低減する。
【０００８】最後に、図１１に示したように、スパッタ
リング法によりアルミニウムを約１μｍ着膜し、パター
ニングしてソース電極１８とドレイン電極１９を形成
し、その全体を保護膜であるパシベーション膜２０で覆
い、ＴＦＴを完成させる。
リング法によりアルミニウムを約１μｍ着膜し、パター
ニングしてソース電極１８とドレイン電極１９を形成
し、その全体を保護膜であるパシベーション膜２０で覆
い、ＴＦＴを完成させる。
【０００９】
【発明が解決しようとする課題】上記従来の技術におい
ては、前記図９の（ｂ）に示したように、ゲート電極１
４が島状部分の上面からガラス基板１１に降りる段差部
においてポリシリコン層１２と接触してショートを起こ
し易い構造となっている。ポリシリコン層１２の島状部
分側壁には自然酸化膜があるのみで、通常の動作時にゲ
ート電極１４に印加される１０〜２０Ｖの電圧では絶縁
破壊を起こしショート状態となってしまうという問題が
あった。
ては、前記図９の（ｂ）に示したように、ゲート電極１
４が島状部分の上面からガラス基板１１に降りる段差部
においてポリシリコン層１２と接触してショートを起こ
し易い構造となっている。ポリシリコン層１２の島状部
分側壁には自然酸化膜があるのみで、通常の動作時にゲ
ート電極１４に印加される１０〜２０Ｖの電圧では絶縁
破壊を起こしショート状態となってしまうという問題が
あった。
【００１０】本発明の目的は、上記従来技術の問題を解
消し、島状部分の段差部でのポリシリコン膜とゲート電
極とがショートすることのない構造を有する薄膜トラン
ジスタとその製造方法を提供することにある。
消し、島状部分の段差部でのポリシリコン膜とゲート電
極とがショートすることのない構造を有する薄膜トラン
ジスタとその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明による薄膜トランジスタは、絶縁基板１１上
に島状に形成した非単結晶半導体膜１２およびこの島状
の非単結晶半導体膜上に形成した第１の絶縁膜１３と、
上記島状部分の周囲の段差を覆って形成した第２の絶縁
膜２１と、この第２の絶縁膜で囲まれた上記第１の絶縁
膜１３上に形成したゲート電極１４とを有する構造とし
たことを特徴とする。
に、本発明による薄膜トランジスタは、絶縁基板１１上
に島状に形成した非単結晶半導体膜１２およびこの島状
の非単結晶半導体膜上に形成した第１の絶縁膜１３と、
上記島状部分の周囲の段差を覆って形成した第２の絶縁
膜２１と、この第２の絶縁膜で囲まれた上記第１の絶縁
膜１３上に形成したゲート電極１４とを有する構造とし
たことを特徴とする。
【００１２】また、本発明は、上記薄膜トランジスタを
製造する方法が、絶縁基板１１上に非単結晶半導体膜１
２を形成する非単結晶半導体膜形成工程と、上記非単結
晶半導体膜１２上にゲート絶縁膜となる第１の非晶質絶
縁膜１３を形成する第１非晶質絶縁膜形成工程と、上記
非単結晶半導体膜１２と上記第１の非晶質絶縁膜１３の
２層を１つのレジストパターンで島状にエッチングする
エッチング工程と、上記島状部分を覆って選択エッチン
グ可能な第２の非晶質絶縁膜２１で被覆する第２非晶質
絶縁膜形成工程と、上記第２の非晶質絶縁膜２１の上記
島状部分の周囲を除く内側上面をエッチング除去する第
２の非晶質絶縁膜エッチング工程と、上記第２の非晶質
絶縁膜２１を除去した上記島状部分の上記第１の非晶質
絶縁膜１３上にゲート電極１４を形成するゲート電極形
成工程とを少なくとも含むことを特徴とする。
製造する方法が、絶縁基板１１上に非単結晶半導体膜１
２を形成する非単結晶半導体膜形成工程と、上記非単結
晶半導体膜１２上にゲート絶縁膜となる第１の非晶質絶
縁膜１３を形成する第１非晶質絶縁膜形成工程と、上記
非単結晶半導体膜１２と上記第１の非晶質絶縁膜１３の
２層を１つのレジストパターンで島状にエッチングする
エッチング工程と、上記島状部分を覆って選択エッチン
グ可能な第２の非晶質絶縁膜２１で被覆する第２非晶質
絶縁膜形成工程と、上記第２の非晶質絶縁膜２１の上記
島状部分の周囲を除く内側上面をエッチング除去する第
２の非晶質絶縁膜エッチング工程と、上記第２の非晶質
絶縁膜２１を除去した上記島状部分の上記第１の非晶質
絶縁膜１３上にゲート電極１４を形成するゲート電極形
成工程とを少なくとも含むことを特徴とする。
【００１３】なお、上記絶縁基板１１はガラス板を用
い、また上記非単結晶半導体膜１２はａ−Ｓｉをアニー
ルした多結晶Ｓｉ膜、第１の非晶質絶縁膜１３はシリコ
ン酸化膜を、第２の非晶質絶縁膜２１はシリコン窒化膜
（ＳｉＮX ）を用いるのを好適とするが、これに限るも
のではない。
い、また上記非単結晶半導体膜１２はａ−Ｓｉをアニー
ルした多結晶Ｓｉ膜、第１の非晶質絶縁膜１３はシリコ
ン酸化膜を、第２の非晶質絶縁膜２１はシリコン窒化膜
（ＳｉＮX ）を用いるのを好適とするが、これに限るも
のではない。
【００１４】
【作用】絶縁基板１１上に島状に形成した非単結晶半導
体膜１２およびこの島状の非単結晶半導体膜上に形成し
た第１の絶縁膜１３とから成る島状部分の周囲の段差を
覆って第２の絶縁膜２１を形成し、この第２の絶縁膜で
囲まれた上記第１の絶縁膜１３にゲート電極１４を形成
したことにより、非単結晶半導体膜１２（ポリシリコン
膜）とゲート電極１４とが完全に絶縁され、前記従来技
術による構造において生じる非単結晶半導体膜１２（ポ
リシリコン膜）とゲート電極１４とのショートが阻止さ
れる。
体膜１２およびこの島状の非単結晶半導体膜上に形成し
た第１の絶縁膜１３とから成る島状部分の周囲の段差を
覆って第２の絶縁膜２１を形成し、この第２の絶縁膜で
囲まれた上記第１の絶縁膜１３にゲート電極１４を形成
したことにより、非単結晶半導体膜１２（ポリシリコン
膜）とゲート電極１４とが完全に絶縁され、前記従来技
術による構造において生じる非単結晶半導体膜１２（ポ
リシリコン膜）とゲート電極１４とのショートが阻止さ
れる。
【００１５】
【実施例】以下、本発明の実施例につき、図面を参照し
て詳細に説明する。図１は本発明による薄膜トランジス
タの１実施例の構造を説明する断面図であって、１１は
絶縁基板としてのガラス基板、１２は非単結晶半導体
膜、１３は第１の絶縁膜としての非晶質絶縁膜、１４は
ゲート電極、１５は層間絶縁膜、１６はソース拡散層、
１７はドレイン拡散層、１８はソース電極、１９はドレ
イン電極、２０は保護膜としてのパシベーション膜、２
１は第２の絶縁膜としての非晶質絶縁膜である。
て詳細に説明する。図１は本発明による薄膜トランジス
タの１実施例の構造を説明する断面図であって、１１は
絶縁基板としてのガラス基板、１２は非単結晶半導体
膜、１３は第１の絶縁膜としての非晶質絶縁膜、１４は
ゲート電極、１５は層間絶縁膜、１６はソース拡散層、
１７はドレイン拡散層、１８はソース電極、１９はドレ
イン電極、２０は保護膜としてのパシベーション膜、２
１は第２の絶縁膜としての非晶質絶縁膜である。
【００１６】同図に示したように、本実施例の薄膜トラ
ンジスタは、絶縁基板１１上に島状に形成した非単結晶
半導体膜１２およびこの島状の非単結晶半導体膜１２上
に形成した第１の絶縁膜１３と、上記島状部分の周囲の
段差を覆って形成した第２の絶縁膜２１と、この第２の
絶縁膜２１で囲まれた上記第１の絶縁膜１３に形成した
ゲート電極１４とを有する構造としたことにより、非単
結晶半導体膜１２（ポリシリコン膜）とゲート電極１４
とのショートが阻止される。
ンジスタは、絶縁基板１１上に島状に形成した非単結晶
半導体膜１２およびこの島状の非単結晶半導体膜１２上
に形成した第１の絶縁膜１３と、上記島状部分の周囲の
段差を覆って形成した第２の絶縁膜２１と、この第２の
絶縁膜２１で囲まれた上記第１の絶縁膜１３に形成した
ゲート電極１４とを有する構造としたことにより、非単
結晶半導体膜１２（ポリシリコン膜）とゲート電極１４
とのショートが阻止される。
【００１７】図２〜図６は本発明による薄膜トランジス
タの製造方法の１実施例を説明する工程図であって、各
図の（ａ）は断面図、（ｂ）は上面図である。同各図に
おいて、１０は非晶質半導体膜、１１はガラス基板、１
２は多結晶化した半導体膜（Ｐｏｌｙ−Ｓｉ膜：ポリシ
リコン膜）、１３はゲート絶縁膜、１４はゲート電極、
１５は層間絶縁膜、１６はソース拡散層、１７はドレイ
ン拡散層、１６’，１７’はビアホール、１８はソース
電極、１９はドレイン電極、２０は保護膜であるパシベ
ーション膜、２１は第２の絶縁膜（非晶質絶縁膜）であ
る。なお、ソース拡散層１６とドレイン拡散層１７はポ
リシリコン膜をＰ+ ，Ｂ + 等のイオンを注入した不純物
拡散層である。
タの製造方法の１実施例を説明する工程図であって、各
図の（ａ）は断面図、（ｂ）は上面図である。同各図に
おいて、１０は非晶質半導体膜、１１はガラス基板、１
２は多結晶化した半導体膜（Ｐｏｌｙ−Ｓｉ膜：ポリシ
リコン膜）、１３はゲート絶縁膜、１４はゲート電極、
１５は層間絶縁膜、１６はソース拡散層、１７はドレイ
ン拡散層、１６’，１７’はビアホール、１８はソース
電極、１９はドレイン電極、２０は保護膜であるパシベ
ーション膜、２１は第２の絶縁膜（非晶質絶縁膜）であ
る。なお、ソース拡散層１６とドレイン拡散層１７はポ
リシリコン膜をＰ+ ，Ｂ + 等のイオンを注入した不純物
拡散層である。
【００１８】まず、図２（ａ）に示したように、ガラス
等の絶縁基板１１上に非晶質半導体膜１０としてアモル
ファスＳｉ（ａ−Ｓｉ）をプラズマＣＶＤ法で着膜す
る。これをレーザ光線でアニールし、ａ−Ｓｉを多結晶
Ｓｉ（Ｐｏｌｙ−Ｓｉ）膜１２に成長させる。この後、
ゲート絶縁膜（ＳｉＯ2 膜）１３を着膜する（ｂ）。
等の絶縁基板１１上に非晶質半導体膜１０としてアモル
ファスＳｉ（ａ−Ｓｉ）をプラズマＣＶＤ法で着膜す
る。これをレーザ光線でアニールし、ａ−Ｓｉを多結晶
Ｓｉ（Ｐｏｌｙ−Ｓｉ）膜１２に成長させる。この後、
ゲート絶縁膜（ＳｉＯ2 膜）１３を着膜する（ｂ）。
【００１９】以上の工程は真空を破らずに行うため、多
結晶Ｓｉ層１２とゲート絶縁膜（ＳｉＯ2 膜）１３の界
面は清浄に保たれる。次に、図３（ａ）（ｂ）に示した
ように、ゲート絶縁膜１３とポリシリコン膜１２の２層
を通常のフォトリソグラフィー法によりパターニングし
て島状に成形し、第２の絶縁膜２１としてプラズマＣＶ
ＤによりＳｉＮx 膜を２０００〜５０００オングストロ
ームの厚さに成膜し、フォトリソグラフィー法で上記島
状部分の上面内側のＳｉＮx 膜をエッチング除去して第
１の絶縁膜１３を露呈させる。同図（ｂ）に上記島状部
分の上面内側に第１の絶縁膜１３が第２の絶縁膜２１で
周囲を囲まれた状態で露呈されているのが示されてい
る。
結晶Ｓｉ層１２とゲート絶縁膜（ＳｉＯ2 膜）１３の界
面は清浄に保たれる。次に、図３（ａ）（ｂ）に示した
ように、ゲート絶縁膜１３とポリシリコン膜１２の２層
を通常のフォトリソグラフィー法によりパターニングし
て島状に成形し、第２の絶縁膜２１としてプラズマＣＶ
ＤによりＳｉＮx 膜を２０００〜５０００オングストロ
ームの厚さに成膜し、フォトリソグラフィー法で上記島
状部分の上面内側のＳｉＮx 膜をエッチング除去して第
１の絶縁膜１３を露呈させる。同図（ｂ）に上記島状部
分の上面内側に第１の絶縁膜１３が第２の絶縁膜２１で
周囲を囲まれた状態で露呈されているのが示されてい
る。
【００２０】そして、図４（ａ）（ｂ）に示したよう
に、上記島状部分の上面内側の第１の絶縁膜１３上を被
覆してゲート電極１４を形成する。（ａ）は断面図、
（ｂ）は（ａ）の上面図であり、ゲート電極１４はゲー
ト絶縁膜１３島状部分の上面内側から第２の絶縁膜２１
上にアルミニウム，タンタルあるいはチタン等を着膜し
て形成される。
に、上記島状部分の上面内側の第１の絶縁膜１３上を被
覆してゲート電極１４を形成する。（ａ）は断面図、
（ｂ）は（ａ）の上面図であり、ゲート電極１４はゲー
ト絶縁膜１３島状部分の上面内側から第２の絶縁膜２１
上にアルミニウム，タンタルあるいはチタン等を着膜し
て形成される。
【００２１】ゲート電極１４を形成した後、上記ゲート
電極１４をマスクとしてポリシリコン膜１２の所定部分
にＰ+ ，Ｂ+ 等のイオンＩを注入し、自己整合的に不純
物拡散領域から成るソース拡散層１６とドレイン拡散層
１７を形成する。図５（ａ）（ｂ）に示したように、ゲ
ート電極１４を形成した後、この上に、プラズマＣＶＤ
によりＳｉＯ2 膜からなる層間絶縁膜１５を５０００オ
ングストローム〜１μｍの厚さに着膜した後、上記ソー
ス拡散層１６とドレイン拡散層１７にコンタクトを取る
ために層間絶縁膜１５とゲート絶縁膜１３にビアホール
１６’，１７’を穿孔する。そして、水素プラズマ処理
を施して半導体／ゲート絶縁膜境界のダングリングボン
ドを水素で終端し、欠陥準位密度を低減する。
電極１４をマスクとしてポリシリコン膜１２の所定部分
にＰ+ ，Ｂ+ 等のイオンＩを注入し、自己整合的に不純
物拡散領域から成るソース拡散層１６とドレイン拡散層
１７を形成する。図５（ａ）（ｂ）に示したように、ゲ
ート電極１４を形成した後、この上に、プラズマＣＶＤ
によりＳｉＯ2 膜からなる層間絶縁膜１５を５０００オ
ングストローム〜１μｍの厚さに着膜した後、上記ソー
ス拡散層１６とドレイン拡散層１７にコンタクトを取る
ために層間絶縁膜１５とゲート絶縁膜１３にビアホール
１６’，１７’を穿孔する。そして、水素プラズマ処理
を施して半導体／ゲート絶縁膜境界のダングリングボン
ドを水素で終端し、欠陥準位密度を低減する。
【００２２】最後に、図６（ａ）（ｂ）に示したよう
に、スパッタリング法によりアルミニウムを約１μｍ着
膜し、パターニングしてソース電極１８とドレイン電極
１９を形成し、その全体を保護膜であるパシベーション
膜２０で覆い、ＴＦＴを完成させる。上記した製造方法
で製造した薄膜トランジスタは、ガラス基板１１上に島
状に形成したポリシリコン膜１２およびこの島状のポリ
シリコン膜１２上に形成した第１の絶縁膜１３であるＳ
ｉＯ2と、上記島状部分の周囲の段差を覆って形成した
第２の絶縁膜２１としてのＳｉＮx と、このＳｉＮx の
絶縁膜２１で囲まれた上記ＳｉＯ2の絶縁膜１３に形成
したゲート電極１４とを有する構造としたことにより、
ポリシリコン膜１２とゲート電極１４とのショートが阻
止される。
に、スパッタリング法によりアルミニウムを約１μｍ着
膜し、パターニングしてソース電極１８とドレイン電極
１９を形成し、その全体を保護膜であるパシベーション
膜２０で覆い、ＴＦＴを完成させる。上記した製造方法
で製造した薄膜トランジスタは、ガラス基板１１上に島
状に形成したポリシリコン膜１２およびこの島状のポリ
シリコン膜１２上に形成した第１の絶縁膜１３であるＳ
ｉＯ2と、上記島状部分の周囲の段差を覆って形成した
第２の絶縁膜２１としてのＳｉＮx と、このＳｉＮx の
絶縁膜２１で囲まれた上記ＳｉＯ2の絶縁膜１３に形成
したゲート電極１４とを有する構造としたことにより、
ポリシリコン膜１２とゲート電極１４とのショートが阻
止される。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
絶縁基板１１上に形成した非単結晶半導体膜１２および
この島状の非単結晶半導体膜１２上に形成した第１の絶
縁膜１３とからなる島状部分の周囲の段差を覆って第２
の絶縁膜２１を形成したことにより、この第２の絶縁膜
２１で囲まれた上記第１の絶縁膜１３に形成したゲート
電極１４と非単結晶半導体膜１２との間にショートの生
じない薄膜トランジスタを提供することができる。
絶縁基板１１上に形成した非単結晶半導体膜１２および
この島状の非単結晶半導体膜１２上に形成した第１の絶
縁膜１３とからなる島状部分の周囲の段差を覆って第２
の絶縁膜２１を形成したことにより、この第２の絶縁膜
２１で囲まれた上記第１の絶縁膜１３に形成したゲート
電極１４と非単結晶半導体膜１２との間にショートの生
じない薄膜トランジスタを提供することができる。
【図１】 本発明による薄膜トランジスタの構造を説明
する断面図である。
する断面図である。
【図２】 本発明による薄膜トランジスタの製造方法の
１実施例を説明する部分工程における断面図である。
１実施例を説明する部分工程における断面図である。
【図３】 本発明による薄膜トランジスタの製造方法の
１実施例を説明する部分工程における（ａ）断面図
（ｂ）上面図である。
１実施例を説明する部分工程における（ａ）断面図
（ｂ）上面図である。
【図４】 本発明による薄膜トランジスタの製造方法の
１実施例を説明する部分工程における（ａ）断面図
（ｂ）上面図である。
１実施例を説明する部分工程における（ａ）断面図
（ｂ）上面図である。
【図５】 本発明による薄膜トランジスタの製造方法の
１実施例を説明する部分工程における（ａ）断面図
（ｂ）上面図である。
１実施例を説明する部分工程における（ａ）断面図
（ｂ）上面図である。
【図６】 本発明による薄膜トランジスタの製造方法の
１実施例を説明する部分工程における（ａ）断面図
（ｂ）上面図である。
１実施例を説明する部分工程における（ａ）断面図
（ｂ）上面図である。
【図７】 薄膜トランジスタの製造方法の先行技術を説
明する部分工程図である。
明する部分工程図である。
【図８】 薄膜トランジスタの製造方法の先行技術を説
明する部分工程図である。
明する部分工程図である。
【図９】 薄膜トランジスタの製造方法の先行技術を説
明する図８の部分工程における（ａ）要部上面図（ｂ）
要部断面図である。
明する図８の部分工程における（ａ）要部上面図（ｂ）
要部断面図である。
【図１０】 薄膜トランジスタの製造方法の先行技術を
説明する部分工程図である。
説明する部分工程図である。
【図１１】 薄膜トランジスタの製造方法の先行技術を
説明する部分工程図である。
説明する部分工程図である。
１１・・・・絶縁基板としてのガラス基板、１２・・・
・非単結晶半導体膜、１３・・・・第１の絶縁膜として
の非晶質絶縁膜、１４・・・・ゲート電極、１５・・・
・層間絶縁膜、１６・・・・ソース拡散層、１７・・・
・ドレイン拡散層、１８・・・・ソース電極、１９・・
・・ドレイン電極、２０・・・・保護膜としてのパシベ
ーション膜、２１・・・・第２の絶縁膜としての非晶質
絶縁膜。
・非単結晶半導体膜、１３・・・・第１の絶縁膜として
の非晶質絶縁膜、１４・・・・ゲート電極、１５・・・
・層間絶縁膜、１６・・・・ソース拡散層、１７・・・
・ドレイン拡散層、１８・・・・ソース電極、１９・・
・・ドレイン電極、２０・・・・保護膜としてのパシベ
ーション膜、２１・・・・第２の絶縁膜としての非晶質
絶縁膜。
Claims (2)
- 【請求項１】 絶縁基板上に島状に形成した非単結晶半
導体膜およびこの島状の非単結晶半導体膜上に形成した
第１の絶縁膜と、上記島状部分の周囲の段差を覆って形
成した第２の絶縁膜と、この第２の絶縁層で囲まれた上
記第１の絶縁膜上に形成したゲート電極とを有すること
を特徴とする薄膜トランジスタ。 - 【請求項２】 絶縁基板上に非単結晶半導体膜を形成す
る非単結晶半導体膜形成工程と、 上記非単結晶半導体膜上にゲート絶縁膜となる第１の非
晶質絶縁膜を形成する第１非晶質絶縁膜形成工程と、 上記非単結晶半導体膜と上記第１の非晶質絶縁膜の２層
を１つのレジストパターンで島状にエッチングするエッ
チング工程と、 上記島状部分を覆って選択エッチング可能な第２の非晶
質絶縁膜で被覆する第２非晶質絶縁膜形成工程と、 上記第２の非晶質絶縁膜の上記島状部分の周囲を除く内
側上面をエッチング除去する第２の非晶質絶縁膜エッチ
ング工程と、 上記第２の非晶質絶縁膜を除去した上記島状部分の上記
第１の非晶質絶縁膜上にゲート電極を形成するゲート電
極形成工程とを少なくとも含むことを特徴とする薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23570392A JPH0685258A (ja) | 1992-09-03 | 1992-09-03 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23570392A JPH0685258A (ja) | 1992-09-03 | 1992-09-03 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685258A true JPH0685258A (ja) | 1994-03-25 |
Family
ID=16989980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23570392A Pending JPH0685258A (ja) | 1992-09-03 | 1992-09-03 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685258A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998000870A1 (en) * | 1996-06-28 | 1998-01-08 | Seiko Epson Corporation | Thin film transistor, method of its manufacture and circuit and liquid crystal display using the thin film transistor |
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| US5998838A (en) * | 1997-03-03 | 1999-12-07 | Nec Corporation | Thin film transistor |
| US6509602B2 (en) | 1997-09-20 | 2003-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and manufacturing method thereof |
| US6677609B2 (en) | 1996-06-28 | 2004-01-13 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
| US7195960B2 (en) | 1996-06-28 | 2007-03-27 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
| US7517740B2 (en) * | 2003-12-24 | 2009-04-14 | Electronics And Telecommunications Research Institute | Method of crystallizing/activating polysilicon layer and method of fabricating thin film transistor having the same polysilicon layer |
| JP2010287857A (ja) * | 2009-06-15 | 2010-12-24 | Dainippon Printing Co Ltd | 半導体装置、その製造方法及び表示装置 |
-
1992
- 1992-09-03 JP JP23570392A patent/JPH0685258A/ja active Pending
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|---|---|---|---|---|
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| US7078769B2 (en) | 1997-09-20 | 2006-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and manufacturing method thereof |
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