JPH0685078A - 半導体集積回路の多層配線構造 - Google Patents
半導体集積回路の多層配線構造Info
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- JPH0685078A JPH0685078A JP23487092A JP23487092A JPH0685078A JP H0685078 A JPH0685078 A JP H0685078A JP 23487092 A JP23487092 A JP 23487092A JP 23487092 A JP23487092 A JP 23487092A JP H0685078 A JPH0685078 A JP H0685078A
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Abstract
(57)【要約】
【目的】 異なる配線層の配線パターンを複数個のバイ
アホールを用いて電気的に接続する多層配線構造におい
て、各バイアホール内を流れる電流の均一性を向上させ
る。 【構成】 第１の配線パターン１２および第２の配線パ
ターン１４に環状領域１２ａ，１４ａを形成し、かかる
環状領域１２ａと環状領域１４ａとをバイアホール１３
ａ〜１３ｃを介して電気的に接続する。 【効果】 接続部１５ａ〜１５ｃのいずれかに流れる電
流の電流密度が大きくなってしまうといった問題が生じ
にくいので、かかる接続部でエレクトロマイグレーショ
ンが生じる可能性も低くなり、多層配線構造全体として
の信頼性を向上させることができる。
アホールを用いて電気的に接続する多層配線構造におい
て、各バイアホール内を流れる電流の均一性を向上させ
る。 【構成】 第１の配線パターン１２および第２の配線パ
ターン１４に環状領域１２ａ，１４ａを形成し、かかる
環状領域１２ａと環状領域１４ａとをバイアホール１３
ａ〜１３ｃを介して電気的に接続する。 【効果】 接続部１５ａ〜１５ｃのいずれかに流れる電
流の電流密度が大きくなってしまうといった問題が生じ
にくいので、かかる接続部でエレクトロマイグレーショ
ンが生じる可能性も低くなり、多層配線構造全体として
の信頼性を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の多層
配線構造に関するものであり、より詳細にはバイアホー
ルやコンタクトホールを用いて異なる層の間で配線を行
う場合の多層配線構造に関するものである。
配線構造に関するものであり、より詳細にはバイアホー
ルやコンタクトホールを用いて異なる層の間で配線を行
う場合の多層配線構造に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路の多層配線構造に
ついて、ＶＬＳＩＣ(Very Large Scale Integrated Cir
cuit) の多層配線構造を例にとって説明する。ＶＬＳＩ
においては、通常、配線パターンが２層或いは３層に分
けて形成されている。
ついて、ＶＬＳＩＣ(Very Large Scale Integrated Cir
cuit) の多層配線構造を例にとって説明する。ＶＬＳＩ
においては、通常、配線パターンが２層或いは３層に分
けて形成されている。
【０００３】図３（ａ）は、かかるＶＬＳＩＣの層構造
の一例を概略的に示す断面図である。同図において、シ
リコン等によって形成された半導体基板３１上には、絶
縁層３２、配線層３３、絶縁層３４および配線層３５
が、順次形成されている。ここで、１層目の配線層３３
は、絶縁層３２の表面に形成された複数の配線パターン
によって構成されている。同様に、２層目の配線層３５
は、絶縁層３４の表面に導電性材料で形成された複数の
配線パターンによって構成されている。各絶縁層３２，
３４は、半導体基板３１と配線層３２との間の絶縁およ
び配線層３２と配線層３５との間の絶縁のために設けら
れたものである。
の一例を概略的に示す断面図である。同図において、シ
リコン等によって形成された半導体基板３１上には、絶
縁層３２、配線層３３、絶縁層３４および配線層３５
が、順次形成されている。ここで、１層目の配線層３３
は、絶縁層３２の表面に形成された複数の配線パターン
によって構成されている。同様に、２層目の配線層３５
は、絶縁層３４の表面に導電性材料で形成された複数の
配線パターンによって構成されている。各絶縁層３２，
３４は、半導体基板３１と配線層３２との間の絶縁およ
び配線層３２と配線層３５との間の絶縁のために設けら
れたものである。
【０００４】各絶縁層３２，３４には、穴部４１〜４６
が設けられている。これは、基板３１と配線パターンと
を接続するため、および、異なる配線層の配線パターン
を接続するために設けられたものである。すなわち、こ
れらの穴部４１〜４６に導電性材料（例えばアルミニウ
ム等）を埋設して接続部４１ａ〜４６ａを形成すること
によって、この穴部の下側の基板或いは配線パターンと
上側の配線パターンと電気的接続を行うことができる。
が設けられている。これは、基板３１と配線パターンと
を接続するため、および、異なる配線層の配線パターン
を接続するために設けられたものである。すなわち、こ
れらの穴部４１〜４６に導電性材料（例えばアルミニウ
ム等）を埋設して接続部４１ａ〜４６ａを形成すること
によって、この穴部の下側の基板或いは配線パターンと
上側の配線パターンと電気的接続を行うことができる。
【０００５】これらの穴部４１〜４６のうち、絶縁層３
２に設けられた穴部４１〜４３（すなわち、基板３１と
配線パターンとを接続するための穴部）は、一般にコン
タクトホールと称されている。また、絶縁層３４に設け
られた穴部４４〜４６（すなわち、異なる配線層の配線
パターンを接続するための穴部）は、一般にバイアホー
ルと称されている。
２に設けられた穴部４１〜４３（すなわち、基板３１と
配線パターンとを接続するための穴部）は、一般にコン
タクトホールと称されている。また、絶縁層３４に設け
られた穴部４４〜４６（すなわち、異なる配線層の配線
パターンを接続するための穴部）は、一般にバイアホー
ルと称されている。
【０００６】配線パターン間の接続（或いは基板と配線
パターンとの接続）を行う際には、図３（ａ）に示した
ように、通常、１個の接続箇所について複数個のバイア
ホール（或いはコンタクトホール）を設けている場合が
多い。以下、この理由について、バイアホールの場合を
例にとり、図３（ｂ）を用いて説明する。ここで、図３
（ｂ）は、図３（ａ）に示した層構造から、配線層３
３，３５内の配線パターン３３ａ，３５ａおよび絶縁層
３４内の接続部４４ａ〜４６ａのみを抽出して示した概
念図である。
パターンとの接続）を行う際には、図３（ａ）に示した
ように、通常、１個の接続箇所について複数個のバイア
ホール（或いはコンタクトホール）を設けている場合が
多い。以下、この理由について、バイアホールの場合を
例にとり、図３（ｂ）を用いて説明する。ここで、図３
（ｂ）は、図３（ａ）に示した層構造から、配線層３
３，３５内の配線パターン３３ａ，３５ａおよび絶縁層
３４内の接続部４４ａ〜４６ａのみを抽出して示した概
念図である。
【０００７】バイアホール４４〜４６の接続部４４ａ〜
４６ａは、配線層３３，３５の配線パターンと比較し
て、耐エレクトロマイグレーション性が劣っている。こ
こで、「エレクトロマイグレーション」とは配線（配線
パターン３３ａ，３５ａおよび接続部４４ａ〜４６ａを
さす）に高密度の電流が流れることによって配線を構成
する金属原子が移動することをいう。このエレクトロマ
イグレーションは、配線の断面積を減少させ、断線の原
因となる。
４６ａは、配線層３３，３５の配線パターンと比較し
て、耐エレクトロマイグレーション性が劣っている。こ
こで、「エレクトロマイグレーション」とは配線（配線
パターン３３ａ，３５ａおよび接続部４４ａ〜４６ａを
さす）に高密度の電流が流れることによって配線を構成
する金属原子が移動することをいう。このエレクトロマ
イグレーションは、配線の断面積を減少させ、断線の原
因となる。
【０００８】エレクトロマイグレーションは電流密度が
大きいほど激しくなるので、バイアホールの耐エレクト
ロマイグレーション性を向上させるためには、配線層３
３，３５の配線パターン配線３３ａ，３５ａに流れる電
流Ｉ0 の電流値が大きい場合であっても各接続部４４ａ
〜４６ａの電流密度が高くならないようにすることが有
効である。従来のＶＬＳＩにおいて、１個の接続箇所に
ついて複数個のバイアホール４４〜４６を設けているの
は、このためである。これにより、配線パターン内の電
流Ｉ0 が各接続部４４ａ〜４６ａに分割されて流れるの
で、それぞれの接続部に流れる電流値ｉ1 ，ｉ2 ，ｉ3
を小さく抑えることができ、したがって電流密度（電流
値÷配線の断面積）を小さくすることができる。そし
て、これにより、多層配線構造全体としての信頼性を向
上させることができる。
大きいほど激しくなるので、バイアホールの耐エレクト
ロマイグレーション性を向上させるためには、配線層３
３，３５の配線パターン配線３３ａ，３５ａに流れる電
流Ｉ0 の電流値が大きい場合であっても各接続部４４ａ
〜４６ａの電流密度が高くならないようにすることが有
効である。従来のＶＬＳＩにおいて、１個の接続箇所に
ついて複数個のバイアホール４４〜４６を設けているの
は、このためである。これにより、配線パターン内の電
流Ｉ0 が各接続部４４ａ〜４６ａに分割されて流れるの
で、それぞれの接続部に流れる電流値ｉ1 ，ｉ2 ，ｉ3
を小さく抑えることができ、したがって電流密度（電流
値÷配線の断面積）を小さくすることができる。そし
て、これにより、多層配線構造全体としての信頼性を向
上させることができる。
【０００９】
【発明が解決しようとする課題】ここで、多層配線構造
の信頼性を十分なものとするためには、各接続部４４ａ
〜４６ａに流れる電流ｉ1 ，ｉ2 ，ｉ3 の電流値を均等
にすることが望ましい。電流値が均等でない場合には電
流密度も均等とならず、接続部４４ａ〜４６ａのいずれ
かに高密度の電流が流れることとなるので、その接続部
でエレクトロマイグレーションによる断線が生じやすく
なり、多層配線構造全体としての信頼性は損なわれる。
の信頼性を十分なものとするためには、各接続部４４ａ
〜４６ａに流れる電流ｉ1 ，ｉ2 ，ｉ3 の電流値を均等
にすることが望ましい。電流値が均等でない場合には電
流密度も均等とならず、接続部４４ａ〜４６ａのいずれ
かに高密度の電流が流れることとなるので、その接続部
でエレクトロマイグレーションによる断線が生じやすく
なり、多層配線構造全体としての信頼性は損なわれる。
【００１０】しかしながら、従来のＶＬＳＩＣにおいて
は、配線パターン３３ａから流れ込む電流Ｉ0 が各接続
部４４ａ〜４６ａに均等に分割されず、したがって、こ
れらの接続部４４ａ〜４６ａに流れる電流の密度には大
きな差が生じている。
は、配線パターン３３ａから流れ込む電流Ｉ0 が各接続
部４４ａ〜４６ａに均等に分割されず、したがって、こ
れらの接続部４４ａ〜４６ａに流れる電流の密度には大
きな差が生じている。
【００１１】図３（ｂ）に示したような層構造における
電流値のばらつきの測定例を図４に示す。これは、Ahsa
n Enver およびJ.Joseph Clementによって技術開示され
たものである（FINITE ELEMENT NUMERICAL OF CURRENT
IN VLSI INTERCONNECTS ，Proceedings of the 7th Int
ernational IEEE VLSI Multilevel InterconnectionCon
ference，pp.149-155,1990 参照）。
電流値のばらつきの測定例を図４に示す。これは、Ahsa
n Enver およびJ.Joseph Clementによって技術開示され
たものである（FINITE ELEMENT NUMERICAL OF CURRENT
IN VLSI INTERCONNECTS ，Proceedings of the 7th Int
ernational IEEE VLSI Multilevel InterconnectionCon
ference，pp.149-155,1990 参照）。
【００１２】同図からわかるように、配線パターン３５
ａから配線パターン３３ａに向かって流れる電流Ｉ0 は
３個の接続部４４ａ〜４６ａに均等に分割されず、電流
Ｉ0の６０％は接続部４４ａを流れる。このため、接続
部４４ａでエレクトロマイグレーションによる断線が非
常に生じやすく、多層配線構造の信頼性を損ねる原因と
なっている。
ａから配線パターン３３ａに向かって流れる電流Ｉ0 は
３個の接続部４４ａ〜４６ａに均等に分割されず、電流
Ｉ0の６０％は接続部４４ａを流れる。このため、接続
部４４ａでエレクトロマイグレーションによる断線が非
常に生じやすく、多層配線構造の信頼性を損ねる原因と
なっている。
【００１３】また、このような技術的課題は、バイアホ
ールだけでなく、コンタクトホールでも生じている。
ールだけでなく、コンタクトホールでも生じている。
【００１４】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、１個の接続箇所について設け
られた複数個の穴部内を流れる電流の均一性に優れた半
導体集積回路の多層配線構造を提供することを目的とす
る。
みてなされたものであり、１個の接続箇所について設け
られた複数個の穴部内を流れる電流の均一性に優れた半
導体集積回路の多層配線構造を提供することを目的とす
る。
【００１５】
(1) 第１の発明に係わる半導体集積回路の多層配線構造
は、基板上に絶縁膜を介して形成した配線パターンをこ
の基板と電気的に接続するための半導体集積回路の多層
配線構造であって、前記配線パターンが、環状に形成さ
れた環状パターン領域を有し、前記絶縁膜が、前記環状
パターン領域と対向する位置に形成された複数の穴部を
有し、この複数の穴部を介して前記環状パターン領域と
前記基板とが電気的に接続されていることを特徴とす
る。 (2) 第２の発明に係わる半導体集積回路の多層配線構造
は、絶縁膜を介して形成された第１の配線パターンと第
２の配線パターンとを電気的に接続するための半導体集
積回路の多層配線構造であって、前記第１の配線パター
ンが、環状に形成された環状パターン領域を有し、前記
絶縁膜が、この環状パターン領域と対向する位置に形成
された複数の穴部を有し、この複数の穴部を介して、前
記環状パターン領域と前記第２の配線パターンとが電気
的に接続されていることを特徴とする。
は、基板上に絶縁膜を介して形成した配線パターンをこ
の基板と電気的に接続するための半導体集積回路の多層
配線構造であって、前記配線パターンが、環状に形成さ
れた環状パターン領域を有し、前記絶縁膜が、前記環状
パターン領域と対向する位置に形成された複数の穴部を
有し、この複数の穴部を介して前記環状パターン領域と
前記基板とが電気的に接続されていることを特徴とす
る。 (2) 第２の発明に係わる半導体集積回路の多層配線構造
は、絶縁膜を介して形成された第１の配線パターンと第
２の配線パターンとを電気的に接続するための半導体集
積回路の多層配線構造であって、前記第１の配線パター
ンが、環状に形成された環状パターン領域を有し、前記
絶縁膜が、この環状パターン領域と対向する位置に形成
された複数の穴部を有し、この複数の穴部を介して、前
記環状パターン領域と前記第２の配線パターンとが電気
的に接続されていることを特徴とする。
【００１６】
【作用】配線パターンの一部を環状に形成し、この環状
のパターン領域と対向する位置に複数の穴部を形成して
電気的接続を行うことにより、各穴部内の電気的接続部
に二方向から電流が供給される。これにより、各穴部内
を流れる電流の均一性を向上させることができる。
のパターン領域と対向する位置に複数の穴部を形成して
電気的接続を行うことにより、各穴部内の電気的接続部
に二方向から電流が供給される。これにより、各穴部内
を流れる電流の均一性を向上させることができる。
【００１７】
【実施例】以下、本発明に係わる半導体集積回路の多層
配線構造について、ＶＬＳＩＣの多層配線構造を例にと
って説明する。図１は、本実施例の多層配線構造を概念
的に示す斜視図である。同図に示したように、絶縁膜１
１上には、導電性材料によって、１層目の配線パターン
１２が形成されている。また、この配線パターン１２
は、環状に形成されたパターン領域（以下、環状パター
ン領域）１２ａを有している。
配線構造について、ＶＬＳＩＣの多層配線構造を例にと
って説明する。図１は、本実施例の多層配線構造を概念
的に示す斜視図である。同図に示したように、絶縁膜１
１上には、導電性材料によって、１層目の配線パターン
１２が形成されている。また、この配線パターン１２
は、環状に形成されたパターン領域（以下、環状パター
ン領域）１２ａを有している。
【００１８】このような配線パターン１２は、周知の技
術を用いて、導電性薄膜の堆積させ、この薄膜に対する
マスキングおよびエッチングを行うことにより形成する
ことができる。
術を用いて、導電性薄膜の堆積させ、この薄膜に対する
マスキングおよびエッチングを行うことにより形成する
ことができる。
【００１９】配線パターン１２の形成に使用することが
できる導電性材料としては、アルミニウムや銅などの金
属、或いは、タングステンシリサイドやモリブデンシリ
サイドなどの金属シリサイド等がある。
できる導電性材料としては、アルミニウムや銅などの金
属、或いは、タングステンシリサイドやモリブデンシリ
サイドなどの金属シリサイド等がある。
【００２０】かかる配線パターン１２は、絶縁膜１３に
よって覆われている。ここで、この絶縁膜１３には、複
数個（図１では３個）のバイアホールが形成されてい
る。これらのバイアホール１３ａ〜１３ｃは、それぞ
れ、配線パターン１２の環状パターン領域１２ａ上に形
成されている。
よって覆われている。ここで、この絶縁膜１３には、複
数個（図１では３個）のバイアホールが形成されてい
る。これらのバイアホール１３ａ〜１３ｃは、それぞ
れ、配線パターン１２の環状パターン領域１２ａ上に形
成されている。
【００２１】かかるバイアホール１３ａ〜１３ｃは、周
知の技術を用いてマスキングおよびエッチングを行うこ
とにより形成することができる。エッチングを行う方法
としては、例えば反応性イオンエッチング（ＲＩＥ）法
などが知られている。
知の技術を用いてマスキングおよびエッチングを行うこ
とにより形成することができる。エッチングを行う方法
としては、例えば反応性イオンエッチング（ＲＩＥ）法
などが知られている。
【００２２】本実施例では、環状パターン領域１２ａの
端部からバイアホール１３ａまでの距離ｄを、５μｍと
する。
端部からバイアホール１３ａまでの距離ｄを、５μｍと
する。
【００２３】バイアホール１３ａ〜１３ｃ内には、導電
性材料が埋設されており、これによって接続部１５ａ〜
１５ｃが形成されている。この接続部１５ａ〜１５ｃ
は、タングステン、銅、アルミニウム等で形成すること
ができる。
性材料が埋設されており、これによって接続部１５ａ〜
１５ｃが形成されている。この接続部１５ａ〜１５ｃ
は、タングステン、銅、アルミニウム等で形成すること
ができる。
【００２４】絶縁膜１３上には、２層目の配線パターン
１４が形成されている。この配線パターン１４も、上述
の配線パターン１２と同様に、環状パターン領域１４ａ
を有している。この環状パターン領域１４ａは、バイア
ホール１３ａ〜１３ｃ上に形成されている。また、かか
る配線パターン１３は、上述の配線パターンと同様の導
電性材料を用い、同様の方法で形成することができる。
ここで、環状パターン領域１４ａの端部からバイアホー
ル１３ｃまでの距離ｄ′は、５μｍとする。
１４が形成されている。この配線パターン１４も、上述
の配線パターン１２と同様に、環状パターン領域１４ａ
を有している。この環状パターン領域１４ａは、バイア
ホール１３ａ〜１３ｃ上に形成されている。また、かか
る配線パターン１３は、上述の配線パターンと同様の導
電性材料を用い、同様の方法で形成することができる。
ここで、環状パターン領域１４ａの端部からバイアホー
ル１３ｃまでの距離ｄ′は、５μｍとする。
【００２５】このような多層配線構造において、配線パ
ターン１４内の経路Ａに沿って電流Ｉ0 が流れ、環状パ
ターン領域１４ａに達すると、この電流Ｉ0 は経路Ｂに
沿って流れる電流Ｉ1 と経路Ｃに沿って流れる電流Ｉ2
とに分割される。
ターン１４内の経路Ａに沿って電流Ｉ0 が流れ、環状パ
ターン領域１４ａに達すると、この電流Ｉ0 は経路Ｂに
沿って流れる電流Ｉ1 と経路Ｃに沿って流れる電流Ｉ2
とに分割される。
【００２６】そして、電流Ｉ1 は、さらに電流ｉa1，ｉ
b1，ｉc1に分割されて接続部１５ａ〜１５ｃに流入し、
配線パターン１２の環状パターン領域１２ａに流入す
る。また、電流Ｉ2 も、電流Ｉ1 と同様、電流ｉa2，ｉ
b2，ｉc2に分割されて接続部１５ａ〜１５ｃに流入し、
配線パターン１２の環状パターン領域１２ａに流入す
る。したがって、接続部１５ａ〜１５ｃ内を流れる電流
は、それぞれ、ｉa1＋ｉa2，ｉb1＋ｉb2，ｉc1＋ｉc2と
なる。
b1，ｉc1に分割されて接続部１５ａ〜１５ｃに流入し、
配線パターン１２の環状パターン領域１２ａに流入す
る。また、電流Ｉ2 も、電流Ｉ1 と同様、電流ｉa2，ｉ
b2，ｉc2に分割されて接続部１５ａ〜１５ｃに流入し、
配線パターン１２の環状パターン領域１２ａに流入す
る。したがって、接続部１５ａ〜１５ｃ内を流れる電流
は、それぞれ、ｉa1＋ｉa2，ｉb1＋ｉb2，ｉc1＋ｉc2と
なる。
【００２７】ここで、接続部１５ａ〜１５ｃを流れる電
流ｉa1，ｉb1，ｉc1の比率は、従来の多層配線構造（図
３参照）の場合と同様であり（図４参照）、図２（ａ）
に示したように、電流ｉa1はＩ1 の約６０％、電流ｉb1
はＩ1 の約２５％電流ｉc1はＩ1 の約１５％となる。す
なわち、電流ｉa1の値が最も大きくなり、電流ｉb1の値
が最も小さくなる。
流ｉa1，ｉb1，ｉc1の比率は、従来の多層配線構造（図
３参照）の場合と同様であり（図４参照）、図２（ａ）
に示したように、電流ｉa1はＩ1 の約６０％、電流ｉb1
はＩ1 の約２５％電流ｉc1はＩ1 の約１５％となる。す
なわち、電流ｉa1の値が最も大きくなり、電流ｉb1の値
が最も小さくなる。
【００２８】また、接続部１５ａ〜１５ｃを流れる電流
ｉa2，ｉb2，ｉc2の比率は、図２（ｂ）に示したよう
に、電流ｉa2はＩ2 の約１５％、電流ｉb2はＩ2 の約２
５％電流ｉc2はＩ2 の約６０％となる。すなわち、電流
ｉc2の値が最も大きくなり、電流ｉa2の値が最も小さく
なる。
ｉa2，ｉb2，ｉc2の比率は、図２（ｂ）に示したよう
に、電流ｉa2はＩ2 の約１５％、電流ｉb2はＩ2 の約２
５％電流ｉc2はＩ2 の約６０％となる。すなわち、電流
ｉc2の値が最も大きくなり、電流ｉa2の値が最も小さく
なる。
【００２９】したがって、接続部１５ａ〜１５ｃ内を流
れる電流の比、すなわちｉa1＋ｉa2，ｉb1＋ｉb2，ｉc1
＋ｉc2の比は、図２（ｃ）に示すように、それぞれ、電
流Ｉ0 （＝Ｉ1 ＋Ｉ2 ）の約３７．５％、約２５％、約
３７．５％となる。
れる電流の比、すなわちｉa1＋ｉa2，ｉb1＋ｉb2，ｉc1
＋ｉc2の比は、図２（ｃ）に示すように、それぞれ、電
流Ｉ0 （＝Ｉ1 ＋Ｉ2 ）の約３７．５％、約２５％、約
３７．５％となる。
【００３０】接続部１５ａ〜１５ｃから環状パターン領
域１２ａに供給された各電流は、経路Ｄに沿って流れる
電流Ｉ3 および経路Ｅに沿って流れる電流Ｉ4 になる。
そして、この電流Ｉ3 ，Ｉ4 は、経路Ｆに達して電流Ｉ
0 となり、この経路Ｆに沿って配線パターン１２内を流
れる。
域１２ａに供給された各電流は、経路Ｄに沿って流れる
電流Ｉ3 および経路Ｅに沿って流れる電流Ｉ4 になる。
そして、この電流Ｉ3 ，Ｉ4 は、経路Ｆに達して電流Ｉ
0 となり、この経路Ｆに沿って配線パターン１２内を流
れる。
【００３１】なお、配線パターン１２側から配線パター
ン１４側に電流が流れる場合は、以上の説明とは逆の経
路をたどる。この場合も、上述の場合と同様、接続部１
５ａ〜１５ｃ内を流れる電流を均等にすることができ
る。
ン１４側に電流が流れる場合は、以上の説明とは逆の経
路をたどる。この場合も、上述の場合と同様、接続部１
５ａ〜１５ｃ内を流れる電流を均等にすることができ
る。
【００３２】このように、本実施例に係わるＶＬＳＩの
多層配線構造によれば、各バイアホール１３ａ〜１３ｃ
内に形成された接続部１５ａ〜１５ｃにそれぞれ二方向
から電流が供給されるので、各接続部１５ａ〜１５ｃを
流れる電流の均一性を向上させることができる。
多層配線構造によれば、各バイアホール１３ａ〜１３ｃ
内に形成された接続部１５ａ〜１５ｃにそれぞれ二方向
から電流が供給されるので、各接続部１５ａ〜１５ｃを
流れる電流の均一性を向上させることができる。
【００３３】したがって、本実施例の多層配線構造によ
れば、接続部１５ａ〜１５ｃのいずれかに流れる電流の
電流密度が大きくなってしまうといった問題が生じにく
いので、かかる接続部でエレクトロマイグレーションが
生じる可能性も低くなり、多層配線構造全体としての信
頼性を向上させることができる。
れば、接続部１５ａ〜１５ｃのいずれかに流れる電流の
電流密度が大きくなってしまうといった問題が生じにく
いので、かかる接続部でエレクトロマイグレーションが
生じる可能性も低くなり、多層配線構造全体としての信
頼性を向上させることができる。
【００３４】なお、本実施例では配線パターン１２と配
線パターン１４とがともに環状パターン領域を有してい
る場合について説明したが、電流が流れる方向が一方向
のみである場合には、電流を供給する側の配線パターン
にのみ環状パターン領域を形成すれば本発明の効果を得
ることができる。
線パターン１４とがともに環状パターン領域を有してい
る場合について説明したが、電流が流れる方向が一方向
のみである場合には、電流を供給する側の配線パターン
にのみ環状パターン領域を形成すれば本発明の効果を得
ることができる。
【００３５】併せて、本実施例では２本の配線パターン
を３個のバイアホールを介して電気的に接続する場合を
例にとって説明したが、３本以上の配線パターンを互い
に接続する場合にも同様の効果を得ることができ、ま
た、バイアホールの数も特に限定するものではない。
を３個のバイアホールを介して電気的に接続する場合を
例にとって説明したが、３本以上の配線パターンを互い
に接続する場合にも同様の効果を得ることができ、ま
た、バイアホールの数も特に限定するものではない。
【００３６】加えて、本実施例では異なる層の配線パタ
ーン間の電気的接続を行う場合について説明したが、本
発明は半導体基板と配線パターンとの電気的接続を行う
場合にも適用することができる。
ーン間の電気的接続を行う場合について説明したが、本
発明は半導体基板と配線パターンとの電気的接続を行う
場合にも適用することができる。
【００３７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、各穴部内を流れる電流の均一性に優れた半導体集
積回路の多層配線構造、すなわち、信頼性の高い半導体
集積回路の多層配線構造を提供することができる。
れば、各穴部内を流れる電流の均一性に優れた半導体集
積回路の多層配線構造、すなわち、信頼性の高い半導体
集積回路の多層配線構造を提供することができる。
【図１】本発明の一実施例に係わる半導体集積回路の多
層配線構造を概念的に示す斜視図である。
層配線構造を概念的に示す斜視図である。
【図２】（ａ）〜（ｃ）ともに、図１に示した多層配線
構造の各接続部に流れる電流値の比率を説明するための
グラフである。
構造の各接続部に流れる電流値の比率を説明するための
グラフである。
【図３】従来の半導体集積回路の多層配線構造の一例を
示す概念図であり、（ａ）は断面図、（ｂ）は配線部の
みを抽出して示した斜視図である。
示す概念図であり、（ａ）は断面図、（ｂ）は配線部の
みを抽出して示した斜視図である。
【図４】図４に示した多層配線構造の各接続部に流れる
電流値の比率を示すグラフである。
電流値の比率を示すグラフである。
１１，１３ 絶縁膜 １２，１４ 配線パターン １２ａ，１４ａ 環状パターン領域 １５ａ，１５ｂ，１５ｃ 接続部
Claims (3)
- 【請求項１】基板上に絶縁膜を介して形成した配線パタ
ーンをこの基板と電気的に接続するための半導体集積回
路の多層配線構造であって、 前記配線パターンが、環状に形成された環状パターン領
域を有し、 前記絶縁膜が、前記環状パターン領域と対向する位置に
形成された複数の穴部を有し、 この複数の穴部を介して前記環状パターン領域と前記基
板とが電気的に接続されていることを特徴とする半導体
集積回路の多層配線構造。 - 【請求項２】絶縁膜を介して形成された第１の配線パタ
ーンと第２の配線パターンとを電気的に接続するための
半導体集積回路の多層配線構造であって、 前記第１の配線パターンが、環状に形成された環状パタ
ーン領域を有し、 前記絶縁膜が、この環状パターン領域と対向する位置に
形成された複数の穴部を有し、 この複数の穴部を介して、前記環状パターン領域と前記
第２の配線パターンとが電気的に接続されていることを
特徴とする半導体集積回路の多層配線構造。 - 【請求項３】前記第２の配線パターンが、前記穴部と対
向する位置に、環状に形成された環状パターン領域を有
し、 前記複数の穴部を介して、前記第１の配線パターンの前
記環状パターン領域と前記第２の配線パターンの前記環
状パターン領域とが電気的に接続されていることを特徴
とする請求項２記載の半導体集積回路の多層配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23487092A JP3222566B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体集積回路の多層配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23487092A JP3222566B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体集積回路の多層配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685078A true JPH0685078A (ja) | 1994-03-25 |
| JP3222566B2 JP3222566B2 (ja) | 2001-10-29 |
Family
ID=16977631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23487092A Expired - Fee Related JP3222566B2 (ja) | 1992-09-02 | 1992-09-02 | 半導体集積回路の多層配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222566B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100744A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2003282574A (ja) * | 2003-02-26 | 2003-10-03 | Mitsubishi Electric Corp | 半導体装置 |
| CN112151485A (zh) * | 2020-09-25 | 2020-12-29 | 杰华特微电子（杭州）有限公司 | 半导体器件的封装结构及其封装方法 |
-
1992
- 1992-09-02 JP JP23487092A patent/JP3222566B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100744A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| JP2003282574A (ja) * | 2003-02-26 | 2003-10-03 | Mitsubishi Electric Corp | 半導体装置 |
| CN112151485A (zh) * | 2020-09-25 | 2020-12-29 | 杰华特微电子（杭州）有限公司 | 半导体器件的封装结构及其封装方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3222566B2 (ja) | 2001-10-29 |
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