JPH0683716A - 電気的書換可能型不揮発メモリ - Google Patents
電気的書換可能型不揮発メモリInfo
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- JPH0683716A JPH0683716A JP23343792A JP23343792A JPH0683716A JP H0683716 A JPH0683716 A JP H0683716A JP 23343792 A JP23343792 A JP 23343792A JP 23343792 A JP23343792 A JP 23343792A JP H0683716 A JPH0683716 A JP H0683716A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
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- G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
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- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 書込データのごく一部に書換頻度の高いデー
タを含むＥＥＰＲＯＭにおいて、メモリ容量の低減を図
る。 【構成】 アドレス検出回路１２は、指定された書込ア
ドレスが所定範囲内のアドレスか否かを検出し、その検
出の結果、所定範囲内のものであったときには、書込対
象データが高書換頻度データであると判定する。そし
て、データ作成回路１１により３組の同一データ（Ｄ7
〜Ｄ0 ）を用意し、これらをそれぞれ別個の３つのメモ
リセル（Ａ0 ，Ａ0 ’，Ａ0 ”）に重複的に書込む。読
出時には、各メモリセルからそれぞれデータを読み出
し、多数決論理回路１５により多数決で決定したデータ
を読出データとして出力する。
タを含むＥＥＰＲＯＭにおいて、メモリ容量の低減を図
る。 【構成】 アドレス検出回路１２は、指定された書込ア
ドレスが所定範囲内のアドレスか否かを検出し、その検
出の結果、所定範囲内のものであったときには、書込対
象データが高書換頻度データであると判定する。そし
て、データ作成回路１１により３組の同一データ（Ｄ7
〜Ｄ0 ）を用意し、これらをそれぞれ別個の３つのメモ
リセル（Ａ0 ，Ａ0 ’，Ａ0 ”）に重複的に書込む。読
出時には、各メモリセルからそれぞれデータを読み出
し、多数決論理回路１５により多数決で決定したデータ
を読出データとして出力する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性のメモリに係
わり、特に、電気的に書換えが可能な不揮発メモリに関
する。
わり、特に、電気的に書換えが可能な不揮発メモリに関
する。
【０００２】
【従来の技術】近年では、各種の電子装置において、初
期値条件設定用の記憶メモリとして、電気的な書換えが
可能な不揮発性のメモリとして、ＥＥＰＲＯＭが使用さ
れている。中でも、テレビやカメラのような民生市場に
おいては、頻繁にデータ更新の必要があるデータと、一
度設定すると殆ど書換えの必要のない初期値設定用のデ
ータとを混在した形で不揮発性メモリに記憶させる場合
がある。例えば、テレビを例にとると、電源をオフした
場合において、電源オフ直前におけるチャンネルすなわ
ち受信周波数や音量あるいは画面の輝度等の情報が電源
オフ時に記憶され、次回の電源投入時に前回オフ時と同
一の状態からスタートするようになっている。このよう
なデータ（以下ラストチャネルメモリデータと呼ぶ）に
ついては、電源オフ毎に記憶されるため、多数回のメモ
リ書換えが行われる。これに対し、例えばチャネルボタ
ンと周波数との対応付け（プリセット）を行うための初
期設定用データ等については、一旦設定した後は、殆ど
変更することはないため、その書換えの回数はたかだか
数回程度となっている。
期値条件設定用の記憶メモリとして、電気的な書換えが
可能な不揮発性のメモリとして、ＥＥＰＲＯＭが使用さ
れている。中でも、テレビやカメラのような民生市場に
おいては、頻繁にデータ更新の必要があるデータと、一
度設定すると殆ど書換えの必要のない初期値設定用のデ
ータとを混在した形で不揮発性メモリに記憶させる場合
がある。例えば、テレビを例にとると、電源をオフした
場合において、電源オフ直前におけるチャンネルすなわ
ち受信周波数や音量あるいは画面の輝度等の情報が電源
オフ時に記憶され、次回の電源投入時に前回オフ時と同
一の状態からスタートするようになっている。このよう
なデータ（以下ラストチャネルメモリデータと呼ぶ）に
ついては、電源オフ毎に記憶されるため、多数回のメモ
リ書換えが行われる。これに対し、例えばチャネルボタ
ンと周波数との対応付け（プリセット）を行うための初
期設定用データ等については、一旦設定した後は、殆ど
変更することはないため、その書換えの回数はたかだか
数回程度となっている。
【０００３】ところで、ＥＥＰＲＯＭの書換え特性は、
図７に示すようないわゆるバスタブカーブを描く。初期
不良は、製造工程における種々の原因により生ずる不良
であるが、これはテストによりスクリーニングすること
が出来るため、その後のランダム不良と摩耗不良が問題
となる。ランダム不良領域においては、その不良率は極
めて０に近いものであるが、これを限り無く０に近付け
るための一層の工夫が必要となる。また、摩耗領域にお
いては、書換え数と共に、不良率は急速に増大するた
め、この摩耗領域に入るまでの書換え数を出来るだけ伸
ばすための対策が必要となる。
図７に示すようないわゆるバスタブカーブを描く。初期
不良は、製造工程における種々の原因により生ずる不良
であるが、これはテストによりスクリーニングすること
が出来るため、その後のランダム不良と摩耗不良が問題
となる。ランダム不良領域においては、その不良率は極
めて０に近いものであるが、これを限り無く０に近付け
るための一層の工夫が必要となる。また、摩耗領域にお
いては、書換え数と共に、不良率は急速に増大するた
め、この摩耗領域に入るまでの書換え数を出来るだけ伸
ばすための対策が必要となる。
【０００４】このような対策として、従来は、いわゆる
ＥＣＣ（エラーコレクションコード）方式を用いてい
る。
ＥＣＣ（エラーコレクションコード）方式を用いてい
る。
【０００５】
【発明が解決しようとする課題】上記したＥＣＣ方式に
おいては、１ビットのエラーを訂正する場合において、
例えば、１ワード８ビットのデータに対して４ビットの
パリティビットが必要となる。これを全てのワードアド
レスに適用した場合には、チップサイズが大きくなり、
コストアップを招く原因ともなる。すなわち、上記した
テレビ受像機の場合のように、頻繁な書換えが必要なラ
ストチャネルメモリデータと殆ど書換えの必要のないプ
リセットメモリデータとが混在する場合には、後者すな
わちプリセットメモリデータについては、図７に示した
摩耗不良を考慮する必要は殆ど無く、ラストチャネルメ
モリデータについてのみ摩耗不良を考慮すればよい。し
かしながら、上記したように従来の方法においては、ラ
ストチャネルメモリデータがたとえ数バイト程度しか無
い場合においても、ＥＥＰＲＯＭの全てのワードアドレ
スについてバリティビットを付加するというＥＣＣ方式
をとっていたため、必要以上のメモリビットが必要とな
り、コストアップにつながるという問題があった。
おいては、１ビットのエラーを訂正する場合において、
例えば、１ワード８ビットのデータに対して４ビットの
パリティビットが必要となる。これを全てのワードアド
レスに適用した場合には、チップサイズが大きくなり、
コストアップを招く原因ともなる。すなわち、上記した
テレビ受像機の場合のように、頻繁な書換えが必要なラ
ストチャネルメモリデータと殆ど書換えの必要のないプ
リセットメモリデータとが混在する場合には、後者すな
わちプリセットメモリデータについては、図７に示した
摩耗不良を考慮する必要は殆ど無く、ラストチャネルメ
モリデータについてのみ摩耗不良を考慮すればよい。し
かしながら、上記したように従来の方法においては、ラ
ストチャネルメモリデータがたとえ数バイト程度しか無
い場合においても、ＥＥＰＲＯＭの全てのワードアドレ
スについてバリティビットを付加するというＥＣＣ方式
をとっていたため、必要以上のメモリビットが必要とな
り、コストアップにつながるという問題があった。
【０００６】この発明は係る課題を解決するためになさ
れたものであり、書換えが頻繁に行われるデータと殆ど
書換えの行われないデータとが混在するような用途に用
いられるより安価でかつ高信頼の電気的書換え可能型不
揮発メモリを提供することを目的とする。
れたものであり、書換えが頻繁に行われるデータと殆ど
書換えの行われないデータとが混在するような用途に用
いられるより安価でかつ高信頼の電気的書換え可能型不
揮発メモリを提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明に係
る電気的書換可能型不揮発メモリは、書換頻度の高い高
書換頻度データと書換頻度の低い低書換頻度データとを
混在して記憶する電気的書換可能型不揮発メモリにおい
て、(i) 書込対象データが高書換頻度データか低書換頻
度データかを識別するデータ識別手段と、(ii)このデー
タ識別手段の識別の結果、書込対象データが高書換頻度
データであったときは該書込対象データを高信頼性の所
定の方法でメモリセルに書込む一方、書込対象データが
低書換頻度データであったときは通常の方法でメモリセ
ルに書き込むデータ書込制御手段、とを有することを特
徴とするものである。
る電気的書換可能型不揮発メモリは、書換頻度の高い高
書換頻度データと書換頻度の低い低書換頻度データとを
混在して記憶する電気的書換可能型不揮発メモリにおい
て、(i) 書込対象データが高書換頻度データか低書換頻
度データかを識別するデータ識別手段と、(ii)このデー
タ識別手段の識別の結果、書込対象データが高書換頻度
データであったときは該書込対象データを高信頼性の所
定の方法でメモリセルに書込む一方、書込対象データが
低書換頻度データであったときは通常の方法でメモリセ
ルに書き込むデータ書込制御手段、とを有することを特
徴とするものである。
【０００８】請求項２記載の発明に係る電気的書換可能
型不揮発メモリは、書換頻度の高い高書換頻度データと
書換頻度の低い低書換頻度データとを混在して記憶する
電気的書換可能型不揮発メモリにおいて、(i) 指定され
た書込アドレスが所定範囲内のアドレスか否かを検出す
る書込アドレス検出手段と、(ii)この書込アドレス検出
手段による検出の結果、前記書込アドレスが前記所定範
囲内のものであった時、書込対象データが高書換頻度デ
ータであると判定し、これをそれぞれ複数のメモリセル
に重複して書き込むデータ書込手段と、(iii) このデー
タ書込手段により前記複数のセルに書き込まれたデータ
を読出し、これを基に、１つの読出データを決定する読
出データ決定手段、とを有することを特徴とするもので
ある。
型不揮発メモリは、書換頻度の高い高書換頻度データと
書換頻度の低い低書換頻度データとを混在して記憶する
電気的書換可能型不揮発メモリにおいて、(i) 指定され
た書込アドレスが所定範囲内のアドレスか否かを検出す
る書込アドレス検出手段と、(ii)この書込アドレス検出
手段による検出の結果、前記書込アドレスが前記所定範
囲内のものであった時、書込対象データが高書換頻度デ
ータであると判定し、これをそれぞれ複数のメモリセル
に重複して書き込むデータ書込手段と、(iii) このデー
タ書込手段により前記複数のセルに書き込まれたデータ
を読出し、これを基に、１つの読出データを決定する読
出データ決定手段、とを有することを特徴とするもので
ある。
【０００９】請求項３記載の発明に係る電気的書換可能
型不揮発メモリは、書換頻度の高い高書換頻度データと
書換頻度の低い低書換頻度データとを混在して記憶する
電気的書換可能型不揮発メモリにおいて、(i) 指定され
た書込アドレスが所定範囲内のアドレスか否かを検出す
る書込アドレス検出手段と、(ii)この書込アドレス検出
手段による検出の結果、前記書込アドレスが前記所定範
囲内のものであったとき、書込対象データが高書換頻度
データであると判定し、これにエラー訂正符号を付加し
てメモリセルに書き込むデータ書込手段と、(iii) この
データ書込手段により書き込まれたデータを読み出し、
前記エラー訂正符号を基にエラー訂正を行うエラー訂正
手段、とを有することを特徴とするものである。
型不揮発メモリは、書換頻度の高い高書換頻度データと
書換頻度の低い低書換頻度データとを混在して記憶する
電気的書換可能型不揮発メモリにおいて、(i) 指定され
た書込アドレスが所定範囲内のアドレスか否かを検出す
る書込アドレス検出手段と、(ii)この書込アドレス検出
手段による検出の結果、前記書込アドレスが前記所定範
囲内のものであったとき、書込対象データが高書換頻度
データであると判定し、これにエラー訂正符号を付加し
てメモリセルに書き込むデータ書込手段と、(iii) この
データ書込手段により書き込まれたデータを読み出し、
前記エラー訂正符号を基にエラー訂正を行うエラー訂正
手段、とを有することを特徴とするものである。
【００１０】請求項４記載の発明に係る電気的書換可能
型不揮発メモリは、書換頻度の高い高書換頻度データと
書換頻度の低い低書換頻度データとを混在して記憶する
電気的書換可能型不揮発メモリにおいて、(i) 指定され
た書込アドレスが所定範囲内のアドレスか否かを検出す
る書込アドレス検出手段と、(ii)この書込アドレス検出
手段による検出の結果、前記書込アドレスが前記所定範
囲内のものであったとき、書込対象データが高書換頻度
データであると判定し、該書込対象データ及びこれを反
転したデータをそれぞれメモリセルに書き込むデータ書
込手段と、(iii) このデータ書込手段により書き込まれ
た両データを読み出し、その差分をとって読出データを
作成する差分データ作成手段、とを有することを特徴と
するものである。
型不揮発メモリは、書換頻度の高い高書換頻度データと
書換頻度の低い低書換頻度データとを混在して記憶する
電気的書換可能型不揮発メモリにおいて、(i) 指定され
た書込アドレスが所定範囲内のアドレスか否かを検出す
る書込アドレス検出手段と、(ii)この書込アドレス検出
手段による検出の結果、前記書込アドレスが前記所定範
囲内のものであったとき、書込対象データが高書換頻度
データであると判定し、該書込対象データ及びこれを反
転したデータをそれぞれメモリセルに書き込むデータ書
込手段と、(iii) このデータ書込手段により書き込まれ
た両データを読み出し、その差分をとって読出データを
作成する差分データ作成手段、とを有することを特徴と
するものである。
【００１１】
【作用】請求項１記載の発明に係る電気的書換可能型不
揮発メモリでは、書込対象データが高書換頻度データか
あるいは低書換頻度データかというデータ種別の判定が
行われ、その判定結果に応じた方法でデータ書込が行わ
れる。
揮発メモリでは、書込対象データが高書換頻度データか
あるいは低書換頻度データかというデータ種別の判定が
行われ、その判定結果に応じた方法でデータ書込が行わ
れる。
【００１２】請求項２記載の発明に係る電気的書換可能
型不揮発メモリでは、指定書込アドレスが所定範囲内の
アドレスか否かの検出を行い、その結果所定範囲内の場
合には、書込対象データが高書換頻度データであると判
定され、複数のメモリセルに重複して書き込まれる。そ
して、読出に際しては、書き込まれた複数のデータを基
に１つの読出データを決定して出力する。
型不揮発メモリでは、指定書込アドレスが所定範囲内の
アドレスか否かの検出を行い、その結果所定範囲内の場
合には、書込対象データが高書換頻度データであると判
定され、複数のメモリセルに重複して書き込まれる。そ
して、読出に際しては、書き込まれた複数のデータを基
に１つの読出データを決定して出力する。
【００１３】請求項３記載の発明に係る電気的書換可能
型不揮発メモリでは、指定書込アドレスが所定範囲内の
アドレスか否かの検出を行い、その結果所定範囲内の場
合には、書込対象データが高書換頻度データであると判
定され、これにエラー訂正符号を付加してメモリセルに
書き込まれる。そして、読出に際しては、エラー訂正符
号を用いたエラー訂正が行われる。
型不揮発メモリでは、指定書込アドレスが所定範囲内の
アドレスか否かの検出を行い、その結果所定範囲内の場
合には、書込対象データが高書換頻度データであると判
定され、これにエラー訂正符号を付加してメモリセルに
書き込まれる。そして、読出に際しては、エラー訂正符
号を用いたエラー訂正が行われる。
【００１４】請求項４記載の発明に係る電気的書換可能
型不揮発メモリでは、指定書込アドレスが所定範囲内の
アドレスか否かの検出を行い、その結果所定範囲内の場
合には、書込対象データが高書換頻度データであると判
定され、該書込対象データ及びこれを反転したデータが
それぞれメモリセルに書き込まれる。そして、読出に際
しては、元のデータと反転データとの差分が読出データ
として出力される。
型不揮発メモリでは、指定書込アドレスが所定範囲内の
アドレスか否かの検出を行い、その結果所定範囲内の場
合には、書込対象データが高書換頻度データであると判
定され、該書込対象データ及びこれを反転したデータが
それぞれメモリセルに書き込まれる。そして、読出に際
しては、元のデータと反転データとの差分が読出データ
として出力される。
【００１５】
【実施例】以下、図面に基づき、本発明の実施例を詳細
に説明する。
に説明する。
【００１６】図１は本発明の第１の実施例におけるＥＥ
ＰＲＯＭを表したものである。なおここでは、１ワード
が８ビットのＥＥＰＲＯＭについて説明するものとす
る。図に示すように、この回路にはデータ作成回路１１
が備えられ、アドレス検出回路１２へと接続されてい
る。このデータ作成回路１１に８ビット幅の書込データ
１７としてＤ7 〜Ｄ0 が入力されると、アドレス検出回
路１２はアドレスデータ１８をチェックし、このアドレ
スが所定のアドレスであったことを検出すると検出信号
２０をデータ作成回路１１に出力する。データ作成回路
１１は、検出信号２０を受けた場合には、書込データＤ
7 〜Ｄ0 を、レジスタ１６−１〜１６−３にそれぞれ書
き込む。ここで、所定のアドレスとは、“０”〜“３”
までの４アドレスであり、これらのアドレスには書換頻
度の高いデータを書き込むものとする。そしてその他の
ワードアドレスには、書換頻度の低いデータを書き込む
ものとする。
ＰＲＯＭを表したものである。なおここでは、１ワード
が８ビットのＥＥＰＲＯＭについて説明するものとす
る。図に示すように、この回路にはデータ作成回路１１
が備えられ、アドレス検出回路１２へと接続されてい
る。このデータ作成回路１１に８ビット幅の書込データ
１７としてＤ7 〜Ｄ0 が入力されると、アドレス検出回
路１２はアドレスデータ１８をチェックし、このアドレ
スが所定のアドレスであったことを検出すると検出信号
２０をデータ作成回路１１に出力する。データ作成回路
１１は、検出信号２０を受けた場合には、書込データＤ
7 〜Ｄ0 を、レジスタ１６−１〜１６−３にそれぞれ書
き込む。ここで、所定のアドレスとは、“０”〜“３”
までの４アドレスであり、これらのアドレスには書換頻
度の高いデータを書き込むものとする。そしてその他の
ワードアドレスには、書換頻度の低いデータを書き込む
ものとする。
【００１７】さて、レジスタ１６−１〜１６−３のデー
タは、それぞれリードライトアンプ１３−１〜１３−３
を介してメモリ１４の該当するワードアドレスのメモリ
セルに書き込まれる。ここではワードアドレス“０”の
３つのメモリセルＡ0 〜Ａ0”にそれぞれ書き込まれ
る。
タは、それぞれリードライトアンプ１３−１〜１３−３
を介してメモリ１４の該当するワードアドレスのメモリ
セルに書き込まれる。ここではワードアドレス“０”の
３つのメモリセルＡ0 〜Ａ0”にそれぞれ書き込まれ
る。
【００１８】一方、アドレス検出回路１２が検出したア
ドレスが、上記した“０”〜“３”の４アドレス以外で
あった場合には、データ作成回路１１は、レジスタ１６
−１にのみデータをセットし、これを該当するワードア
ドレスのメモリセルＡ0 にのみ書き込む。
ドレスが、上記した“０”〜“３”の４アドレス以外で
あった場合には、データ作成回路１１は、レジスタ１６
−１にのみデータをセットし、これを該当するワードア
ドレスのメモリセルＡ0 にのみ書き込む。
【００１９】このデータを読み出す場合には、例えばア
ドレス“０”の３つのメモリセルＡ0 ，Ａ0 ’，Ａ0 ”
からそれぞれデータを読み出し、リードライトアンプ１
３−１〜１３−３を介して多数決論理回路１５に入力す
る。この多数決論理回路１５では、読み出した３つのデ
ータのうち２つ以上のデータが一致するものを採用し、
これを読出データ１９として出力する。
ドレス“０”の３つのメモリセルＡ0 ，Ａ0 ’，Ａ0 ”
からそれぞれデータを読み出し、リードライトアンプ１
３−１〜１３−３を介して多数決論理回路１５に入力す
る。この多数決論理回路１５では、読み出した３つのデ
ータのうち２つ以上のデータが一致するものを採用し、
これを読出データ１９として出力する。
【００２０】このように、本実施例においては、書換頻
度が大きいデータについては、３重のデータ書込みを行
う一方、書換えの殆ど行われないデータについては、単
一のデータ書込みを行う。そして、３重のデータ書込み
の行われたものについては、多数決論理により読出しを
行うため、データ誤りの発生が極力抑制され、信頼性が
確保される。
度が大きいデータについては、３重のデータ書込みを行
う一方、書換えの殆ど行われないデータについては、単
一のデータ書込みを行う。そして、３重のデータ書込み
の行われたものについては、多数決論理により読出しを
行うため、データ誤りの発生が極力抑制され、信頼性が
確保される。
【００２１】図２は、本発明の第２の実施例におけるＥ
ＥＰＲＯＭを表わしたものである。この図で、第１の実
施例（図１）と同一部分には同一の符号を付し、適宜説
明を省略する。本実施例においては、書込データＤ7 〜
Ｄ0 をリードライトアンプ２２を介してメモリ２０の異
なったワードアドレスに３重書込みを行う。そして、読
出しに際しては、アドレス検出回路１２が、書換頻度の
多いデータの読出アドレスを検出した場合には、タイミ
ング発生回路２１からタイミング信号が出力され、切換
器２３の切換制御が行われる。これにより、３つの異な
ったワードアドレスに対応したメモリセルＡ0 ，
Ａ0 ’，Ａ0 ”からそれぞれデータが読出され、切換器
２３を介してレジスタ２４にそれぞれデータＤ7 〜
Ｄ0 ，Ｄ7 ’〜Ｄ0’，Ｄ7 ”〜Ｄ0 ”として格納され
る。そして、これらのレジスタの値が多数決論理回路１
５に読出され、多数決論理により読出しデータが決定さ
れ読出しデータ１９として出力される。
ＥＰＲＯＭを表わしたものである。この図で、第１の実
施例（図１）と同一部分には同一の符号を付し、適宜説
明を省略する。本実施例においては、書込データＤ7 〜
Ｄ0 をリードライトアンプ２２を介してメモリ２０の異
なったワードアドレスに３重書込みを行う。そして、読
出しに際しては、アドレス検出回路１２が、書換頻度の
多いデータの読出アドレスを検出した場合には、タイミ
ング発生回路２１からタイミング信号が出力され、切換
器２３の切換制御が行われる。これにより、３つの異な
ったワードアドレスに対応したメモリセルＡ0 ，
Ａ0 ’，Ａ0 ”からそれぞれデータが読出され、切換器
２３を介してレジスタ２４にそれぞれデータＤ7 〜
Ｄ0 ，Ｄ7 ’〜Ｄ0’，Ｄ7 ”〜Ｄ0 ”として格納され
る。そして、これらのレジスタの値が多数決論理回路１
５に読出され、多数決論理により読出しデータが決定さ
れ読出しデータ１９として出力される。
【００２２】この様に、本実施例においては、書換頻度
の高いデータは、異なるワードアドレスに３重書込みが
行われ、読出しに際しては多数決論理により行われるた
め、データエラーが少なくなり信頼性が確保される。
の高いデータは、異なるワードアドレスに３重書込みが
行われ、読出しに際しては多数決論理により行われるた
め、データエラーが少なくなり信頼性が確保される。
【００２３】図３は、本発明の第３の実施例におけるＥ
ＥＰＲＯＭを表わしたものである。本実施例において
は、図に示したように、パリティビット付加回路３１を
設け、アドレス検出回路１２が、書換頻度の高いデータ
アドレスを検出した場合にのみ、８ビットのデータに４
ビットのパリティビットを付加し、リードライトアンプ
３３を介してメモリ３４に書込む。例えば、アドレスが
“０”であった場合にはメモリセルＡ0 とメモリセルＰ
0 に書込まれる。そして読出しの場合には、これらの８
ビットのデータと４ビットのパリティデータの合計１２
ビットがＥＣＣ回路３２に読出され、ここでエラー訂正
が行われて８ビットの読出しデータ１９として出力され
る。
ＥＰＲＯＭを表わしたものである。本実施例において
は、図に示したように、パリティビット付加回路３１を
設け、アドレス検出回路１２が、書換頻度の高いデータ
アドレスを検出した場合にのみ、８ビットのデータに４
ビットのパリティビットを付加し、リードライトアンプ
３３を介してメモリ３４に書込む。例えば、アドレスが
“０”であった場合にはメモリセルＡ0 とメモリセルＰ
0 に書込まれる。そして読出しの場合には、これらの８
ビットのデータと４ビットのパリティデータの合計１２
ビットがＥＣＣ回路３２に読出され、ここでエラー訂正
が行われて８ビットの読出しデータ１９として出力され
る。
【００２４】この様に、本実施例においては、書換頻度
の高いデータにのみパリティビットを付加しエラー訂正
処理を行うことにより、データ誤りを低減し信頼性を確
保できる。
の高いデータにのみパリティビットを付加しエラー訂正
処理を行うことにより、データ誤りを低減し信頼性を確
保できる。
【００２５】図４は、本発明の第４の実施例におけるＥ
ＥＰＲＯＭを表わしたものである。この実施例において
は、反転データ作成回路４１を設け、アドレス検出回路
１２がアドレスデータ１８から書換頻度の高いデータア
ドレスを検出した場合に、書込データの値を反転したデ
ータＤ’を作成する。そして、アドレス検出回路１２か
らの検出信号に伴ってタイミング発生回路２１から出力
されるタイミング信号のタイミングで、切換器４４、ラ
イトアンプ４３、切換器４５を介してメモリ４６のメモ
リセルＡ0 ，Ａ0 ’にそれぞれ書込まれる。そして、こ
れらの２つのデータは、読出しの場合には差動型リード
アンプ４７に入力され、その差動出力が読出データ１９
として出力される。一般に、ＥＥＰＲＯＭにおいては、
図５に示すように、書込みデータの“０”に対応してト
ランジスタのスレショルド電圧ＶTHとして例えば−２Ｖ
を対応付け、データ“１”に対応してＶTHとして例えば
＋７Ｖを対応させる。そして、読出しの場合には、図６
に示すように、トランジスタ５１のベースに読出し電圧
として２Ｖを印加する。例えば、トランジスタ５１のス
レショルド電圧ＶTHが＋７Ｖに設定されている場合に
は、トランジスタ５１はオン動作をしないため、点ａの
電位は“Ｈ”となる。これにより、インバータ５３によ
り反転された“Ｌ”が出力される。一方、トランジスタ
５１のスレショルド電圧ＶTHが−２Ｖに設定されている
場合には、このトランジスタはオンとなるため、抵抗性
負荷５２を流れる電流により電圧降下が生じ、点ａの電
位は“Ｌ”となる。これによりインバータ５３により出
力電圧は“Ｈ”となる。すなわち、トランジスタ５１の
スレショルド電圧ＶTHを７Ｖ又は−２Ｖに設定すること
により、読出データとしてそれぞれ“０”及び“１”が
出力されるようになっている。
ＥＰＲＯＭを表わしたものである。この実施例において
は、反転データ作成回路４１を設け、アドレス検出回路
１２がアドレスデータ１８から書換頻度の高いデータア
ドレスを検出した場合に、書込データの値を反転したデ
ータＤ’を作成する。そして、アドレス検出回路１２か
らの検出信号に伴ってタイミング発生回路２１から出力
されるタイミング信号のタイミングで、切換器４４、ラ
イトアンプ４３、切換器４５を介してメモリ４６のメモ
リセルＡ0 ，Ａ0 ’にそれぞれ書込まれる。そして、こ
れらの２つのデータは、読出しの場合には差動型リード
アンプ４７に入力され、その差動出力が読出データ１９
として出力される。一般に、ＥＥＰＲＯＭにおいては、
図５に示すように、書込みデータの“０”に対応してト
ランジスタのスレショルド電圧ＶTHとして例えば−２Ｖ
を対応付け、データ“１”に対応してＶTHとして例えば
＋７Ｖを対応させる。そして、読出しの場合には、図６
に示すように、トランジスタ５１のベースに読出し電圧
として２Ｖを印加する。例えば、トランジスタ５１のス
レショルド電圧ＶTHが＋７Ｖに設定されている場合に
は、トランジスタ５１はオン動作をしないため、点ａの
電位は“Ｈ”となる。これにより、インバータ５３によ
り反転された“Ｌ”が出力される。一方、トランジスタ
５１のスレショルド電圧ＶTHが−２Ｖに設定されている
場合には、このトランジスタはオンとなるため、抵抗性
負荷５２を流れる電流により電圧降下が生じ、点ａの電
位は“Ｌ”となる。これによりインバータ５３により出
力電圧は“Ｈ”となる。すなわち、トランジスタ５１の
スレショルド電圧ＶTHを７Ｖ又は−２Ｖに設定すること
により、読出データとしてそれぞれ“０”及び“１”が
出力されるようになっている。
【００２６】ところが、図５に示すように、書換回数が
増大するにつれ、このスレショルド電圧ＶTHがそれぞれ
０Ｖにそれぞれ接近するため、ある点Ｘにおいて、スレ
ショルド電圧ＶTHが２Ｖとなった以降においては、確実
に読出しエラーとなる。しかしながら、図４に示したよ
うに、データＤと反転データＤ’の２つをメモリに書込
んでおき、読出しに際してはこれらの差を取るようにし
ているため、図５に示すように、書換回数がＸ以上とな
った場合においても、７Ｖのレベルと−２Ｖのレベルが
反転することはなく、差動増幅器４７からは、正しいデ
ータが出力されメモリの寿命を延命することができる。
増大するにつれ、このスレショルド電圧ＶTHがそれぞれ
０Ｖにそれぞれ接近するため、ある点Ｘにおいて、スレ
ショルド電圧ＶTHが２Ｖとなった以降においては、確実
に読出しエラーとなる。しかしながら、図４に示したよ
うに、データＤと反転データＤ’の２つをメモリに書込
んでおき、読出しに際してはこれらの差を取るようにし
ているため、図５に示すように、書換回数がＸ以上とな
った場合においても、７Ｖのレベルと−２Ｖのレベルが
反転することはなく、差動増幅器４７からは、正しいデ
ータが出力されメモリの寿命を延命することができる。
【００２７】なお、以上の実施例においては、１ワード
が８ビットのメモリについて説明したがこれに限るもの
ではなく、１ワードが１６ビットあるいはそれ以上のメ
モリについても適用できることは言うまでもない。
が８ビットのメモリについて説明したがこれに限るもの
ではなく、１ワードが１６ビットあるいはそれ以上のメ
モリについても適用できることは言うまでもない。
【００２８】また、上記実施例においては、メモリアド
レスの内の４つのアドレス“０”〜“３”を書換頻度の
高いデータの書込み用に設定することとしたが、これに
限るものではなく、必要に応じこのような特別なアドレ
ス領域を増減しても良いことはもちろんである。
レスの内の４つのアドレス“０”〜“３”を書換頻度の
高いデータの書込み用に設定することとしたが、これに
限るものではなく、必要に応じこのような特別なアドレ
ス領域を増減しても良いことはもちろんである。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、高書換頻度データと低書換頻度データとを電気的書
換可能型不揮発メモリに混在して記憶させる場合に、そ
のデータの書換頻度に応じた方法でデータ書込を行うこ
ととしたので、ごく一部の高書換頻度データの存在を理
由に低書換頻度データについて必要以上の信頼性をもっ
た書込・読出処理を行う必要がなく、また、メモリ容量
も少なくて済むという効果がある。
ば、高書換頻度データと低書換頻度データとを電気的書
換可能型不揮発メモリに混在して記憶させる場合に、そ
のデータの書換頻度に応じた方法でデータ書込を行うこ
ととしたので、ごく一部の高書換頻度データの存在を理
由に低書換頻度データについて必要以上の信頼性をもっ
た書込・読出処理を行う必要がなく、また、メモリ容量
も少なくて済むという効果がある。
【図１】本発明の第１の実施例における電気的書換可能
型不揮発メモリを示すブロック図である。
型不揮発メモリを示すブロック図である。
【図２】本発明の第２の実施例における電気的書換可能
型不揮発メモリを示すブロック図である。
型不揮発メモリを示すブロック図である。
【図３】本発明の第３の実施例における電気的書換可能
型不揮発メモリを示すブロック図である。
型不揮発メモリを示すブロック図である。
【図４】本発明の第４の実施例における電気的書換可能
型不揮発メモリを示すブロック図である。
型不揮発メモリを示すブロック図である。
【図５】ＥＥＰＲＯＭにおけるトランジスタのスレショ
ルド電圧と書換回数との関係を示す特性図である。
ルド電圧と書換回数との関係を示す特性図である。
【図６】ＥＥＰＲＯＭからのデータ読出しの原理を示す
説明図である。
説明図である。
【図７】一般的なＥＥＰＲＯＭにおけるエラー発生率と
書換回数との関係を示す特性図である。
書換回数との関係を示す特性図である。
１１ データ作成回路 １２ アドレス検出回路 １４，２５，３４，４６ メモリ １５ 多数決論理回路 ２１ タイミング発生回路 ３１ パリティビット付加回路 ３２ エラー訂正回路 ４１ 反転データ作成回路 ４７ 差動型リードアンプ ５２ 抵抗性負荷
Claims (4)
- 【請求項１】 書換頻度の高い高書換頻度データと書換
頻度の低い低書換頻度データとを混在して記憶する電気
的書換可能型不揮発メモリにおいて、 書込対象データが高書換頻度データか低書換頻度データ
かを識別するデータ識別手段と、 このデータ識別手段の識別の結果、書込対象データが高
書換頻度データであったときは該書込対象データを高信
頼性の所定の方法でメモリセルに書込む一方、書込対象
データが低書換頻度データであったときは通常の方法で
メモリセルに書き込むデータ書込制御手段とを設けたこ
とを特徴とする電気的書換可能型不揮発メモリ。 - 【請求項２】 書換頻度の高い高書換頻度データと書換
頻度の低い低書換頻度データとを混在して記憶する電気
的書換可能型不揮発メモリにおいて、 指定された書込アドレスが所定範囲内のアドレスか否か
を検出する書込アドレス検出手段と、 この書込アドレス検出手段による検出の結果、前記書込
アドレスが前記所定範囲内のものであったとき、書込対
象データが高書換頻度データであると判定し、これをそ
れぞれ複数のメモリセルに重複して書き込むデータ書込
手段と、 このデータ書込手段により前記複数のセルに書き込まれ
たデータを読出し、これを基に、１つの読出データを決
定する読出データ決定手段とを具備することを特徴とす
る電気的書換可能型不揮発メモリ。 - 【請求項３】 書換頻度の高い高書換頻度データと書換
頻度の低い低書換頻度データとを混在して記憶する電気
的書換可能型不揮発メモリにおいて、 指定された書込アドレスが所定範囲内のアドレスか否か
を検出する書込アドレス検出手段と、 この書込アドレス検出手段による検出の結果、前記書込
アドレスが前記所定範囲内のものであったとき、書込対
象データが高書換頻度データであると判定し、これにエ
ラー訂正符号を付加してメモリセルに書き込むデータ書
込手段と、 このデータ書込手段により書き込まれたデータを読み出
し、前記エラー訂正符号を基にエラー訂正を行うエラー
訂正手段とを具備することを特徴とする電気的書換可能
型不揮発メモリ。 - 【請求項４】 書換頻度の高い高書換頻度データと書換
頻度の低い低書換頻度データとを混在して記憶する電気
的書換可能型不揮発メモリにおいて、 指定された書込アドレスが所定範囲内のアドレスか否か
を検出する書込アドレス検出手段と、 この書込アドレス検出手段による検出の結果、前記書込
アドレスが前記所定範囲内のものであったとき、書込対
象データが高書換頻度データであると判定し、該書込対
象データ及びこれを反転したデータをそれぞれメモリセ
ルに書き込むデータ書込手段と、 このデータ書込手段により書き込まれた両データを読み
出し、その差分をとって読出データを作成する差分デー
タ作成手段とを具備することを特徴とする電気的書換可
能型不揮発メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23343792A JPH0683716A (ja) | 1992-09-01 | 1992-09-01 | 電気的書換可能型不揮発メモリ |
| US08/361,871 US5535162A (en) | 1992-09-01 | 1994-12-22 | Electrically erasable read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23343792A JPH0683716A (ja) | 1992-09-01 | 1992-09-01 | 電気的書換可能型不揮発メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683716A true JPH0683716A (ja) | 1994-03-25 |
Family
ID=16955030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23343792A Pending JPH0683716A (ja) | 1992-09-01 | 1992-09-01 | 電気的書換可能型不揮発メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5535162A (ja) |
| JP (1) | JPH0683716A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0764330A1 (en) * | 1995-03-17 | 1997-03-26 | Atmel Corporation | Eeprom array with flash-like core |
| KR20020021001A (ko) * | 2000-09-12 | 2002-03-18 | 가나이 쓰토무 | 데이터 처리시스템 및 데이터 처리방법 |
| JP2004503891A (ja) * | 2000-06-13 | 2004-02-05 | エスティーマイクロエレクトロニクス | 誤り訂正回路を備えた安全なｅｅｐｒｏｍメモリ |
| JP2008097403A (ja) * | 2006-10-13 | 2008-04-24 | Nec Corp | 不揮発性メモリ装置 |
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
| JP2011505649A (ja) * | 2007-12-04 | 2011-02-24 | マイクロン テクノロジー， インク． | メモリセルの感知 |
| US7898858B2 (en) | 2008-01-31 | 2011-03-01 | Nec Corporation | Memory module |
| US8164961B2 (en) | 2009-01-14 | 2012-04-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device which can electrically rewrite data and system therefor |
| JP2012253657A (ja) * | 2011-06-06 | 2012-12-20 | Nec Engineering Ltd | 多数決回路を使用した半導体集積回路及び多数決方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19622275A1 (de) * | 1996-06-03 | 1997-12-04 | Siemens Ag | Redundanzkonzept für integrierte Speicher mit ROM-Speicherzellen |
| JPH1196776A (ja) * | 1997-09-18 | 1999-04-09 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ装置 |
| TW397982B (en) * | 1997-09-18 | 2000-07-11 | Sanyo Electric Co | Nonvolatile semiconductor memory device |
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| CN100485816C (zh) * | 2004-02-10 | 2009-05-06 | 株式会社半导体能源研究所 | 非易失性存储器及其ic卡、id卡和id标签 |
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-
1992
- 1992-09-01 JP JP23343792A patent/JPH0683716A/ja active Pending
-
1994
- 1994-12-22 US US08/361,871 patent/US5535162A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5535162A (en) | 1996-07-09 |
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