[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH0676783A - 半導体装置の製造方法およびその製造装置 - Google Patents

半導体装置の製造方法およびその製造装置

Info

Publication number
JPH0676783A
JPH0676783A JP4225963A JP22596392A JPH0676783A JP H0676783 A JPH0676783 A JP H0676783A JP 4225963 A JP4225963 A JP 4225963A JP 22596392 A JP22596392 A JP 22596392A JP H0676783 A JPH0676783 A JP H0676783A
Authority
JP
Japan
Prior art keywords
wafer
stage
semiconductor device
wafers
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4225963A
Other languages
English (en)
Inventor
Susumu Yamamoto
晋 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Information and Control Systems Corp
Original Assignee
Toshiba Corp
Toshiba Information and Control Systems Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Information and Control Systems Corp filed Critical Toshiba Corp
Priority to JP4225963A priority Critical patent/JPH0676783A/ja
Publication of JPH0676783A publication Critical patent/JPH0676783A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Physical Vapour Deposition (AREA)

Abstract

(57)【要約】 【目的】この発明は、イオン注入の際、チャネリングを
防止するために入射角度θを設けても、シャドウイング
現象によるオフセットの発生を防止する。 【構成】ステ−ジ21は底部21b および傾斜部21c から構
成されており、前記傾斜部21c は底部21b に対して所定
の角度θを上方に傾けて形成されている。前記傾斜部21
c の上に第1乃至第4のウェ−ハステ−ジ22〜25を設
け、これらウェ−ハステ−ジ22〜25それぞれの上に第1
乃至第4のウェ−ハ26〜29を載置する。このような構成
において、前記ステ−ジ21を第1の矢印31の方向に回転
させるとともに、前記ウェ−ハステ−ジ22〜25それぞれ
を第2乃至第5の矢印32〜35の方向に回転させる。次
に、前記ステ−ジ21の上方に設けられた図示せぬイオン
注入源から不純物イオンを前記ウェ−ハ26〜29に注入し
ている。従って、シャドウイング現象によるオフセット
の発生を防止できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、イオン注入の際のシ
ャドウイング現象の発生を防止した半導体装置の製造方
法およびその製造装置に関する。
【0002】
【従来の技術】図7は、従来の半導体装置の製造装置を
示す平面図であり、図8は、図7に示す8−8線に沿っ
た断面図である。軸1aを中心として回転自在に設けら
れたステ−ジ1は底部1bおよび傾斜部1cから構成さ
れており、前記傾斜部1cは底部1bに対して所定の角
度θを上方に傾けて形成されている。前記傾斜部1cの
上には第1乃至第4のウェ−ハ2〜5が載置される。
【0003】上記構成において、前記ステ−ジ1は図7
に示す軸1aを中心として矢印6の方向に回転され、前
記傾斜部1cの上方に設けられた図示せぬイオン注入源
から加速された不純物イオンが図8に示す矢印7の方向
に向けて前記ウェ−ハ2〜5に注入される。この際、前
記ウェ−ハ2〜5はθの角度で傾けられた状態で載置さ
れているため、図9に示すように、前記不純物イオンは
第1のウェ−ハ2の垂直軸9に対してθの角度を有する
一つの方向から入射される。このように、入射角度θを
設けているのはチャネリングを防止するためである。
【0004】図10は、図9に示すウェ−ハ2の要部を
示す拡大断面図である。シリコン基板10の表面上には
ゲ−ト酸化膜13が設けられており、このゲ−ト酸化膜
13の上には高さがHのゲ−ト電極11が設けられてい
る。このゲ−ト電極11をマスクとして自己整合的に上
記半導体装置の製造装置を用いてイオン注入することに
より、前記シリコン基板10にはソ−ス・ドレイン領域
の拡散層14が設けられる。
【0005】
【発明が解決しようとする課題】ところで、前記ゲ−ト
電極11をマスクとしてイオン注入する際、チャネリン
グを防止するために不純物イオンをウェ−ハ2の垂直軸
9に対してθの角度で入射させている。このため、前記
ゲ−ト電極11の高さHによってイオン注入の影ができ
ること、すなわちシャドウイング現象により、ソ−ス・
ドレイン領域の拡散層14には図10に示すオフセット
12が形成される。この結果、ソ−ス領域およびドレイ
ン領域それぞれの拡散層14はゲ−ト電極11に対して
非対称な構造となり、トランジスタ特性が劣化すること
がある。
【0006】この発明は上記のような事情を考慮してな
されたものであり、その目的は、自己整合的にイオン注
入する際、チャネリングを防止するために入射角度θを
設けても、シャドウイング現象によるオフセットの発生
を防止することができる半導体装置の製造方法およびそ
の製造装置を提供することにある。
【0007】
【課題を解決するための手段】この発明は、上記課題を
解決するため、第1のステ−ジを回転させるとともに、
この第1のステ−ジの上に設けられ、ウェ−ハを保持す
る第2のステ−ジを回転させる工程と、前記回転してい
るウェ−ハにイオン注入源から斜めに不純物イオンを入
射する工程とを具備することを特徴としている。
【0008】また、回転可能に形成された第1のステ−
ジと、前記第1のステ−ジの上に設けられ、イオン注入
源から斜めに不純物イオンが入射されるウェ−ハを保持
する回転可能に形成された第2のステ−ジとを具備する
ことを特徴としている。また、前記第1のステ−ジは、
傾斜部を有することを特徴としている。
【0009】
【作用】この発明は、第1のステ−ジの上に第2のステ
−ジを設け、この第2のステ−ジの上にウェ−ハを載置
している。チャネリングを防止するため、前記ウェ−ハ
にイオン注入源から斜めに不純物イオンを入射してい
る。この際、前記第1のステ−ジを回転させるととも
に、前記第2のステ−ジも回転させている。このため、
前記不純物イオンを前記ウェ−ハに入射する方向は一つ
ではなく、複数となる。したがって、シャドウイング現
象によるオフセットの発生を防止することができる。
【0010】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
【0011】図1は、この発明の第1の実施例による半
導体装置の製造装置を示す平面図であり、図2は、図1
に示す2−2線に沿った断面図である。第1の軸21a
を中心として回転自在に設けられたステ−ジ21は底部
21bおよび傾斜部21cから構成されており、前記傾
斜部21cは底部21bに対して所定の角度θを上方に
傾けて形成されている。前記傾斜部21cの上には第1
乃至第4のウェ−ハステ−ジ22〜25が設けられてお
り、これらウェ−ハステ−ジ22〜25は第2乃至第5
の軸22a〜25aを中心として回転自在に形成されて
いる。前記第1乃至第4のウェ−ハステ−ジ22〜25
それぞれの上には第1乃至第4のウェ−ハ26〜29が
載置される。したがって、これらウェ−ハ26〜29も
前記傾斜部21cにより底部21bに対して所定の角度
θを上方に傾けた状態とされている。
【0012】上記構成において、前記ステ−ジ21は図
1に示す第1の軸21aを中心として第1の矢印31の
方向に回転されるとともに、前記第1乃至第4のウェ−
ハステ−ジ22〜25それぞれは第2乃至第5の軸22
a〜25aを中心として第2乃至第5の矢印32〜35
の方向に回転される。この後、前記傾斜部21cの上方
に設けられた図示せぬイオン注入源から加速された不純
物イオンが図2に示す矢印36の方向に向けて前記ウェ
−ハ26〜29に入射される。これにより、前記第1乃
至第4のウェ−ハ26〜29に不純物イオンが注入され
る。
【0013】図4は、図1に示す第1のウェ−ハ26の
要部を示す拡大断面図である。シリコン基板41の表面
上にはゲ−ト酸化膜42が設けられており、このゲ−ト
酸化膜42の上には高さがHのゲ−ト電極43が設けら
れている。このゲ−ト電極43をマスクとして自己整合
的に上記半導体装置の製造装置を用いて不純物イオンが
矢印36の方向に入射されることにより、前記シリコン
基板41にはソ−ス・ドレイン領域の拡散層44が形成
される。
【0014】上記実施例によれば、第1乃至第4のウェ
−ハ26〜29にイオン注入される際、前記ウェ−ハ2
6〜29はθの角度で傾けられた状態で載置されている
ため、図3に示すように、前記不純物イオンは第1のウ
ェ−ハ26の垂直軸37に対してθの角度で入射され
る。この入射角度θによりチャネリングを防止すること
ができる。さらに、前記第1のウェ−ハステ−ジ22を
第2の軸22aを中心として回転させることにより、前
記第1のウェ−ハ26も回転する。このため、前記不純
物イオンは前記垂直軸37に対してθの角度を有する一
つの方向から入射されるのではなく、θの角度を有する
複数の方向から入射される。したがって、図4に示すよ
うに、ソ−ス・ドレイン領域の拡散層44において、ゲ
−ト電極43の高さHによってイオン注入の影ができ
る、いわゆるシャドウイング現象によるオフセットの発
生を防止することができ、ソ−ス領域およびドレイン領
域それぞれの拡散層44がゲ−ト電極43に対して対称
な構造とすることができる。すなわち、前記拡散層の寸
法の精度を向上させることができる。これにより、トラ
ンジスタ特性の劣化を防止することができる。
【0015】また、シャドウイング現象によるオフセッ
トの発生を防止することができるため、ウェ−ハ上にお
ける半導体素子の配置の方向性による素子特性の違いが
生じることがなく、パタ−ン設計時に自由な半導体素子
のレイアウトが可能となる。
【0016】また、シャドウイング現象によるオフセッ
トの発生を防止することができるため、半導体素子にお
ける不純物拡散層の寸法を微妙に制御することができ
る。この結果、半導体素子を微細化することができる。
【0017】また、ゲ−ト電極をマスクとして自己整合
的にイオン注入する際、ゲ−ト電極の高さの影響を受け
ないため、上記半導体装置の製造方法はEPROM等の
多層ゲ−トの半導体素子を形成するのに有効である。
【0018】また、シャドウイング現象によるオフセッ
トの発生を防止することができるため、半導体素子にお
ける不純物拡散層の寸法を精密に制御することができ
る。これにより、半導体素子の特性を安定させることが
できる。この結果、回路レベルでの動作を安定させるこ
とができ、製品歩留りの向上、生産コストの低減を実現
することができる。
【0019】尚、上記第1の実施例では、ステ−ジ21
の上に第1乃至第4のウェ−ハステ−ジ22〜25を設
けているが、ステ−ジ21の上に五つ以上のウェ−ハス
テ−ジを設けることも可能である。
【0020】図5は、この発明の第2の実施例による半
導体装置の製造装置におけるウェ−ハステ−ジを示す平
面図であり、第1の実施例と同一部分については同一符
号を付し、異なる部分についてのみ説明する。
【0021】第1のウェ−ハステ−ジ22の上には第1
乃至第3のウェ−ハ26a〜26cが載置される。図示
せぬ第2乃至第4のウェ−ハステ−ジにおいても前記第
1のウェ−ハステ−ジ22と同様に三つのウェ−ハが載
置される。上記第2の実施例においても第1の実施例と
同様の効果を得ることができる。
【0022】図6は、この発明の第3の実施例による半
導体装置の製造装置におけるウェ−ハステ−ジを示す平
面図であり、第1の実施例と同一部分については同一符
号を付し、異なる部分についてのみ説明する。
【0023】第1のウェ−ハステ−ジ22の上には第1
乃至第3のウェ−ハテ−ブル51〜53が設けられてお
り、これらウェ−ハテ−ブル51〜53は第6乃至第8
の軸51a〜53aを中心として回転自在に形成されて
いる。前記第1のウェ−ハテ−ブル51の上には第1乃
至第3のウェ−ハ51b〜51dが載置され、前記第2
のウェ−ハテ−ブル52の上には第4乃至第6のウェ−
ハ52b〜52dが載置され、前記第3のウェ−ハテ−
ブル53の上には第7乃至第9のウェ−ハ53b〜53
dが載置される。図示せぬ第2乃至第4のウェ−ハステ
−ジにおいても前記第1のウェ−ハステ−ジ22と同様
に構成されている。
【0024】上記構成において、前記第1のウェ−ハス
テ−ジ22は第2の軸22aを中心として回転されると
ともに、前記第1乃至第3のウェ−ハテ−ブル51〜5
3それぞれは第6乃至第8の軸51a〜53aを中心と
して回転される。上記第3の実施例においても第1の実
施例と同様の効果を得ることができる。
【0025】尚、上記の実施例では、傾斜部21cを底
部21bに対して所定の角度θを上方に傾けて形成して
いるが、傾斜部21cを底部21bに対して所定の角度
θを下方に傾けて形成することも可能であり、この場合
においても同様の効果を期待できる。
【0026】
【発明の効果】以上説明したようにこの発明によれば、
第1のステ−ジを回転させるとともに、第2のステ−ジ
を回転させながら、ウェ−ハにイオン注入源から斜めに
不純物イオンを入射している。したがって、自己整合的
にイオン注入する際、チャネリングを防止するために入
射角度θを設けても、シャドウイング現象によるオフセ
ットの発生を防止することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施例による半導体装置の製
造装置を示す平面図。
【図2】この発明の図1に示す2−2線に沿った断面
図。
【図3】この発明の図1に示す半導体装置の製造装置に
おける第1のウェ−ハを示す拡大断面図。
【図4】この発明の図1に示す第1のウェ−ハの要部を
示す拡大断面図。
【図5】この発明の第2の実施例による半導体装置の製
造装置におけるウェ−ハステ−ジを示す平面図。
【図6】この発明の第3の実施例による半導体装置の製
造装置におけるウェ−ハステ−ジを示す平面図。
【図7】従来の半導体装置の製造装置を示す平面図。
【図8】従来の図7に示す8−8線に沿った断面図。
【図9】従来の図7に示す半導体装置の製造装置におけ
る第1のウェ−ハを示す拡大断面図。
【図10】従来の図7に示す半導体装置の製造装置にお
ける第1のウェ−ハの要部を示す拡大断面図。
【符号の説明】
21…ステ−ジ、21a …第1の軸、21b …底部、21c …傾
斜部、22…第1のウェ−ハステ−ジ、22a …第2の軸、
23…第2のウェ−ハステ−ジ、23a …第3の軸、24…第
3のウェ−ハステ−ジ、24a …第4の軸、25…第4のウ
ェ−ハステ−ジ、25a …第5の軸、26…第1のウェ−
ハ、26a …第1のウェ−ハ、26b …第2のウェ−ハ、26
c …第3のウェ−ハ、27…第2のウェ−ハ、28…第3の
ウェ−ハ、29…第4のウェ−ハ、31…第1の矢印、32…
第2の矢印、33…第3の矢印、34…第4の矢印、35…第
5の矢印、36…矢印、37…垂直軸、41…シリコン基板、
42…ゲ−ト酸化膜、43…ゲ−ト電極、44…ソ−ス・ドレ
イン領域の拡散層、51…第1のウェ−ハテ−ブル、51a
…第6の軸、51b …第1のウェ−ハ、51c …第2のウェ
−ハ、51d …第3のウェ−ハ、52…第2のウェ−ハテ−
ブル、52a …第7の軸、52b …第4のウェ−ハ、52c …
第5のウェ−ハ、52d …第6のウェ−ハ、53…第3のウ
ェ−ハテ−ブル、53a …第8の軸、53b …第7のウェ−
ハ、53c …第8のウェ−ハ、53d …第9のウェ−ハ、θ
…所定の角度。

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 第1のステ−ジを回転させるとともに、
    この第1のステ−ジの上に設けられ、ウェ−ハを保持す
    る第2のステ−ジを回転させる工程と、 前記回転しているウェ−ハにイオン注入源から斜めに不
    純物イオンを入射する工程と、 を具備することを特徴とする半導体装置の製造方法。
  2. 【請求項2】 回転可能に形成された第1のステ−ジ
    と、 前記第1のステ−ジの上に設けられ、イオン注入源から
    斜めに不純物イオンが入射されるウェ−ハを保持する回
    転可能に形成された第2のステ−ジと、 を具備することを特徴とする半導体装置の製造装置。
  3. 【請求項3】 前記第1のステ−ジは、傾斜部を有する
    ことを特徴とする請求項1または2記載の半導体装置の
    製造方法およびその製造装置。
JP4225963A 1992-08-25 1992-08-25 半導体装置の製造方法およびその製造装置 Pending JPH0676783A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4225963A JPH0676783A (ja) 1992-08-25 1992-08-25 半導体装置の製造方法およびその製造装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4225963A JPH0676783A (ja) 1992-08-25 1992-08-25 半導体装置の製造方法およびその製造装置

Publications (1)

Publication Number Publication Date
JPH0676783A true JPH0676783A (ja) 1994-03-18

Family

ID=16837632

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4225963A Pending JPH0676783A (ja) 1992-08-25 1992-08-25 半導体装置の製造方法およびその製造装置

Country Status (1)

Country Link
JP (1) JPH0676783A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231935A (ja) * 2001-02-06 2002-08-16 Sony Corp 固体撮像素子の製造方法
WO2009028065A1 (ja) * 2007-08-30 2009-03-05 Fujitsu Microelectronics Limited イオン注入装置、基板クランプ機構、及びイオン注入方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002231935A (ja) * 2001-02-06 2002-08-16 Sony Corp 固体撮像素子の製造方法
WO2009028065A1 (ja) * 2007-08-30 2009-03-05 Fujitsu Microelectronics Limited イオン注入装置、基板クランプ機構、及びイオン注入方法
US8063388B2 (en) 2007-08-30 2011-11-22 Fujitsu Semiconductor Limited Ion implantation apparatus, substrate clamping mechanism, and ion implantation method
JP5035345B2 (ja) * 2007-08-30 2012-09-26 富士通セミコンダクター株式会社 イオン注入装置、基板クランプ機構、及びイオン注入方法

Similar Documents

Publication Publication Date Title
US7291535B2 (en) Method and apparatus for fabricating semiconductor device
EP0762492B1 (en) Semiconductor device manufacturing method
JPH0676783A (ja) 半導体装置の製造方法およびその製造装置
JPH10303140A (ja) 絶縁ゲート電界効果トランジスタの製造方法
JPH0828424B2 (ja) 半導体装置およびその製造方法
JPH0239429A (ja) 半導体装置の製造方法
JPS6228587B2 (ja)
JPS62293776A (ja) 半導体装置の製造方法
JPS6255709B2 (ja)
KR100470393B1 (ko) 듀얼게이트 반도체소자의 제조방법
JPH02109340A (ja) 高速バイポーラトランジスタ及びその製造方法
JPS63215075A (ja) 半導体装置の製造方法
JP2001044409A (ja) 固体撮像素子の製造方法
KR100732744B1 (ko) 반도체장치의 트랜지스터 제조방법
US7307274B2 (en) Transistors having reinforcement layer patterns and methods of forming the same
JP3228200B2 (ja) Ldd構造のトランジスタ及びその製造方法
JPH113870A (ja) 半導体装置の製造方法
KR100264210B1 (ko) 반도체장치의 활성영역 분리방법
JPH01194335A (ja) 半導体装置
JPH0758213A (ja) 半導体装置におけるウェルの形成方法
JPS63245921A (ja) バイポ−ラ型半導体装置の製造方法
JPH04359521A (ja) 半導体装置の製造方法
JPH09293686A (ja) 半導体装置の製造方法
JPS63122161A (ja) 半導体集積回路装置の製造方法
KR20030056893A (ko) 반도체소자의 소자분리막 형성방법