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JPH0656865B2 - 高耐圧素子用接着基板 - Google Patents

高耐圧素子用接着基板

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JPH0656865B2
JPH0656865B2 JP63257681A JP25768188A JPH0656865B2 JP H0656865 B2 JPH0656865 B2 JP H0656865B2 JP 63257681 A JP63257681 A JP 63257681A JP 25768188 A JP25768188 A JP 25768188A JP H0656865 B2 JPH0656865 B2 JP H0656865B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は素子領域を誘電体で囲む誘電体分離技術に関す
るもので、特に例えば５００Ｖ以上の高耐圧素子を素子
間分離する誘電体分離用接着基板に使用される技術であ
る。
（従来の技術） 接着基板は全く異なった特性の半導体基板を密着させた
もので、従来の半導体素子製造方法では得られない新し
い素子構造を与える。その一つが、第３図に示すように
ＳｉＯ２１２をはさんでＳｉ基板１０とＳｉ基板１１を
接着する絶縁膜接着基板で、この基板にＳｉＯ２１５及
びポリシリコン１３よりなるトレンチ誘電体分離を行な
うことにより、素子が誘電体で分離され、従来のＰ−Ｎ
分離で問題になった分離容量を大巾に軽減できる。
（発明が解決しようとする課題） 従来の絶縁膜接着基板を用いて素子を形成した場合、素
子を形成した第１のＳｉ基板１０側に高電圧、第２のＳ
ｉ基板１１側に接地電位がかかる。この両者の電位差を
保持するのが、基板間の絶縁膜ＳｉＯ２１２である。素
子の高耐圧化に従って絶縁膜ＳｉＯ２１２の厚を増加さ
せる必要があり、２０００Ｖの耐圧を保持しようとする
と５〜１０μｍと、半導体素子技術にとってはやや厚目
のＳｉＯ２を要する。又、電界の反対側基板へのもれも
あり、ＳｉＯ２１２の如き絶縁膜を用いた誘電体分離基
板は電気的にやや不安定である。
又、Ｓｉ ＲＩＥ法後の汚染したマスクＳｉＯ２層を除
去する時に、第３図に示すような従来のＳｉＯ２１２の
みをはさんで接着した場合には、開口を通してＮＨ４Ｆ
が接着部のＳｉＯ２１２を点線のようにエッチングし、
その後の工程でも埋立てられず、ポリシリコン１３の形
成時に鬆１４として残り、強度的に弱点となる。
本発明の目的は上記絶縁膜分離の不安定性をとり除き、
安定な高耐圧分離を行なえる高耐圧素子用接着基板を提
供することにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は上記目的を達成するために、半導体素子が複数
形成される第１の半導体基板と、この第１の半導体基板
の裏面に絶縁層を介して接着された第２の半導体基板
と、前記第１の半導体基板と前記絶縁層との間に介在さ
れた第１の半絶縁性ポリシリコンと、前記第２の半導体
基板と前記絶縁層との間に介在された第２の半絶縁性ポ
リシリコンとを具備することを特徴とするもので、半絶
縁性ポリシリコン部で電界のもれを解消し、絶縁層にか
かる電圧を軽減するものである。
（実施例） 以下図面を参照して本発明の実施例を詳細に説明する。
第１図（ａ），（ｂ）は本発明の一実施例を示し、鏡面
加工された第１のＳｉ基板２０及び第２のＳｉ基板２１
のそれぞれ基板面に半絶縁性ポリシリコン（以下ＳＩＰ
ＯＳという）膜２２を１μｍ形成した。ＳＩＰＯＳ膜２
２は減圧CVD 法でＳｉＨ４，Ｎ２Ｏを用い熱分解で被着
する。続けてＳｉＯ２２３を０．５μｍ、ＳＩＰＯＳ膜
２２上に形成した。ＳｉＯ２２３も同様に減圧ＣＶＤ法
でＳｉＨ４，Ｏ２を用いて熱分解で被着する。上記ＳＩ
ＰＯＳ膜２２及びＳｉＯ２２３は一つの装置内で連続し
て被着することもできる。又ＳｉＯ２２３を常圧ＣＶＤ
法で形成することもでき、膜中にＢ，Ｐ，Ａｓ等の不純
物を含有せしめることもできる。次にＳＩＰＯＳ膜２２
及びＳｉＯ２２３を被着した第１のＳｉ基板２０及び第
２のＳｉ基板２１の基板面を対向して圧着し、１１００
℃、３０分、Ｎ２＋Ｏ２中で加熱し高耐圧素子用接着基
板を製造した。次に第１のＳｉ基板２０を所望の厚さに
なるまで研磨し、鏡面２４にした。次に、本基板を用い
て、トレンチ誘電体分離を形成する工程を述べる。ま
ず、第２図（ａ）に示すように、第１のＳｉ基板２０を
２μｍ酸化してＳｉＯ２３０を形成し、その後、周知の
ＰＥＰ法で該ＳｉＯ２３０にトレンチ用開口３１を形成
した。開口３１は垂直な形状がよくＲＩＥ法を用いた。
次に該開口３１を用いてＳｉ基板２０をＲＩＥ法で垂直
にエッチングし、ＳＩＰＯＳ膜２２に達したところでエ
ッチングを止めトレンチ溝３２を形成した。基板表面に
はＲＩＥ法で汚染したＳｉＯ２３０が０．３μｍ残留し
たので、ＮＨ４Ｆを用いてこれを除去した。この時トレ
ンチ溝３２に付着したＲＩＥ法の汚染も同時に除去され
た。又、トレンチ溝３２の底のＳＩＰＯＳ膜２２はＳｉ
Ｏ２よりエッチング速度が遅くほぼ数１００Åしかエッ
チングされなかった。汚染除去後、第２図（ｂ）に示す
ように、１１００℃の酸化を行ないＳｉ基板２０の表面
及びトレンチ溝３２の側壁に０．５μｍのＳｉＯ２３３
を形成し、更に残留したトレンチ溝３２に減圧ＣＶＤ法
でポリシリコン３４を約２μｍ被着して溝を埋め、かつ
基板面を平坦にした。次にＲＩＥ法、ＣＤＥ法等で表面
のポリシリコン３４をエッチングし基板のＳｉＯ２３３
が現われるまでエッチングしつづけた。
以上の様な工程を経て誘電体分離が形成され、その後周
知の工程で分離領域内に素子が形成される。
このような高耐圧素子の素子間分離用接着基板を用いて
第１及び第２のＳｉ基板２０，２１間の絶縁耐圧を測定
した所約１５００Ｖの耐圧を示した。同時に第１のＳｉ
基板２０上で分離した島と島の耐圧を測定したところ約
５００Ｖを示した。この差は明らかに絶縁部にＳＩＰＯ
Ｓ膜２２を用いたか否かにより、上記実施例中、トレン
チ溝３２に１μｍのＳＩＰＯＳ膜を被着し、次にＳｉＯ
２膜を被着し残留した溝にポリシリコンを埋立てた分離
では、基板間と同様、島−島間でも約１５００Ｖの耐圧
を有することが分った。
又別の効果として挙げられるのは、ＳｉＲＩＥ法後の汚
染したマスクＳｉＯ２層を除去する時に、第３図に示す
ような従来のＳｉＯ２１２のみをはさんで接着した場合
には開口を通してＮＨ４Ｆが接着部のＳｉＯ２１２を点
線のようにエッチングしその後の工程でも埋立てられず
ポリシリコン１３の形成時に鬆（す）１４として残り強
度的に弱点となるが、本実施例ではＮＨ４Ｆでエッチン
グしにくいＳＩＰＯＳ膜を用いているので上記鬆の発生
がなく、従来より基板強度が増加したことである。
［発明の効果］ 以上述べたように本発明によれば、半絶縁性ポリシリコ
ン部で電界のもれを解消し、絶縁層にかかる電圧を軽減
することにより、従来の絶縁膜分離の不安定性をとり除
き、安定な高耐圧分離を行なえる高耐圧素子用接着基板
を提供することができる。
【図面の簡単な説明】
第１図及び第２図は本発明の一実施例を示す断面図、第
３図は従来の高耐圧素子の素子間分離用接着基板を示す
断面図である。 １０，１１，２０，２１……Ｓｉ基板、１２，１５，２
３，３０，３３……ＳｉＯ２、１３，３４……ポリシリ
コン、２２……ＳＩＰＯＳ膜、３２……トレンチ溝。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳谷 諭 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭63−54740（ＪＰ，Ａ) 特開 昭53−147476（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体素子が複数形成される第１の半導体
    基板と、この第１の半導体基板の裏面に絶縁層を介して
    接着された第２の半導体基板と、前記第１の半導体基板
    と前記絶縁層との間に介在された第１の半絶縁性ポリシ
    リコンと、前記第２の半導体基板と前記絶縁層との間に
    介在された第２の半絶縁性ポリシリコンとを具備し、前
    記第１の半導体基板から前記第１の半絶縁性ポリシリコ
    ンまで到達するトレンチ用開口を用いて素子間分離する
    ことを特徴とする高耐圧素子用接着基板。
JP63257681A 1988-10-13 1988-10-13 高耐圧素子用接着基板 Expired - Fee Related JPH0656865B2 (ja)

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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821619B2 (ja) * 1989-10-13 1996-03-04 株式会社東芝 半導体装置
US5233216A (en) * 1990-02-28 1993-08-03 Hitachi, Ltd. Dielectric isolated substrate and process for producing the same
JPH0775245B2 (ja) * 1990-11-16 1995-08-09 信越半導体株式会社 誘電体分離基板及びその製造方法
US5276338A (en) * 1992-05-15 1994-01-04 International Business Machines Corporation Bonded wafer structure having a buried insulation layer
US5923071A (en) * 1992-06-12 1999-07-13 Seiko Instruments Inc. Semiconductor device having a semiconductor film of low oxygen concentration
DE4233773C2 (de) * 1992-10-07 1996-09-19 Daimler Benz Ag Halbleiterstruktur für Halbleiterbauelemente mit hoher Durchbruchspannung
US5468674A (en) * 1994-06-08 1995-11-21 The United States Of America As Represented By The Secretary Of The Navy Method for forming low and high minority carrier lifetime layers in a single semiconductor structure
US5773151A (en) * 1995-06-30 1998-06-30 Harris Corporation Semi-insulating wafer
US6310385B1 (en) * 1997-01-16 2001-10-30 International Rectifier Corp. High band gap layer to isolate wells in high voltage power integrated circuits
FR2981195B1 (fr) 2011-10-11 2024-08-23 Soitec Silicon On Insulator Multi-jonctions dans un dispositif semi-conducteur forme par differentes techniques de depot
US10029265B2 (en) 2014-12-23 2018-07-24 Hunter Industries, Inc. Reversing mechanism for irrigation sprinkler with disengaging gears
US10917979B1 (en) 2019-09-11 2021-02-09 Hunter Industries, Inc. Control box

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3990102A (en) * 1974-06-28 1976-11-02 Hitachi, Ltd. Semiconductor integrated circuits and method of manufacturing the same
JPS53147476A (en) * 1977-05-27 1978-12-22 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
US4131910A (en) * 1977-11-09 1978-12-26 Bell Telephone Laboratories, Incorporated High voltage semiconductor devices
US4242697A (en) * 1979-03-14 1980-12-30 Bell Telephone Laboratories, Incorporated Dielectrically isolated high voltage semiconductor devices
JPS59110132A (ja) * 1982-12-15 1984-06-26 Nec Corp 誘電体分離構造を有する半導体集積回路装置
JPS59119848A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
EP0126292B1 (en) * 1983-04-21 1987-12-02 Kabushiki Kaisha Toshiba Semiconductor device having an element isolation layer and method of manufacturing the same
JPS60152058A (ja) * 1984-01-20 1985-08-10 Toshiba Corp 半導体記憶装置
JPS61184843A (ja) * 1985-02-13 1986-08-18 Toshiba Corp 複合半導体装置とその製造方法
US4745081A (en) * 1985-10-31 1988-05-17 International Business Machines Corporation Method of trench filling
JPH0715942B2 (ja) * 1986-08-25 1995-02-22 日本電気株式会社 集積回路基板の製造方法

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US4984052A (en) 1991-01-08

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