JPH0656695B2

JPH0656695B2 - インタ−リ−ブ回路

Info

Publication number: JPH0656695B2
Application number: JP58070703A
Authority: JP
Inventors: 潤米満
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-04-21
Filing date: 1983-04-21
Publication date: 1994-07-27
Anticipated expiration: 2009-07-27
Also published as: JPS59195309A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、デイジタルオーデイオ信号やデイジタルビ
デオ信号を磁気記録する場合に適用されるインターリー
ブ回路に関する。

「背景技術とその問題点」デイジタルビデオ信号の系列の時間軸上におけるデータ
の順序を記録時に並び換え、記録再生のプロセスで生じ
るドロツプアウトなどによるバーストエラーを分散させ
て、エラー訂正或いはエラーの補間を容易とするインタ
ーリーブが知られている。

デイジタルビデオ信号を回転ヘッドにより磁気テープに
記録するヘリカルスキヤン形のデイジタルVTRでは、１
スキヤン単位で完結する符号構成をとることが多い。こ
れは、編集を容易に行なうために必要である。したがつ
て、上述のインターリーブを適用する場合には、たたみ
込み形のインターリーブでなくて、所定長でインターリ
ーブが完結するブロツク完結形のインターリーブが用い
られる。また、エラー訂正能力を向上させるために、１
個のデータに対して２つ以上のエラー訂正符号をほどこ
すことが行なわれる。

一例として、第１図に示すようなブロツク完結形の符号
構成を考える。この第１図に示す例では、一方のエラー
訂正符号（Ｐ符号と称す）の符号長ｎが５で、１ブロツ
ク内のＰ符号の数ｋが４とされている。シンボルDij
は、冗長コードPiの符号系列に属するデイジタルビデオ
データを表わす。また、第１図に示すように、縦方向に
他のエラー訂正符号（Ｑ符号と称す）をほどこし、第２
図に示す番号順で伝送する。この場合には、元の順序が
（Ｄ₁₁，Ｄ₁₂，Ｄ₁₃，Ｄ₁₄…）であるため、Ｐ符号のイ
ンターリーブ長が１となり、Ｑ符号のインターリーブ長
がｎとなる。したがつて、バーストエラーに対するＰ符
号の訂正効果が小さい。

そこで、第３図に示すように、（ｋ，ｎ）部分に対して
データの入れ換えをした後、縦方向にＱ符号をほどこ
し、第２図に示す順序で伝送すると、Ｐ符号のインター
リーブ長は、（ｋ−１＝３）となり、効果が向上する。
第１図の座標（ｉ，ｊ）から第３図の座標（ｉ′，
ｊ′）への入れ換えは、次式で表わされる。

ここで、INT(x)は、切り捨てによつて整数を取ることを
意味し、MOD（ｘ，ｉ）は，x/iの剰余を意味する。

Ｑ符号は、入れ換えた後にほどこすので、Ｐ符号の冗長
コードPiの系列に含まれるシンボルの振り分けは任意で
ある。つまり、(1)式を満たせば、(2)式つまりｊから
ｊ′は任意に振り分けて良い。例えば（ｊ′＝ｊ）とす
ると、第４図に示すようになり、Ｐ符号のインターリー
ブ長は、やはり、確保される。第５図Ａは、各シンボル
のサフイツクスｉを示し、第５図Ｂは、入れ換えた後の
各シンボルのサフイツクスｉ′を示す。

上述のインターリーブ回路は、Ｐ符号及びＱ符号の夫々
のインターリーブ長が共に大きくすることができる。し
かしながら、(1)式では、（ｋ＝ｎ）の場合及びｋとｎ
が互いに素でない場合に不都合を生じる。例えば第６図
に示すように、（ｎ＝６）（ｋ＝４）の場合を考える
と、４，６とは互いに素でないために、(1)式に従つて
ｉからｉ′への入れ換えを行なうと、第７図に示すよう
に変換される。

（ｉ＝１）（ｉ＝２）（ｉ＝３）（ｉ＝４）の夫々は、
パリテイＰ₁，Ｐ₂，Ｐ₃，Ｐ₄を含む系列であり、第７図
の縦方向にＱ符号をほどこして、冗長コードＱ₁〜Ｑ₆を
生成するので、第７図から明かなように、Ｐ符号の系列
とＱ符号の系列とが重複することになる。例えば冗長コ
ードＱ₁を含む系列は、冗長コードＰ₁を含む系列の２個
のデータと冗長コードＰ₃を含む系列の２個のデータと
を含んでいる。前述のように、ｎとｋとが互いに素の場
合には、デイジタルビデオデータの各々が異なる２つの
系列に含まれるので、Ｐ復号を行なつてＱ復号を行な
い、更に、Ｐ復号を行なう復号によつてエラー訂正を効
果的になしうる。

しかしながら、第７図に示すように、デイジタルビデオ
データの各々が含まれるＰ符号及びＱ符号の系列が重複
すると、エラー訂正能力が充分に発揮されない問題点が
生じる。ｎ或いはｋを互いに素にすることは、使用する
エラー訂正符号や、処理の単位のデータ量などによつて
常に可能とは限らない。

「発明の目的」この発明は、ｎとｋとが互いに素でない場合において、
データの各々が第１及び第２のエラー訂正符号の互いに
異なる系列に属することを可能とした完結形のインター
リーブ回路の提供を目的とするものである。

「発明の概要」この発明は、ｎ個のシンボルからｍ個の第１のエラー訂
正コードの冗長コードを形成し、第１のエラー訂正コー
ドの冗長コードを形成するｋ個のブロツクを形成し、こ
のｎとｋとが互いに素でない場合に、ｎ側のアドレス変
化をαだけジヤンプして、（ｎ＋α）とｋとが互いに素
になるようにし、第１のエラー訂正コードの互いに含ま
れるｋ個のシンボルから第２のエラー訂正コードの冗長
コードを形成するようにしたものである。

「実施例」この発明の一実施例では、ｋ及びｎ＋αが（ｋ≠ｎ＋
α）で且つｋと（ｎ＋α）とが互いに素である最小の正
の整数αを求め、（ｋ，ｎ＋α）の構成の（ｋ，ｎ）部
分を用いる。このことは、（ｋ，ｎ）のメモリ領域を有
するメモリのｎ側のアドレス変化をαだけジヤンプさせ
ることである。

（ｎ＝６）（ｋ＝４）の場合には、（α＝１）となり、
第６図に示す各シンボルのサフイツクスｉは、第８図に
示すように、変換される。第８図において破線図示のよ
うに、（４，７）の領域を考え、横方向に（１，２，
３，４）を繰り返し、最終的に（４，６）の部分を用い
るようになされる。これによつて、Ｑ符号の６個の冗長
コードを夫々形成する系列は、Ｐ符号の４個の冗長コー
ドの各々から取り出された４個のシンボルを含むものと
なる。このときのＰ符号の最小インターリーブ長IP_min
は IP_min＝ｋ−α……(3) である。また、元のシンボルのｉ（第６図参照）から
ｉ′（第８図）への変換は、次式で表わされる。

ｉ′＝MOD((i-1)・(n+α)＋j,k)＋１……(4) 更に、一般化すると、Ｐ符号長をｎ，Ｑ符号の情報シン
ボル長をｍ、インターリーブの完結する単位の１ブロツ
ク内のＰ符号の冗長コードの数をｋ、Ｑ符号の冗長コー
ドの数をｌ、１ブロツク長をＮとする。つまり、（Ｎ＝
kn＝mｌとする時、ｋとｌが互いに素であるか、又は
（ｋ＝xｌ）又は（ｌ＝yk）（ｘ，ｙは自然数）であれ
ば、同様の符号構成を組むことができる。ｉ→ｉ′の入
れ換えは、次式に従つてなされる。

i′＝MOD（（ｉ−１）・（ｌ＋α）＋ｊ，ｋ）＋１……
(5) 但し、αは、（ｋ≠ｌ＋α）で且つｋと（ｌ＋α）が互
いに素である最小の正の整数であ。

第９図に示す例は、（ｎ＝６，ｋ＝３，ｍ＝６，ｌ＝
３）の１ブロツクのデイジタル情報シンボルを示し、こ
の場合には、（α＝１）となり、ｉの振り分け方は、第
１０図に示すようになる。また、各シンボルの他方のサ
フイツクスであるｊの振り分け方を前出の(2)式に従う
と第１１図に示すような符号構成になる。

上述の第１０図に示すｉの振り分けを行なうことの発明
の一実施例の構成を第１２図に示す。また、第１３図
は、この発明の一実施例のタイムチヤートである。簡単
のため、Ｐ符号及びＱ符号として単純パリテイを用いて
いる。第１２図において、破線で囲んで示す１がＰ符号
のパリテイ発生回路、破線で囲んで示す２がＱ符号のパ
リテイ発生回路、破線で囲んで示す３がＱ符号のパリテ
イ発生回路である。

パリテイ発生回路１は、データセレクタ４、イクスクル
ーシブOR、ゲート５及び１シンボルの遅延量を有するレ
ジスタ６から構成されている。第１３図Ａに示す入力デ
ータがデータセレクタ４及びイクスクルーシブORゲート
１５の一方の入力端に供給される。入力データは、１個
のパリテイシンボルを生成する５個のシンボル毎に１シ
ンボルのデータブランク区間を有しており、このデータ
ブランク区間と一致するタイミングでＨ（高レベル）と
なる第１３図Ｂに示すパリテイセレクトパルスPSLがデ
ータセレクタ４に供給される。また、レジスタ６には、
第１３図Ｊに示すように、パリテイセレクトパルスPSL
の直後にＨとなるクリアパルスが供給される。

レジスタ６の出力がイクスクルーシブORゲート５の他方
の入力端子に供給され、レジスタ６がこのイクスクルー
シブORゲート５の出力を貯える。したがつて、レジスタ
６の内容は、１シンボルクロツクのタイミング毎に、Ｄ
₁₁，Ｄ₁₂Ｄ₁₁，Ｄ₁₃Ｄ₁₂Ｄ₁₁，Ｄ₁₄Ｄ₁₃Ｄ₁₂
Ｄ₁₁，Ｄ₁₅Ｄ₁₄Ｄ₁₃Ｄ₁₂Ｄ₁₁（＝Ｐ₁₆）と変
化し、発生したパリテイシンボルＰ₁₆がパリテイセレク
トパルスPSLのタイミングでデータセレクタ４の出力に
取り出される。以下、同様にしてＰパリテイの発生がな
され、パリテイ発生回路１の出力には、第１３図Ｃに示
すように、ＰパリテイＰ₁₆，Ｐ₂₆，Ｐ₃₆を含むデータ系
列が現れる。

なお、入力データの１ブロツクの最後のシンボルＤ₃₅の
後には、ＰパリテイＰ₃₆と３個のパリテイシンボルを挿
入するためのデータブランク区間が設けられている。

インターリーブ回路２は、２個のメモリ７，８を有し、
このメモリ７，８に対してパリテイ発生回路１の出力デ
ータが供給される。メモリ７，８の夫々から読出された
データは、データセレクタ９を介して出力される。メモ
リ７，８のリード動作及びライト動作の切替は、第１３
図Ｄに示すモードセレクトパルスMSLによつてなされ
る。ここでは、メモリ７，８の夫々が１ブロツク（パリ
テイを含む）分の２１個のシンボルを記憶できる容量を
有している。そして、メモリ７，８の一方にパリテイシ
ンボルを含む１ブロツク分のシンボルが書込まれる区間
で、その他方からの既に書込まれている１ブロツク分の
シンボルが読出されるようになされ、次の区間では、ラ
イト動作とリード動作とが切替えられるようになされ
る。

１０は、（MOD．２１）のカウンタを示し、このカウン
タ１０から、（１，２，３，４，……２１）と歩進する
５ビットのライトアドレスが発生する。このカウンタ１
０の出力がデータセレクタ１１，１２及びROM１３に供
給される。ROM１３は、データをインターリーブするた
めのリードアドレスを発生するもので、予め所定のイン
ターリーブテーブルが書込まれている。このROM１３の
出力がデータセレクタ１１，１２に供給される。

メモリ７のリード／ライトの制御とデータセレクタ１１
の制御とがモードセレクトパルスMSLによつてなされ、
メモリ８のリード／ライトの制御とデータセレクタ１２
の制御とがインバータ１４を介されたモードセレクトパ
ルスによつてなされる。また、このインバータ１４の出
力によつてデータセレクタ９が制御される。第１３図Ｄ
に示すように、モードセレクトパルスMSLがＨの区間で
は、メモリ７がライド動作を行ない、第１３図Ｅに示す
ライトアドレスがデータセレクタ１１によつて選択さ
れ、メモリ７に供給される。これによつて、一方のメモ
リ７には、パリテイ発生回路１の出力データが書込ま
れ、第９図に示すように１８個のシンボルの書込みがな
される。

モードセレクトパルスMSLがＬ（低レベル）の区間で
は、他方のメモリ８がリード動作を行ない、第１３図Ｆ
に示すリードアドレスがデータセレクタ１２によつて選
択され、メモリ８に供給され、データセレクタ９がメモ
リ８から読出されたデータを選択する状態となる。メモ
リ８には、前のブロツクのデータが書込まれているの
で、データセレクタ９の出力には、第１３図Ｇに示す出
力データ（１ブロツク前のデータであるが、同一サフイ
ツクスを付して表わす）が取り出される。このデータセ
レクタ９から現れるデータは、第９図に示すように、イ
ンターリーブされたものである。

インターリーブ回路２の出力データがパリテイ発生回路
３に供給される。このパリテイ発生回路３は、データセ
レクタ１５とイクスクルーシブORゲート１６と３シンボ
ル分の遅延を行なうレジスタ１７とから構成されてい
る。データセレクタ１５は、第１３図Ｈに示すパリテイ
セレクトパルスQSLがＨの区間でレジスタ１７の出力を
選択するように制御される。また、レジスタ１７は、第
１３図Ｋに示すように、１ブロツクのデータの後の３シ
ンボル分の期間でＨとなり、この期間にレジスタ１７か
ら出力されるデータを０とする。レジスタ１７の出力が
イクスクルーシブORゲート１６の他方の入力端子に供給
され、このイクスクルーシブORゲート１６の出力がレジ
スタ１７に供給される。

したがつて、レジスタ１７の３シンボルの内容は、（Ｄ
₁₁ Ｄ₂₁，Ｄ₃₁）（Ｄ₁₁Ｄ₂₂，Ｄ₂₁Ｄ₃₂，Ｄ₃₁Ｄ
₁₂……と順次変化し、パリテイセレクトパルスQSLのタ
イミングでは、次のような３個のパリテイシンボルが形
成される。

Ｑ₁＝Ｄ₁₁Ｄ₂₂Ｄ₃₃Ｄ₁₄Ｄ₂₅Ｐ₃₆ Ｑ₂＝Ｄ₂₁Ｄ₃₂Ｄ₁₃Ｄ₂₄Ｄ₃₅Ｐ₁₆ Ｑ₃＝Ｄ₃₁Ｄ₁₂Ｄ₂₃Ｄ₃₄Ｄ₁₅Ｐ₂₆ これらのパリテイシンボルがデータセレクタ１５により
選択される。したがつて、データセレクタ１５から得ら
れる出力データは、第１３図Ｉに示すものとなる。この
出力データの１ブロックは、第１１図に示されるもので
ある。

上述のこの発明の一実施例と異なり、エラー訂正符号化
の処理を全て行ない、情報シンボル，冗長シンボルの両
者により構成される１ブロツクのデータをインターリー
ブして伝送しても良い。

例えば第１４図に示す符号は、ブロツク長Ｎが１８、Ｐ
符号長ｎが３、Ｑ符号長ｍ′が３、ブロツク内のＰ符号
語の数ｋが６、Ｑ符号語の数ｌが６のものである。Rij
は，後からほどこした符号のパリテイシンボルである。
この符号はＮ＝ｋｎ＝ｍ′ｌであり，前述のｋとｌに関する条件を満たしている。こ
の時，ｉ→ｉ′への振り分けは，(5)式に従い、かつｊ
→ｊ′について，Ｑ符号のパリテイシンボルの同一のも
のが縦方向に並ぶように振り分ける。この処理によつ
て，符号構成は，第１５図に示すように変換される。こ
の場合，Ｑ符号の同一の系列に含まれるシンボルが縦方
向に並ぶようになされる。

この第１５図に示す符号を第１６図に示す順序に従つて
伝送すると，Ｐ符号のインターリーブ長は，（ｋ−１＝
５）となり，Ｑ符号のインターリーブ長は，（ｌ＝６）
となる。

「発明の効果」この発明に依れば，ブロツク完結形のインターリーブで
あつて，余分なデータを伝送しなくても良く，また，ブ
ロツク内のデータが２つの符号の夫々の系列の互いに異
なるものに含まれるので，２つの符号の訂正を交互に何
度でもできるために，訂正能力を最大に利用することが
できる。

【図面の簡単な説明】

第１図，第２図，第３図，第４図及び第５図はブロツク
完結形のインターリーブの説明に用いる略線図，第６図
及び第７図はブロツク完結形のインターリーブの他の例
の説明に用いる略線図，第８図はこの発明が適用された
符号構成の一例のシンボルの位置の入れ換えの説明に用
いる略線図，第９図，第１０図及び第１１図はこの発明
が適用された符号構成の他の例の説明に用いる略線図，
第１２図及び第１３図はこの発明の一実施例のブロツク
図及びその説明に用いるタイムチヤート，第１４図，第
１５図及び第１６図はこの発明が適用された符号構成の
更に他の例の説明に用いる略線図である。１……Ｐ符号のパリテイ発生回路，２……Ｑ符号のパリ
テイ発生回路，３……Ｑ符号のパリテイ発生回路、７，
８……メモリ。

Claims

【特許請求の範囲】

【請求項１】第１のエラー訂正コードの冗長コードを含
むｎ個のシンボルと、ｋ個のシンボルとにより構成され
る（ｎ×ｋ）の２次元配列で完結し、ｎとｋとが互いに
素でない場合にインターリーブを行なう回路であって、少なくとも上記（ｎ×ｋ）シンボルを記憶するためのメ
モリ手段と、上記メモリ手段と結合され、上記メモリのアドレスを発
生するためのアドレス発生手段であって、ｋと（ｎ＋
α）とを互いに素とするための最小の正の整数をαとす
る時に、アドレスをαだけジャンプさせるアドレス発生
手段と、上記メモリ手段からのインターリーブされたシンボルに
対して結合され、上記アドレスジャンプによって上記第
１のエラー訂正コードの互いに異なる系列とされたｋ個
のシンボルから第２のエラー訂正コードの冗長コードを
形成する手段とからなるインターリーブ回路。