JPH0651953A - 加算器 - Google Patents
加算器Info
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- JPH0651953A JPH0651953A JP5116018A JP11601893A JPH0651953A JP H0651953 A JPH0651953 A JP H0651953A JP 5116018 A JP5116018 A JP 5116018A JP 11601893 A JP11601893 A JP 11601893A JP H0651953 A JPH0651953 A JP H0651953A
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- signal
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
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- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【目的】 速度を向上し、チップ面積を減少可能な並列
加算器を提供する。 【構成】 キャリ発生及び伝送ブロック２０、キャリ評
価ブロック２１及び最終和ブロック２２を備える。キャ
リ発生及び伝送ブロック２０のキャリ発生及び伝送回路
と和ブロック２２の和回路とを伝送ゲ−トから構成す
る。加算のための段階がただ５段階のみあれば演算でき
る。これにより、レイアウト面積が縮められ、速度を向
上させうる。
加算器を提供する。 【構成】 キャリ発生及び伝送ブロック２０、キャリ評
価ブロック２１及び最終和ブロック２２を備える。キャ
リ発生及び伝送ブロック２０のキャリ発生及び伝送回路
と和ブロック２２の和回路とを伝送ゲ−トから構成す
る。加算のための段階がただ５段階のみあれば演算でき
る。これにより、レイアウト面積が縮められ、速度を向
上させうる。
Description
【０００１】
【産業上の利用分野】本発明は加算器に係り、特に並列
加算器に関する。
加算器に関する。
【０００２】
【従来の技術】一般に、高速ディジタル信号処理器の内
部には高速並列加算器が使われている。しかし、加算器
において速度とチップ面積とは互いに反対関係なので速
度が速いほどレイアウトは複雑になりチップ面積は大き
くなる短所を有する。二進加算のアルゴリズムは次のと
おりである。
部には高速並列加算器が使われている。しかし、加算器
において速度とチップ面積とは互いに反対関係なので速
度が速いほどレイアウトは複雑になりチップ面積は大き
くなる短所を有する。二進加算のアルゴリズムは次のと
おりである。
【０００３】Ｃi ＝Ｇi ＋Ｐi ・Ｇi-1 Ｐi ＝Ａi ＋Ｂi ｏｒ Ａi 〇Ｂi Ｇi ＝Ａi ・Ｂi Ｓi ＝Ｇi-1 〇Ｐi ここで、Ｃi はビット位置ｉからのキャリ信号であり、
Ｐi はブロックキャリ伝送信号であり、Ｇi はブロック
キャリ発生信号、Ｓi は最終出力である。また、Ａは加
数、Ｂは被加数である。
Ｐi はブロックキャリ伝送信号であり、Ｇi はブロック
キャリ発生信号、Ｓi は最終出力である。また、Ａは加
数、Ｂは被加数である。
【０００４】次の関数を有する新たな演算子ｏを定義し
得る。 （ｇ，ｐ）ｏ（ｇ’，ｐ’）＝（ｇ＋（ｐ・ｇ’）、ｐ
・ｐ’） ここで、ｇ，ｐ，ｇ’，ｐ’はブール変数である。この
新たな演算子は結合的であり、キャリ信号はＣi ＝Ｇi
により決定される。ここで、もしｉ＝１とすれば、（Ｇ
i ，Ｐi ）＝（ｇ1 ，ｐ1 ）と表し、もしｉが２より大
きいか等しくｎより小さいか等しければ、 （ｇi ，ｐi ）ｏ（ｇi-1 ，ｐi-1 ）＝（ｇi ，ｐi ）
ｏ（ｇi-1 ，ｐi-1 ）・・・ｏ・・（ｇ1 ，ｐ1 ） ｏ演算子の結合性質は深さ，ｏ（ｌｏｇ ｎ）の二進ト
リー構造からなる元素を処理させる。
得る。 （ｇ，ｐ）ｏ（ｇ’，ｐ’）＝（ｇ＋（ｐ・ｇ’）、ｐ
・ｐ’） ここで、ｇ，ｐ，ｇ’，ｐ’はブール変数である。この
新たな演算子は結合的であり、キャリ信号はＣi ＝Ｇi
により決定される。ここで、もしｉ＝１とすれば、（Ｇ
i ，Ｐi ）＝（ｇ1 ，ｐ1 ）と表し、もしｉが２より大
きいか等しくｎより小さいか等しければ、 （ｇi ，ｐi ）ｏ（ｇi-1 ，ｐi-1 ）＝（ｇi ，ｐi ）
ｏ（ｇi-1 ，ｐi-1 ）・・・ｏ・・（ｇ1 ，ｐ1 ） ｏ演算子の結合性質は深さ，ｏ（ｌｏｇ ｎ）の二進ト
リー構造からなる元素を処理させる。
【０００５】図１は前記アルゴリズムを行うための一般
の加算器の構造を示す。図１の回路はキャリ発生と伝送
ブロック１、前記キャリ発生と伝送ブロック１の信号を
入力してキャリを評価するキャリ評価ブロック２、前記
キャリ評価ブロック２からの信号を入力して最終和を出
力する和ブロック３から構成されている。
の加算器の構造を示す。図１の回路はキャリ発生と伝送
ブロック１、前記キャリ発生と伝送ブロック１の信号を
入力してキャリを評価するキャリ評価ブロック２、前記
キャリ評価ブロック２からの信号を入力して最終和を出
力する和ブロック３から構成されている。
【０００６】キャリ発生と伝送ブロック１は二つの数Ａ
i ，Ｂi ，（ｉ＝１，・・・ｎ）を入力してキャリを発
生するＡＮＤゲート群４n ，・・・・，４1 と二つの数
Ａi，Ｂi ，（ｉ＝１，・・・ｎ）を入力してキャリを
伝送するＥＸＯＲゲート群５ n ，・・・・，５1 から構
成されている。和ブロック３は前記キャリ発生信号Ｐ
1 ，ｉ＝１，・・・，ｎと前記キャリ評価ブロック２の
出力信号Ｃ1 ，ｉ＝１，・・・・，ｎを入力して最終加
算結果を出力するＥＸＯＲゲート群６n ，・・・，６1
から構成されている。
i ，Ｂi ，（ｉ＝１，・・・ｎ）を入力してキャリを発
生するＡＮＤゲート群４n ，・・・・，４1 と二つの数
Ａi，Ｂi ，（ｉ＝１，・・・ｎ）を入力してキャリを
伝送するＥＸＯＲゲート群５ n ，・・・・，５1 から構
成されている。和ブロック３は前記キャリ発生信号Ｐ
1 ，ｉ＝１，・・・，ｎと前記キャリ評価ブロック２の
出力信号Ｃ1 ，ｉ＝１，・・・・，ｎを入力して最終加
算結果を出力するＥＸＯＲゲート群６n ，・・・，６1
から構成されている。
【０００７】図２は図１に示したキャリ評価ブロックの
トリー構造を示す。図２において、●で示したのは二つ
の入力信号（ｇｉｎi-1 ，ｐｉｎi-1 ）（ｇｉｎi ，ｐ
ｉｎi ）を入力して ｇｏｕｔ＝ｇｉｎi-1 ∨（ｐｉｎi-1 ∧ｇｉｎi ） ｐｏｕｔ＝ｐｉｎi-1 ∧ｐｉｎi ・・・・・・・（１）を 発生することを示し、〇は二つの入力信号ｇｉｎ，ｐｉ
ｎを入力して ｇｏｕｔ＝ｇｉｎ ｐｏｕｔ＝ｐｉｎ ・・・・・・・（２）を 発生することを示す。
トリー構造を示す。図２において、●で示したのは二つ
の入力信号（ｇｉｎi-1 ，ｐｉｎi-1 ）（ｇｉｎi ，ｐ
ｉｎi ）を入力して ｇｏｕｔ＝ｇｉｎi-1 ∨（ｐｉｎi-1 ∧ｇｉｎi ） ｐｏｕｔ＝ｐｉｎi-1 ∧ｐｉｎi ・・・・・・・（１）を 発生することを示し、〇は二つの入力信号ｇｉｎ，ｐｉ
ｎを入力して ｇｏｕｔ＝ｇｉｎ ｐｏｕｔ＝ｐｉｎ ・・・・・・・（２）を 発生することを示す。
【０００８】即ち、図２に示した通り１６ビット加算器
の場合は８段階を経て計算される。図２に示したトリー
の構造を説明すれば次のとおりである。第１段階（Ｔ＝
０）は１６個の〇によりキャリ発生と伝送信号ｇi ，ｐ
i ，（ｉ＝１，・・・，１６）を入力して前記式（２）
の演算を行う。第２段階（Ｔ＝１）は奇数番目に当たる
出力信号ｇi ，ｐi ，（ｉ＝１，３，・・・，１５）は
そのまま通過させ、また奇数番目に当たる出力信号ｇ
i ，ｐi，（ｉ＝１，３，・・・，１５）と偶数番目に
当たる出力信号ｇi ，ｐi ，（ｉ＝２，４，・・・，１
６）をそれぞれ入力して前記式（１）の演算を行う。
の場合は８段階を経て計算される。図２に示したトリー
の構造を説明すれば次のとおりである。第１段階（Ｔ＝
０）は１６個の〇によりキャリ発生と伝送信号ｇi ，ｐ
i ，（ｉ＝１，・・・，１６）を入力して前記式（２）
の演算を行う。第２段階（Ｔ＝１）は奇数番目に当たる
出力信号ｇi ，ｐi ，（ｉ＝１，３，・・・，１５）は
そのまま通過させ、また奇数番目に当たる出力信号ｇ
i ，ｐi，（ｉ＝１，３，・・・，１５）と偶数番目に
当たる出力信号ｇi ，ｐi ，（ｉ＝２，４，・・・，１
６）をそれぞれ入力して前記式（１）の演算を行う。
【０００９】第３段階（Ｔ＝２）は奇数番目に当たる出
力信号ｇi ，ｐi ，（ｉ＝１，３，・・・，１５）と前
記第２段階（Ｔ＝１）の奇数番目の●の出力信号はその
まま通過させ、前記第２段階（Ｔ＝１）の出力信号の偶
数番目の●の出力信号を二つずつ入力して前記式（１）
の演算を行う。第４段階（Ｔ＝３）は前記第３段階（Ｔ
＝２）の〇の出力信号はそのまま通過させ、前記第３段
階（Ｔ＝２）の●の出力信号を二つずつ入力して前記式
（１）の演算を行う。
力信号ｇi ，ｐi ，（ｉ＝１，３，・・・，１５）と前
記第２段階（Ｔ＝１）の奇数番目の●の出力信号はその
まま通過させ、前記第２段階（Ｔ＝１）の出力信号の偶
数番目の●の出力信号を二つずつ入力して前記式（１）
の演算を行う。第４段階（Ｔ＝３）は前記第３段階（Ｔ
＝２）の〇の出力信号はそのまま通過させ、前記第３段
階（Ｔ＝２）の●の出力信号を二つずつ入力して前記式
（１）の演算を行う。
【００１０】第５段階（Ｔ＝４）は前記第４段階（Ｔ＝
３）の●の出力信号を入力して前記式（１）の演算を行
い、前記４段階の〇の出力信号はそのまま通過させる。
第６段階（Ｔ＝５）は前記第５段階（Ｔ＝４）の八番
目の〇の出力信号と１２番目の〇の出力信号を入力して
前記式（１）の演算を行い、その他の点の出力信号はそ
のまま通過させる。
３）の●の出力信号を入力して前記式（１）の演算を行
い、前記４段階の〇の出力信号はそのまま通過させる。
第６段階（Ｔ＝５）は前記第５段階（Ｔ＝４）の八番
目の〇の出力信号と１２番目の〇の出力信号を入力して
前記式（１）の演算を行い、その他の点の出力信号はそ
のまま通過させる。
【００１１】第７段階（Ｔ＝６）は前記第６段階（Ｔ＝
５）の四番目の出力信号と六番目の出力信号、八番目と
十番目の出力信号、１２番目と１４番目の出力信号を入
力して式（１）の演算を行い、その他の出力信号はその
まま通過させる。第８段階（Ｔ＝７）は前記第７段階
（Ｔ＝６）の二番目と三番目の出力信号、四番目と五番
目、六番目と七番目、八番目と九番目、十番目と十一番
目、十二番目と十三番目、十四番目と十五番目の出力信
号を入力して式（１）の演算を行い、その他の信号はそ
のまま通過させる。このような動作を行って最終結果Ｃ
1 ，ｉ＝１，２，・・・，１６を出力する。
５）の四番目の出力信号と六番目の出力信号、八番目と
十番目の出力信号、１２番目と１４番目の出力信号を入
力して式（１）の演算を行い、その他の出力信号はその
まま通過させる。第８段階（Ｔ＝７）は前記第７段階
（Ｔ＝６）の二番目と三番目の出力信号、四番目と五番
目、六番目と七番目、八番目と九番目、十番目と十一番
目、十二番目と十三番目、十四番目と十五番目の出力信
号を入力して式（１）の演算を行い、その他の信号はそ
のまま通過させる。このような動作を行って最終結果Ｃ
1 ，ｉ＝１，２，・・・，１６を出力する。
【００１２】従って、従来の並列加算器の動作速度がの
ろく、回路構成が複雑な短所がある。
ろく、回路構成が複雑な短所がある。
【００１３】
【発明が解決しようとする課題】本発明の目的は、速度
を向上しチップ面積を減少可能な並列加算器を提供する
ことである。
を向上しチップ面積を減少可能な並列加算器を提供する
ことである。
【００１４】
【課題を解決するための手段】前述した目的を達成する
ために、本発明の加算器はキャリ発生及び伝送回路、キ
ャリ評価回路及び最終和回路を備え、前記キャリ発生及
び伝送回路と和回路を伝送ゲートから構成し、前記加算
のための段階がただ５段階のみで演算可能なことを特徴
とする。即ち、本発明の加算器は１６ビットの二つのデ
ータ信号を入力してキャリ発生及び伝送信号を出力する
キャリ発生及び伝送回路群と、第３、４、第５、６、第
７、８、第９、１０、第１１、１２、第１３、１４、第
１５、１６の出力信号群をそれぞれ入力して演算を行う
第１の第１セル群と、前記キャリ発生及び伝送回路群の
第１、２の出力信号群を入力して演算を行う第１の第２
セル群と、前記第１の第２セルの出力信号と前記キャリ
発生及び伝送回路の第３出力信号、前記第１の第１セル
群の第１出力信号をそれぞれ入力して演算を行う第２の
第２セル群と、前記第１の第１セル群の第２出力信号と
前記キャリ発生及び伝送回路の第７出力信号、前記第１
の第１セル群の第３出力信号をそれぞれ入力し前記第１
の第１セル群の第４出力信号と前記キャリ発生及び伝送
回路の第１１出力信号、前記第１の第１セル群の第５出
力信号をそれぞれ入力し前記第１の第１セル群の第６出
力信号と前記キャリ発生及び伝送回路の第１５出力信
号、前記第１の第１セル群の第７出力信号をそれぞれ入
力して演算を行う第２の第１セル群と、前記第２の第２
セル群の第２出力信号と前記キャリ発生及び伝送回路の
第５出力信号、前記第１の第１セル群の第２出力信号、
前記第２の第１セル群の第１出力信号と第２出力信号を
それぞれ入力し前記第２の第１セル群の第４出力信号と
前記キャリ発生及び伝送回路の第１３出力信号、前記第
１の第１セル群の第６出力信号、前記第２の第１セル群
の第５出力信号を入力して演算を行う第３の第１セル群
と、前記第２の第２セル群の第２出力信号と前記キャリ
発生及び伝送回路の第５出力信号、前記第１の第１セル
群の第２出力信号、前記第２の第１セル群の第１出力信
号をそれぞれ入力して演算を行う第３の第２セル群と、
前記第２の第１セル群の第１、２、４、６出力信号と前
記第２の第２セル群の第２出力信号を入力して演算を行
う第３セルと、前記第３の第２セル群の第４出力信号と
前記キャリ発生及び伝送回路の第９出力信号、前記第１
の第１セル群の第４出力信号、前記第２の第１セル群の
第３、４出力信号、前記第３の第１セル群の第１、２、
３出力信号をそれぞれ入力して演算を行う第４の第２セ
ル群と、前記キャリ発生及び伝送回路、前記第１、２、
３セル群の出力信号を入力して最終和を出力する最終和
回路を備える。
ために、本発明の加算器はキャリ発生及び伝送回路、キ
ャリ評価回路及び最終和回路を備え、前記キャリ発生及
び伝送回路と和回路を伝送ゲートから構成し、前記加算
のための段階がただ５段階のみで演算可能なことを特徴
とする。即ち、本発明の加算器は１６ビットの二つのデ
ータ信号を入力してキャリ発生及び伝送信号を出力する
キャリ発生及び伝送回路群と、第３、４、第５、６、第
７、８、第９、１０、第１１、１２、第１３、１４、第
１５、１６の出力信号群をそれぞれ入力して演算を行う
第１の第１セル群と、前記キャリ発生及び伝送回路群の
第１、２の出力信号群を入力して演算を行う第１の第２
セル群と、前記第１の第２セルの出力信号と前記キャリ
発生及び伝送回路の第３出力信号、前記第１の第１セル
群の第１出力信号をそれぞれ入力して演算を行う第２の
第２セル群と、前記第１の第１セル群の第２出力信号と
前記キャリ発生及び伝送回路の第７出力信号、前記第１
の第１セル群の第３出力信号をそれぞれ入力し前記第１
の第１セル群の第４出力信号と前記キャリ発生及び伝送
回路の第１１出力信号、前記第１の第１セル群の第５出
力信号をそれぞれ入力し前記第１の第１セル群の第６出
力信号と前記キャリ発生及び伝送回路の第１５出力信
号、前記第１の第１セル群の第７出力信号をそれぞれ入
力して演算を行う第２の第１セル群と、前記第２の第２
セル群の第２出力信号と前記キャリ発生及び伝送回路の
第５出力信号、前記第１の第１セル群の第２出力信号、
前記第２の第１セル群の第１出力信号と第２出力信号を
それぞれ入力し前記第２の第１セル群の第４出力信号と
前記キャリ発生及び伝送回路の第１３出力信号、前記第
１の第１セル群の第６出力信号、前記第２の第１セル群
の第５出力信号を入力して演算を行う第３の第１セル群
と、前記第２の第２セル群の第２出力信号と前記キャリ
発生及び伝送回路の第５出力信号、前記第１の第１セル
群の第２出力信号、前記第２の第１セル群の第１出力信
号をそれぞれ入力して演算を行う第３の第２セル群と、
前記第２の第１セル群の第１、２、４、６出力信号と前
記第２の第２セル群の第２出力信号を入力して演算を行
う第３セルと、前記第３の第２セル群の第４出力信号と
前記キャリ発生及び伝送回路の第９出力信号、前記第１
の第１セル群の第４出力信号、前記第２の第１セル群の
第３、４出力信号、前記第３の第１セル群の第１、２、
３出力信号をそれぞれ入力して演算を行う第４の第２セ
ル群と、前記キャリ発生及び伝送回路、前記第１、２、
３セル群の出力信号を入力して最終和を出力する最終和
回路を備える。
【００１５】
【作用】本発明によれば、従来の加算器の加算レベルを
８段階から５段階に減らすことにより加算遅延時間が減
らせる。
８段階から５段階に減らすことにより加算遅延時間が減
らせる。
【００１６】
【実施例】以下、添付した図面に基づき本発明の実施例
による加算器を説明する。本発明の実施例による二進加
算のアルゴリズムは次の通りである。 ＜アルゴリズム＞演算子ｏを次の式のように定義すれ
ば、 （ｇ，ｐ）ｏ（ｇ’，ｐ’）＝（ｇ∨（ｐ∧ｇ’），ｐ
∧ｐ’） ここで、ｇ，ｇ’，ｐ’，ｐはブール変数を示す。
による加算器を説明する。本発明の実施例による二進加
算のアルゴリズムは次の通りである。 ＜アルゴリズム＞演算子ｏを次の式のように定義すれ
ば、 （ｇ，ｐ）ｏ（ｇ’，ｐ’）＝（ｇ∨（ｐ∧ｇ’），ｐ
∧ｐ’） ここで、ｇ，ｇ’，ｐ’，ｐはブール変数を示す。
【００１７】ある（ｇ3 、ｐ3 ）（ｇ2 、ｐ2 ）（ｇ
1 、ｐ1 ）に対して ［（ｇ3 、ｐ3 ）ｏ（ｇ2 、ｐ2 ）］ｏ（ｇ1 、ｐ1 ）
＝［（ｇ3 ∨（ｐ3 ∧ｇ2 ）、ｐ3 ∧ｐ2 ］ｏ（ｇ1 、
ｐ1 ）＝［（ｇ3 ∨（ｐ3 ∧ｇ2 ）、ｐ3 ∧ｐ2 ∧ｇ
1 ）、ｐ3 ∧ｐ2 ∧ｐ1 ］であり、 （ｇ3 、ｐ3 ）ｏ［（ｇ2 、ｐ2 ）］ｏ（ｇ1 、ｐ
1 ）］＝（ｇ3 、ｐ3 ）ｏ［（ｇ2 ∨（ｐ2 ∧ｇ1 ）、
ｐ2 ∧ｐ1 ）＝［ｇ3 ∨（ｐ3 ∧（ｇ2 ∨（ｐ2 ∧ｇ
1 ）））、ｐ3 ∧ｐ2 ∧ｐ1 ］なので∨、∧配分性質を
用いれば、 ［（ｇ3 、ｐ3 ）ｏ（ｇ2 ，ｐ2 ）］ｏ（ｇ1 ，ｐ1 ）
＝（ｇ3 、ｐ3 ）ｏ［（ｇ2 ，ｐ2 ）ｏ（ｇ1 ，ｐ1 ）
となることがわかる。従って、上記式からＧi とＰi を
計算する時、 （Ｇi 、Ｐi ）＝（ｇi ，ｐi ）ｏ（ｇi-1 ，ｐi-1 ）
ｏ・・・・・ｏ（ｇ1 ，ｐ1 ） において右側項を計算する順序がＧi 、Ｐi 値には全然
影響を与えないことがわかる。
1 、ｐ1 ）に対して ［（ｇ3 、ｐ3 ）ｏ（ｇ2 、ｐ2 ）］ｏ（ｇ1 、ｐ1 ）
＝［（ｇ3 ∨（ｐ3 ∧ｇ2 ）、ｐ3 ∧ｐ2 ］ｏ（ｇ1 、
ｐ1 ）＝［（ｇ3 ∨（ｐ3 ∧ｇ2 ）、ｐ3 ∧ｐ2 ∧ｇ
1 ）、ｐ3 ∧ｐ2 ∧ｐ1 ］であり、 （ｇ3 、ｐ3 ）ｏ［（ｇ2 、ｐ2 ）］ｏ（ｇ1 、ｐ
1 ）］＝（ｇ3 、ｐ3 ）ｏ［（ｇ2 ∨（ｐ2 ∧ｇ1 ）、
ｐ2 ∧ｐ1 ）＝［ｇ3 ∨（ｐ3 ∧（ｇ2 ∨（ｐ2 ∧ｇ
1 ）））、ｐ3 ∧ｐ2 ∧ｐ1 ］なので∨、∧配分性質を
用いれば、 ［（ｇ3 、ｐ3 ）ｏ（ｇ2 ，ｐ2 ）］ｏ（ｇ1 ，ｐ1 ）
＝（ｇ3 、ｐ3 ）ｏ［（ｇ2 ，ｐ2 ）ｏ（ｇ1 ，ｐ1 ）
となることがわかる。従って、上記式からＧi とＰi を
計算する時、 （Ｇi 、Ｐi ）＝（ｇi ，ｐi ）ｏ（ｇi-1 ，ｐi-1 ）
ｏ・・・・・ｏ（ｇ1 ，ｐ1 ） において右側項を計算する順序がＧi 、Ｐi 値には全然
影響を与えないことがわかる。
【００１８】本発明は前記アルゴリズムを行うものであ
る。図３は本発明の実施例による並列加算器の構造を示
すものである。 ＜計算機構＞図３は本発明の実施例による並列加算器の
構造を示す。図３に示したブロックは図１に示したブロ
ックと同一の機能を行う。即ち、キャリ発生及び伝送ブ
ロック２０、キャリ評価ブロック２１及び最終和を計算
する和ブロック２２から構成されている。
る。図３は本発明の実施例による並列加算器の構造を示
すものである。 ＜計算機構＞図３は本発明の実施例による並列加算器の
構造を示す。図３に示したブロックは図１に示したブロ
ックと同一の機能を行う。即ち、キャリ発生及び伝送ブ
ロック２０、キャリ評価ブロック２１及び最終和を計算
する和ブロック２２から構成されている。
【００１９】図４は図３に示したブロック図を具体的に
具現した回路のブロック図である。図４において、本実
施例の回路は、２４ビットの二つの数Ａ23〜Ａ0 、Ｂ23
〜Ｂ0 を入力して２４ビットのキャリ発生信号ｇi （ｉ
＝０，１，２，・・・・，２３）とキャリ伝送信号ｐi
（ｉ＝０，１，２，・・・・，２３）を発生するキャリ
発生と伝送信号発生回路１０23〜１０0 と、キャリ発生
と伝送信号（ｇｉｎ1 ，ｐｉｎ1 ），（ｇｉｎ2 ，ｐｉ
ｎ2 ）を入力して ｇｏｕｔ＝ｇｉｎ1 ∨（ｐｉｎ1 ∧ｇｉｎ2 ） ｐｏｕｔ＝ｐｉｎ1 ∧ｐｉｎ2 の演算を行う第１セルブロック群１１23〜１１1 ，１２
11〜１２2 ，１３6 〜１３4 と、キャリ発生と伝送信号
（ｇｉｎ1 ，ｐｉｎ1 ），（ｇｉｎ2 ，ｐｉｎ2 ）を入
力して ｇｏｕｔ＝ｇｉｎ1 ∨（ｐｉｎ1 ∧ｐｉｎ2 ） の演算を行う第２セルブロック群１１0 ，１２1 ，１２
0 ，１３3 〜１３0 ，１３10〜１３7 ，１５14〜１５0
と、前記キャリ発生と伝送信号（ｇi ，ｐi ），（ｇ
i-1 ，ｐi-1 ），（ｇi-2 ，ｐi-2 ），（ｇi-3 ，ｐ
i-3 ）を入力してｇｏｕｔ＝ｇi ∨（ｐi ∧ｇi-1 ）∨
（ｐi ∧ｐi-1 ∧ｐi-2 ）∨（ｐ1 ∧ｐ i-1 ∧ｐi-2 ∧
ｇi-3 ）の演算を行う第３セルブロック１４と、キャリ
発生と伝送信号ｇi 、ｐi を入力して最終和を出力する
最終加算回路１６23〜１６0 とから構成されている。
具現した回路のブロック図である。図４において、本実
施例の回路は、２４ビットの二つの数Ａ23〜Ａ0 、Ｂ23
〜Ｂ0 を入力して２４ビットのキャリ発生信号ｇi （ｉ
＝０，１，２，・・・・，２３）とキャリ伝送信号ｐi
（ｉ＝０，１，２，・・・・，２３）を発生するキャリ
発生と伝送信号発生回路１０23〜１０0 と、キャリ発生
と伝送信号（ｇｉｎ1 ，ｐｉｎ1 ），（ｇｉｎ2 ，ｐｉ
ｎ2 ）を入力して ｇｏｕｔ＝ｇｉｎ1 ∨（ｐｉｎ1 ∧ｇｉｎ2 ） ｐｏｕｔ＝ｐｉｎ1 ∧ｐｉｎ2 の演算を行う第１セルブロック群１１23〜１１1 ，１２
11〜１２2 ，１３6 〜１３4 と、キャリ発生と伝送信号
（ｇｉｎ1 ，ｐｉｎ1 ），（ｇｉｎ2 ，ｐｉｎ2 ）を入
力して ｇｏｕｔ＝ｇｉｎ1 ∨（ｐｉｎ1 ∧ｐｉｎ2 ） の演算を行う第２セルブロック群１１0 ，１２1 ，１２
0 ，１３3 〜１３0 ，１３10〜１３7 ，１５14〜１５0
と、前記キャリ発生と伝送信号（ｇi ，ｐi ），（ｇ
i-1 ，ｐi-1 ），（ｇi-2 ，ｐi-2 ），（ｇi-3 ，ｐ
i-3 ）を入力してｇｏｕｔ＝ｇi ∨（ｐi ∧ｇi-1 ）∨
（ｐi ∧ｐi-1 ∧ｐi-2 ）∨（ｐ1 ∧ｐ i-1 ∧ｐi-2 ∧
ｇi-3 ）の演算を行う第３セルブロック１４と、キャリ
発生と伝送信号ｇi 、ｐi を入力して最終和を出力する
最終加算回路１６23〜１６0 とから構成されている。
【００２０】前記構成による動作を説明すれば次の通り
である。第１段階において、前記キャリ発生及び伝送回
路１０23〜１０0 はキャリ発生信号ｇi ，（ｉ＝２３，
２２，・・・・，０）とキャリ伝送信号ｐi ，（ｉ＝２
３，２２，・・・，０）を発生する。第２段階におい
て、前記第２セルブロック１１0 は前記キャリ発生及び
伝送回路の一番目の二つの出力信号ｇ1 ，ｐ1 ，ｇ0 を
入力して演算を行い、前記第１セルブロック１１1 〜１
１11は前記キャリ発生及び伝送回路の出力信号ｇi ，ｐ
i ，（ｉ＝２，３，・・・，２３）を二対ずつ入力して
演算を行う。
である。第１段階において、前記キャリ発生及び伝送回
路１０23〜１０0 はキャリ発生信号ｇi ，（ｉ＝２３，
２２，・・・・，０）とキャリ伝送信号ｐi ，（ｉ＝２
３，２２，・・・，０）を発生する。第２段階におい
て、前記第２セルブロック１１0 は前記キャリ発生及び
伝送回路の一番目の二つの出力信号ｇ1 ，ｐ1 ，ｇ0 を
入力して演算を行い、前記第１セルブロック１１1 〜１
１11は前記キャリ発生及び伝送回路の出力信号ｇi ，ｐ
i ，（ｉ＝２，３，・・・，２３）を二対ずつ入力して
演算を行う。
【００２１】第３段階において、第２セルブロック１２
0 は前記第２セルブロック１１0 の出力信号と前記キャ
リ発生及び伝送回路１０2 の出力信号を入力して演算を
行い、前記第２セルブロック１２1 は前記第１セルブロ
ック１１1 の出力信号と前記第２セルブロック１１0 の
出力信号を入力して演算を行い、第１セルブロック群１
２3 、１２5 、１２7 、１２9 、１２11は前記第１セル
ブロック群１１11〜１１2 の出力信号を二対ずつ入力し
て演算を行い、第１セルブロック群１２2 、１２4 、１
２6 、１２8 、１２10 は前記第１セルブロック群１１
2 、１１4 、１１6 、１１8 、１１10の出力信号と前記
キャリ発生及び伝送回路１０6 、１０10、１０14、１０
18、１０22 の出力信号をそれぞれ入力して演算を行
う。
0 は前記第２セルブロック１１0 の出力信号と前記キャ
リ発生及び伝送回路１０2 の出力信号を入力して演算を
行い、前記第２セルブロック１２1 は前記第１セルブロ
ック１１1 の出力信号と前記第２セルブロック１１0 の
出力信号を入力して演算を行い、第１セルブロック群１
２3 、１２5 、１２7 、１２9 、１２11は前記第１セル
ブロック群１１11〜１１2 の出力信号を二対ずつ入力し
て演算を行い、第１セルブロック群１２2 、１２4 、１
２6 、１２8 、１２10 は前記第１セルブロック群１１
2 、１１4 、１１6 、１１8 、１１10の出力信号と前記
キャリ発生及び伝送回路１０6 、１０10、１０14、１０
18、１０22 の出力信号をそれぞれ入力して演算を行
う。
【００２２】第４段階において、第２セルブロック群１
３3 〜１３0 は第２セルブロック１２1 の出力信号と前
記キャリ発生及び伝送回路１０4 の出力信号、前記第１
セルブロック１１2 の出力信号、前記第１セルブロック
群１２2 、１２3 の出力信号をそれぞれ入力して演算を
行い、第１セルブロック群１３10〜１３7 は前記第１セ
ルブロック１２9 の出力信号と前記キャリ発生及び伝送
回路１０20の出力信号、前記第１セルブロック群１
１10、１２11、１２10の出力信号をそれぞれ入力して演
算を行い、第２セルブロック群１３6 、１３5 、１３4
は前記第１セルブロック１２5 の出力信号と前記キャリ
発生及び伝送回路１０12、前記第１セルブロック１１
6 、１２6 の出力信号をそれぞれ入力して演算を行い、
第３セルブロック１４は前記第２セル１２1 の出力信
号、前記第１セル群１２3 １２5 １２7 の出力信号を入
力して演算を行う。
３3 〜１３0 は第２セルブロック１２1 の出力信号と前
記キャリ発生及び伝送回路１０4 の出力信号、前記第１
セルブロック１１2 の出力信号、前記第１セルブロック
群１２2 、１２3 の出力信号をそれぞれ入力して演算を
行い、第１セルブロック群１３10〜１３7 は前記第１セ
ルブロック１２9 の出力信号と前記キャリ発生及び伝送
回路１０20の出力信号、前記第１セルブロック群１
１10、１２11、１２10の出力信号をそれぞれ入力して演
算を行い、第２セルブロック群１３6 、１３5 、１３4
は前記第１セルブロック１２5 の出力信号と前記キャリ
発生及び伝送回路１０12、前記第１セルブロック１１
6 、１２6 の出力信号をそれぞれ入力して演算を行い、
第３セルブロック１４は前記第２セル１２1 の出力信
号、前記第１セル群１２3 １２5 １２7 の出力信号を入
力して演算を行う。
【００２３】第５段階において、第２セルブロック群１
５6 〜１５0 は前記第２セルブロック１３3 の出力信号
と前記キャリ発生及び伝送回路１０8 、第１セルブロッ
ク群１１4 、１２4 、１２5 、１３4 、１３5 、１３6
の出力信号を入力して演算を行い、第２セルブロック群
１５14〜１５7 は前記キャリ発生及び伝送回路１０16、
前記第１セルブロック群１２8 、１２9 、１３7 〜１３
10の出力信号をそれぞれ入力して演算を行う。
５6 〜１５0 は前記第２セルブロック１３3 の出力信号
と前記キャリ発生及び伝送回路１０8 、第１セルブロッ
ク群１１4 、１２4 、１２5 、１３4 、１３5 、１３6
の出力信号を入力して演算を行い、第２セルブロック群
１５14〜１５7 は前記キャリ発生及び伝送回路１０16、
前記第１セルブロック群１２8 、１２9 、１３7 〜１３
10の出力信号をそれぞれ入力して演算を行う。
【００２４】第６段階において、和回路１６0 は前記キ
ャリ発生及び伝送回路１０0 、１０ 1 の出力信号と前記
第２セルブロック１１0 の出力信号を入力して和信号Ｓ
1 を発生し、和回路１６1 は前記第２セルブロック１１
0 と前記キャリ発生及び伝送回路１０2 の出力信号を入
力して和信号Ｓ2 を発生し、和回路１６2 は前記キャリ
発生と伝送回路１０3 と前記第２セルブロックの出力信
号を入力して和信号Ｓ 3 を出力し、和回路１６3 は前記
キャリ発生と伝送回路１０4 と前記第２セルブロック１
２1 の出力信号を入力して和信号Ｓ4 を出力し、和回路
１６7 〜１６4は前記キャリ発生及び伝送回路１０8 〜
１０5 の出力信号と前記第２セルブロック１３3 〜１３
0 の出力信号をそれぞれ入力して和信号Ｓ8 〜Ｓ5 を出
力し、和回路１６14〜１６8 は前記キャリ発生及び伝送
回路１０15〜１０9 の出力信号と前記第２セル１５6 〜
１５0 群の出力信号をそれぞれ入力して和信号Ｓ15〜Ｓ
9を出力し、和回路１６15は前記キャリ発生及び伝送回
路１０16の出力信号と前記第３セルブロック１４の出力
信号を入力して和信号Ｓ16を出力し、和回路１６22〜１
６17は前記キャリ発生及び伝送回路１０23〜１０17の出
力信号と前記第２セルブロック１５13〜１５7 の出力信
号をそれぞれ入力して和信号群Ｓ22〜Ｓ17を出力し、和
回路１６23は前記キャリ発生及び伝送回路１０23の出力
信号と前記第２セルブロック１５14の出力信号を入力し
て和信号Ｓ24を出力する。
ャリ発生及び伝送回路１０0 、１０ 1 の出力信号と前記
第２セルブロック１１0 の出力信号を入力して和信号Ｓ
1 を発生し、和回路１６1 は前記第２セルブロック１１
0 と前記キャリ発生及び伝送回路１０2 の出力信号を入
力して和信号Ｓ2 を発生し、和回路１６2 は前記キャリ
発生と伝送回路１０3 と前記第２セルブロックの出力信
号を入力して和信号Ｓ 3 を出力し、和回路１６3 は前記
キャリ発生と伝送回路１０4 と前記第２セルブロック１
２1 の出力信号を入力して和信号Ｓ4 を出力し、和回路
１６7 〜１６4は前記キャリ発生及び伝送回路１０8 〜
１０5 の出力信号と前記第２セルブロック１３3 〜１３
0 の出力信号をそれぞれ入力して和信号Ｓ8 〜Ｓ5 を出
力し、和回路１６14〜１６8 は前記キャリ発生及び伝送
回路１０15〜１０9 の出力信号と前記第２セル１５6 〜
１５0 群の出力信号をそれぞれ入力して和信号Ｓ15〜Ｓ
9を出力し、和回路１６15は前記キャリ発生及び伝送回
路１０16の出力信号と前記第３セルブロック１４の出力
信号を入力して和信号Ｓ16を出力し、和回路１６22〜１
６17は前記キャリ発生及び伝送回路１０23〜１０17の出
力信号と前記第２セルブロック１５13〜１５7 の出力信
号をそれぞれ入力して和信号群Ｓ22〜Ｓ17を出力し、和
回路１６23は前記キャリ発生及び伝送回路１０23の出力
信号と前記第２セルブロック１５14の出力信号を入力し
て和信号Ｓ24を出力する。
【００２５】ここで次のことを注目すべきである。２の
補数演算における問題点は、オーバーフローが生ずると
正確な結果が得られない場合があるということである。
この点を解決するための方法としては、予め符号ビット
を拡張させ演算を行い最後のキャリビット信号を捨てる
符号拡張方法（sign extension method ）と、演算結果
オーバーフローが生ずるとこれを修正する符号伝送方法
（sign propagation method ）がある。符号伝送方法は
演算結果を再び修正すべきなので符号拡張方法に比べて
速度がのろいという短所がある。一般の加算器でこの方
法を使用する場合は１ビット拡張によりｎ＋１ビットの
演算器を必要とするが、しかし、本発明においては符号
拡張方法を用いているため、本発明を使用する場合、ｎ
ビット加算器に和回路１６23のみ追加することで速度及
びチップ面積において有利な長所を有する。結局、加数
Ａ及び被加数Ｂがノーマル二進数であれば、和の最上位
ビットはキャリ伝送信号発生回路１５、１４の出力信号
となり、加数と被加数が２の補数の場合は和の最上位ビ
ットは和回路１６23の出力信号となる。
補数演算における問題点は、オーバーフローが生ずると
正確な結果が得られない場合があるということである。
この点を解決するための方法としては、予め符号ビット
を拡張させ演算を行い最後のキャリビット信号を捨てる
符号拡張方法（sign extension method ）と、演算結果
オーバーフローが生ずるとこれを修正する符号伝送方法
（sign propagation method ）がある。符号伝送方法は
演算結果を再び修正すべきなので符号拡張方法に比べて
速度がのろいという短所がある。一般の加算器でこの方
法を使用する場合は１ビット拡張によりｎ＋１ビットの
演算器を必要とするが、しかし、本発明においては符号
拡張方法を用いているため、本発明を使用する場合、ｎ
ビット加算器に和回路１６23のみ追加することで速度及
びチップ面積において有利な長所を有する。結局、加数
Ａ及び被加数Ｂがノーマル二進数であれば、和の最上位
ビットはキャリ伝送信号発生回路１５、１４の出力信号
となり、加数と被加数が２の補数の場合は和の最上位ビ
ットは和回路１６23の出力信号となる。
【００２６】図５は、図４に示したキャリ発生ブロック
のキャリ発生回路を示す。図５において、入力信号Ｂ1
を反転するためのインバータ２５、前記入力信号と反転
された入力信号Ｂ1 に応答して入力信号Ａ1 を伝送する
ためのＣＭＯＳ伝送ゲート２６、前記反転された入力信
号Ｂi に応答して入力信号Ｂi を伝送するためのＮＭＯ
Ｓ伝送ゲート２７から構成されている。それで、入力信
号Ａi と入力信号Ｂi の全てが“ハイ”レベル信号の場
合に“ハイ”レベルの信号を出力することとなる。
のキャリ発生回路を示す。図５において、入力信号Ｂ1
を反転するためのインバータ２５、前記入力信号と反転
された入力信号Ｂ1 に応答して入力信号Ａ1 を伝送する
ためのＣＭＯＳ伝送ゲート２６、前記反転された入力信
号Ｂi に応答して入力信号Ｂi を伝送するためのＮＭＯ
Ｓ伝送ゲート２７から構成されている。それで、入力信
号Ａi と入力信号Ｂi の全てが“ハイ”レベル信号の場
合に“ハイ”レベルの信号を出力することとなる。
【００２７】図６は、図４に示したキャリ伝送ブロック
の回路を示す。図６において、入力信号Ｂi を反転する
インバータ３０、前記入力信号Ｂi と反転された入力信
号Ｂi に応答して入力信号Ａi を伝送するためのＣＭＯ
Ｓ伝送ゲート３１、前記入力信号Ａi に応答して反転さ
れた入力信号Ｂ1 を伝送するためのＮＭＯＳ伝送ゲート
３２、及び前記入力信号Ａi に応答して入力信号Ｂi を
伝送するためのＰＭＯＳ伝送ゲート３３から構成されて
いる。それで、入力信号Ａi と入力信号Ｂi の信号レベ
ルの相異なる場合は“ハイ”レベルの信号を出力する。
即ち、ＥＸＯＲの演算を行うことになる。
の回路を示す。図６において、入力信号Ｂi を反転する
インバータ３０、前記入力信号Ｂi と反転された入力信
号Ｂi に応答して入力信号Ａi を伝送するためのＣＭＯ
Ｓ伝送ゲート３１、前記入力信号Ａi に応答して反転さ
れた入力信号Ｂ1 を伝送するためのＮＭＯＳ伝送ゲート
３２、及び前記入力信号Ａi に応答して入力信号Ｂi を
伝送するためのＰＭＯＳ伝送ゲート３３から構成されて
いる。それで、入力信号Ａi と入力信号Ｂi の信号レベ
ルの相異なる場合は“ハイ”レベルの信号を出力する。
即ち、ＥＸＯＲの演算を行うことになる。
【００２８】図７は、キャリ評価ブロックの第１セルの
回路を示す。図７において、キャリ伝送信号Ｐi と前記
キャリ発生信号ｇi-1 を論理積するためのＡＮＤゲート
４０、キャリ発生信号ｇi と前記ＡＮＤゲート４０の出
力信号を論理和するためのＯＲゲート４１、及び前記キ
ャリ伝送信号群ｐi ，ｐi-1を論理積するためのＡＮＤ
ゲート４２から構成されている。即ち、出力信号ＮＧと
出力信号ＮＰは次の論理式により計算される。
回路を示す。図７において、キャリ伝送信号Ｐi と前記
キャリ発生信号ｇi-1 を論理積するためのＡＮＤゲート
４０、キャリ発生信号ｇi と前記ＡＮＤゲート４０の出
力信号を論理和するためのＯＲゲート４１、及び前記キ
ャリ伝送信号群ｐi ，ｐi-1を論理積するためのＡＮＤ
ゲート４２から構成されている。即ち、出力信号ＮＧと
出力信号ＮＰは次の論理式により計算される。
【００２９】ＮＧ＝ｇi ＋（ｐi ・ｇi-1 ） ＮＰ＝ｐi ・ｐi-1 図８は、キャリ評価ブロックの第２セルの回路を示す。
図８は図７の回路において出力信号ＮＧを発生するため
のＡＮＤゲート５０とＯＲゲート５１から構成されてい
る。
図８は図７の回路において出力信号ＮＧを発生するため
のＡＮＤゲート５０とＯＲゲート５１から構成されてい
る。
【００３０】図９は、キャリ評価ブロックの第３セルの
回路を示す。図９において、電源電圧ＶDDと接地電圧Ｖ
SSとの間に直列連結され、キャリ発生信号群ｇi ，ｇ
i-1 ，ｇi-2 ，ｇi-3 を各ゲート電極に入力する四つの
ＰＭＯＳトランジスタ６０、６１、６２、６３と四つの
ＮＭＯＳトランジスタ６４、６５、６６、６７、前記Ｐ
ＭＯＳトランジスタ６０のゲート電極に連結されたゲー
ト電極と前記ＰＭＯＳトランジスタ６３のドレイン電極
に連結されたドレイン電極と接地電圧に連結されたソー
ス電極を有するＮＭＯＳトランジスタ７１、前記ＰＭＯ
Ｓトランジスタ６３のドレイン電極と前記ＮＭＯＳトラ
ンジスタ６６のソース電極に連結されたソース電極を有
するＮＭＯＳトランジスタ７２、前記ＰＭＯＳトランジ
スタ６３のドレイン電極と前記ＮＭＯＳトランジスタ６
５のドレイン電極に連結されたドレイン電極を有するＮ
ＭＯＳトランジスタ７３、キャリ伝送信号ｐi をゲート
電極に入力し前記ＰＭＯＳトランジスタ６０のドレイン
電極と前記ＰＭＯＳトランジスタ６３のドレイン電極に
それぞれ連結されたソース電極とドレイン電極を有する
ＰＭＯＳトランジスタ６８、キャリ伝送信号ｐi-1 をゲ
ート電極に入力し前記ＰＭＯＳトランジスタ６１のドレ
イン電極と前記ＰＭＯＳトランジスタ６３のドレイン電
極に連結されたソース電極とドレイン電極を有するＰＭ
ＯＳトランジスタ６９、キャリ伝送信号ｐi-2 をゲート
電極に入力し前記ＰＭＯＳトランジスタ６２のドレイン
電極と前記ＰＭＯＳトランジスタ６３のドレイン電極に
連結されたＰＭＯＳトランジスタ７０及び前記ＰＭＯＳ
トランジスタ６３のゲート電極に連結されたゲート電極
を有するＮＭＯＳトランジスタ６４から構成されてい
る。
回路を示す。図９において、電源電圧ＶDDと接地電圧Ｖ
SSとの間に直列連結され、キャリ発生信号群ｇi ，ｇ
i-1 ，ｇi-2 ，ｇi-3 を各ゲート電極に入力する四つの
ＰＭＯＳトランジスタ６０、６１、６２、６３と四つの
ＮＭＯＳトランジスタ６４、６５、６６、６７、前記Ｐ
ＭＯＳトランジスタ６０のゲート電極に連結されたゲー
ト電極と前記ＰＭＯＳトランジスタ６３のドレイン電極
に連結されたドレイン電極と接地電圧に連結されたソー
ス電極を有するＮＭＯＳトランジスタ７１、前記ＰＭＯ
Ｓトランジスタ６３のドレイン電極と前記ＮＭＯＳトラ
ンジスタ６６のソース電極に連結されたソース電極を有
するＮＭＯＳトランジスタ７２、前記ＰＭＯＳトランジ
スタ６３のドレイン電極と前記ＮＭＯＳトランジスタ６
５のドレイン電極に連結されたドレイン電極を有するＮ
ＭＯＳトランジスタ７３、キャリ伝送信号ｐi をゲート
電極に入力し前記ＰＭＯＳトランジスタ６０のドレイン
電極と前記ＰＭＯＳトランジスタ６３のドレイン電極に
それぞれ連結されたソース電極とドレイン電極を有する
ＰＭＯＳトランジスタ６８、キャリ伝送信号ｐi-1 をゲ
ート電極に入力し前記ＰＭＯＳトランジスタ６１のドレ
イン電極と前記ＰＭＯＳトランジスタ６３のドレイン電
極に連結されたソース電極とドレイン電極を有するＰＭ
ＯＳトランジスタ６９、キャリ伝送信号ｐi-2 をゲート
電極に入力し前記ＰＭＯＳトランジスタ６２のドレイン
電極と前記ＰＭＯＳトランジスタ６３のドレイン電極に
連結されたＰＭＯＳトランジスタ７０及び前記ＰＭＯＳ
トランジスタ６３のゲート電極に連結されたゲート電極
を有するＮＭＯＳトランジスタ６４から構成されてい
る。
【００３１】図１０は本発明による和ブロックの回路を
示す。図１０において、前記キャリ伝送信号ｐi を反転
するインバータ７５、前記キャリ評価ブロックの出力信
号Ｃi-1 に応答して前記インバータ７５の出力信号を伝
送するＮＭＯＳトランジスタ７６、前記出力信号Ｃi-1
に応答して前記キャリ伝送信号ｐi を伝送するためのＰ
ＭＯＳトランジスタ７８及び前記インバータ７５の出力
信号と前記キャリ伝送信号ｐi に応答して出力信号Ｃ
i-1 を伝送するためのＣＭＯＳ伝送ゲート７９から構成
されている。
示す。図１０において、前記キャリ伝送信号ｐi を反転
するインバータ７５、前記キャリ評価ブロックの出力信
号Ｃi-1 に応答して前記インバータ７５の出力信号を伝
送するＮＭＯＳトランジスタ７６、前記出力信号Ｃi-1
に応答して前記キャリ伝送信号ｐi を伝送するためのＰ
ＭＯＳトランジスタ７８及び前記インバータ７５の出力
信号と前記キャリ伝送信号ｐi に応答して出力信号Ｃ
i-1 を伝送するためのＣＭＯＳ伝送ゲート７９から構成
されている。
【００３２】図１１は本発明によるキャリ評価ブロック
のトリー構造を示す。図１１において、○はキャリ発生
と伝送信号ｇｉｎ，ｐｉｎを入力して ｇｏｕｔ＝ｇｉｎ ｐｏｕｔ＝ｐｉｎ ・・・・・・・・・・・・・（３）を 行い、●はキャリ発生と伝送信号（ｇｉｎ1 、ｐｉｎ
1 ）、（ｇｉｎ2 、ｐｉｎ2 ）を入力して ｇｏｕｔ＝ｇｉｎ1 ∨（ｐｉｎ1 ∧ｐｉｎ2 ）・・・・
・・・・・・（４）を行い、△はキャリ発生と伝送信号
（ｇｉｎ1 ，ｐｉｎ1 ），（ｇｉｎ2 ，ｐｉｎ2 ）を入
力して ｇｏｕｔ＝ｇｉｎ1 ∨（ｐｉｎ1 ∧ｇｉｎ2 ） ｐｏｕｔ＝ｐｉｎ1 ∧ｐｉｎ2 ・・・・・・・（５）を 行い、□はキャリ発生と伝送信号（ｇi ，ｐi ），（ｇ
i-1 ，ｐi-1 ），（ｇi-2 ｐ i-2 ），（ｇi-3 ，ｐ
i-3 ）を入力して、 ｇｏｕｔ＝ｇi ∨（ｐi ∧ｇi-1 ）∨（ｐi ∧ｐi-1 ∧
ｐi-2 ）∨（ｐi ∧ｐi-1 ∧ｐi-2 ∧ｇi-3 ）・・・・
・・・・・・・・・・（６）を行う。
のトリー構造を示す。図１１において、○はキャリ発生
と伝送信号ｇｉｎ，ｐｉｎを入力して ｇｏｕｔ＝ｇｉｎ ｐｏｕｔ＝ｐｉｎ ・・・・・・・・・・・・・（３）を 行い、●はキャリ発生と伝送信号（ｇｉｎ1 、ｐｉｎ
1 ）、（ｇｉｎ2 、ｐｉｎ2 ）を入力して ｇｏｕｔ＝ｇｉｎ1 ∨（ｐｉｎ1 ∧ｐｉｎ2 ）・・・・
・・・・・・（４）を行い、△はキャリ発生と伝送信号
（ｇｉｎ1 ，ｐｉｎ1 ），（ｇｉｎ2 ，ｐｉｎ2 ）を入
力して ｇｏｕｔ＝ｇｉｎ1 ∨（ｐｉｎ1 ∧ｇｉｎ2 ） ｐｏｕｔ＝ｐｉｎ1 ∧ｐｉｎ2 ・・・・・・・（５）を 行い、□はキャリ発生と伝送信号（ｇi ，ｐi ），（ｇ
i-1 ，ｐi-1 ），（ｇi-2 ｐ i-2 ），（ｇi-3 ，ｐ
i-3 ）を入力して、 ｇｏｕｔ＝ｇi ∨（ｐi ∧ｇi-1 ）∨（ｐi ∧ｐi-1 ∧
ｐi-2 ）∨（ｐi ∧ｐi-1 ∧ｐi-2 ∧ｇi-3 ）・・・・
・・・・・・・・・・（６）を行う。
【００３３】第１段階（Ｔ＝０）はキャリ発生及び伝送
信号ｇi ，ｐi ，ｉ＝１，２，・・・・，１６を入力し
て前記式（３）の演算を行う。第２段階（Ｔ＝１）は前
記第１段階（Ｔ＝０）の出力信号を二つずつ入力して一
番目の二つの出力信号は式（４）の演算を行い、二番目
から八番目までの出力信号は式（５）の演算を行い、前
記第１段階の奇数番目の出力信号ｇi ，ｐi ，ｉ＝３，
・・・，１５）は前記式（３）の演算を行う。
信号ｇi ，ｐi ，ｉ＝１，２，・・・・，１６を入力し
て前記式（３）の演算を行う。第２段階（Ｔ＝１）は前
記第１段階（Ｔ＝０）の出力信号を二つずつ入力して一
番目の二つの出力信号は式（４）の演算を行い、二番目
から八番目までの出力信号は式（５）の演算を行い、前
記第１段階の奇数番目の出力信号ｇi ，ｐi ，ｉ＝３，
・・・，１５）は前記式（３）の演算を行う。
【００３４】第３段階は前記第２段階（Ｔ＝１）の一番
目と二番目、五番目と六番目、九番目と十番目、十三番
目と十四番目の出力信号は式（３）の演算を行い、前記
二番目と三番目、二番目と四番目の出力信号は式（４）
の演算を行い、前記六番目と七番目、六番目と八番目、
十番目と十一番目、十番目と十に番目、十四番目と十五
番目、十四番目と十六番目の出力信号は式（５）の演算
を行う。
目と二番目、五番目と六番目、九番目と十番目、十三番
目と十四番目の出力信号は式（３）の演算を行い、前記
二番目と三番目、二番目と四番目の出力信号は式（４）
の演算を行い、前記六番目と七番目、六番目と八番目、
十番目と十一番目、十番目と十に番目、十四番目と十五
番目、十四番目と十六番目の出力信号は式（５）の演算
を行う。
【００３５】第４段階（Ｔ＝３）は一番目、二番目、三
番目、四番目の出力信号は式（３）の演算を行い、四番
目と五番目、四番目と六番目、四番目と七番目、四番目
と八番目の出力信号は式（４）の演算を行い、九番目、
十番目、十一番目、十二番目の出力信号は式（３）の演
算を行い、十二番目と十三番目、十二番目と十四番目、
十番目と十五番目の出力信号は式（５）の演算を行い、
十二番目と十六番目の出力信号は式（６）の演算を行
い。
番目、四番目の出力信号は式（３）の演算を行い、四番
目と五番目、四番目と六番目、四番目と七番目、四番目
と八番目の出力信号は式（４）の演算を行い、九番目、
十番目、十一番目、十二番目の出力信号は式（３）の演
算を行い、十二番目と十三番目、十二番目と十四番目、
十番目と十五番目の出力信号は式（５）の演算を行い、
十二番目と十六番目の出力信号は式（６）の演算を行
い。
【００３６】第５段階（Ｔ＝４）は前記第４段階（Ｔ＝
３）の一番目から七番目まで、十六番目の出力信号は式
（３）の演算を行い八番目と九番目、十番目、十一番
目、十二番目、十三番目、十四番目、十五番目の信号群
は二つずつ式（４）の演算を行う。それで、最終的なキ
ャリ信号（Ｃi ，ｉ＝１，２，・・・，１６）を出力す
る。
３）の一番目から七番目まで、十六番目の出力信号は式
（３）の演算を行い八番目と九番目、十番目、十一番
目、十二番目、十三番目、十四番目、十五番目の信号群
は二つずつ式（４）の演算を行う。それで、最終的なキ
ャリ信号（Ｃi ，ｉ＝１，２，・・・，１６）を出力す
る。
【００３７】図１２は本発明による２４ビット加算器の
実際シミュレーション結果を示す。図１２からわかるよ
うに、従来の回路に比べて加算の速度が改善されること
がわかる。このような点を用いてキャリ評価ブロックの
トリー構造を得る。トリー構造において多演算子は二対
のＧi とＰi から新たなＧi ’，Ｐi ’を計算する関数
である。
実際シミュレーション結果を示す。図１２からわかるよ
うに、従来の回路に比べて加算の速度が改善されること
がわかる。このような点を用いてキャリ評価ブロックの
トリー構造を得る。トリー構造において多演算子は二対
のＧi とＰi から新たなＧi ’，Ｐi ’を計算する関数
である。
【００３８】本発明はｎ＝１６の場合、従来の技術に比
べてキャリ評価ブロックを５段階のみでＧi ，Ｐ，Ｃi
が計算結果を出力でき、これは伝送遅延が１／２に減少
されることを意味する。また、和ブロックではブロック
キャリ発生Ｇi はＣi と同一なので、Ｐi とＣ i-1 を互
いに排他論理和して最終和のＳi が得られるようになっ
ている。
べてキャリ評価ブロックを５段階のみでＧi ，Ｐ，Ｃi
が計算結果を出力でき、これは伝送遅延が１／２に減少
されることを意味する。また、和ブロックではブロック
キャリ発生Ｇi はＣi と同一なので、Ｐi とＣ i-1 を互
いに排他論理和して最終和のＳi が得られるようになっ
ている。
【００３９】そして、ｎ＝１６の場合、図４に示した演
算構造を拡張して倍数になる時毎に１段階ずつ増加させ
れば従来の技術により作られた加算器に比べて伝送遅延
がはるかに少ない加算器を構成することができる。前記
実施例においてはただ１６ビットのトリー構造のみ示し
たが、１６ビットずつ増加する時毎に前記トリー構造が
増加することになる。即ち、３２ビットとなれば、前記
トリー構造が二つ必要となり、トリーのレベルが一つ増
加することとなる。
算構造を拡張して倍数になる時毎に１段階ずつ増加させ
れば従来の技術により作られた加算器に比べて伝送遅延
がはるかに少ない加算器を構成することができる。前記
実施例においてはただ１６ビットのトリー構造のみ示し
たが、１６ビットずつ増加する時毎に前記トリー構造が
増加することになる。即ち、３２ビットとなれば、前記
トリー構造が二つ必要となり、トリーのレベルが一つ増
加することとなる。
【００４０】
【発明の効果】以上述べたように、本発明の加算器によ
ると、キャリ発生と伝送ブロック、和ブロックを伝送ゲ
ートで構成するため、回路を簡略化すると同時に速度が
向上される効果がある。また、キャリ評価ブロックを少
数の段階を経るだけで結果を出力することができるた
め、速度が向上される。
ると、キャリ発生と伝送ブロック、和ブロックを伝送ゲ
ートで構成するため、回路を簡略化すると同時に速度が
向上される効果がある。また、キャリ評価ブロックを少
数の段階を経るだけで結果を出力することができるた
め、速度が向上される。
【００４１】さらに、セル群が規則性を有するのでレイ
アウト時にレイアウトしやすく、面積が減少される。
アウト時にレイアウトしやすく、面積が減少される。
【図１】従来のｎビット並列加算器のブロック図であ
る。
る。
【図２】従来の１６ビットキャリ評価ブロックのトリー
構造である。
構造である。
【図３】本発明によるｎビット並列加算器の実施例のブ
ロック図である。
ロック図である。
【図４】本発明による２４ビット並列加算器の実施例の
ブロック図である。
ブロック図である。
【図５】本発明によるキャリ発生回路の実施例の回路図
である。
である。
【図６】本発明によるキャリ伝送回路の実施例の回路図
である。
である。
【図７】本発明による第１セルの実施例の論理回路図で
ある。
ある。
【図８】本発明による第２セルの実施例の論理回路図で
ある。
ある。
【図９】本発明による第３セルの実施例の回路図であ
る。
る。
【図１０】本発明による第４セルの実施例の回路図であ
る。
る。
【図１１】本発明によるキャリ評価ブロックの実施例の
トリー構造である。
トリー構造である。
【図１２】本発明による加算器の実施例の動作をシミュ
レーションしたグラフである。
レーションしたグラフである。
２０ キャリ発生及び伝送ブロック ２１ キャリ評価ブロック ２２ 和ブロック
Claims (7)
- 【請求項１】 １６ビットの二つのデータ信号を入力し
てキャリ発生及び伝送信号を出力するキャリ発生及び伝
送回路群と、 第３、４、第５、６、第７、８、第９、１０、第１１、
１２、第１３、１４、第１５、１６の出力信号群をそれ
ぞれ入力して演算を行う第１の第１セル群と、 前記キャリ発生及び伝送回路群の第１、２の出力信号群
を入力して演算を行う第１の第２セル群と、 前記第１の第２セルの出力信号と前記キャリ発生及び伝
送回路の第３出力信号、前記第１の第１セル群の第１出
力信号をそれぞれ入力して演算を行う第２の第２セル群
と、 前記第１の第１セル群の第２出力信号と前記キャリ発生
及び伝送回路の第７出力信号、前記第１の第１セル群の
第３出力信号をそれぞれ入力し前記第１の第１セル群の
第４出力信号と前記キャリ発生及び伝送回路の第１１出
力信号、前記第１の第１セル群の第５出力信号をそれぞ
れ入力し前記第１の第１セル群の第６出力信号と前記キ
ャリ発生及び伝送回路の第１５出力信号、前記第１の第
１セル群の第７出力信号をそれぞれ入力して演算を行う
第２の第１セル群と、 前記第２の第２セル群の第２出力信号と前記キャリ発生
及び伝送回路の第５出力信号、前記第１の第１セル群の
第２出力信号、前記第２の第１セル群の第１出力信号と
第２出力信号をそれぞれ入力し前記第２の第１セル群の
第４出力信号と前記キャリ発生及び伝送回路の第１３出
力信号、前記第１の第１セル群の第６出力信号、前記第
２の第１セル群の第５出力信号を入力して演算を行う第
３の第１セル群と、 前記第２の第２セル群の第２出力信号と前記キャリ発生
及び伝送回路の第５出力信号、前記第１の第１セル群の
第２出力信号、前記第２の第１セル群の第１出力信号を
それぞれ入力して演算を行う第３の第２セル群と、 前記第２の第１セル群の第１、２、４、６出力信号と前
記第２の第２セル群の第２出力信号を入力して演算を行
う第３セルと、 前記第３の第２セル群の第４出力信号と前記キャリ発生
及び伝送回路の第９出力信号、前記第１の第１セル群の
第４出力信号、前記第２の第１セル群の第３、４出力信
号、前記第３の第１セル群の第１、２、３出力信号をそ
れぞれ入力して演算を行う第４の第２セル群と、 前記キャリ発生及び伝送回路、前記第１、２、３セル群
の出力信号を入力して最終和を出力する最終和回路を備
えたことを特徴とする加算器。 - 【請求項２】 前記キャリ発生及び伝送回路は第２入力
信号を反転するための第１インバータ、前記第２入力信
号と反転された第２入力信号に応答して第１入力信号を
伝送するための第１ＣＭＯＳ伝送ゲート、前記反転され
た第２入力信号に応答して第２入力信号を伝送するため
の第１ＮＭＯＳ伝送ゲートから構成されることを特徴と
する請求項１項記載の加算器。 - 【請求項３】 前記キャリ伝送回路は第２入力信号を反
転する第２インバータ、前記第２入力信号と反転された
第２入力信号に応答して第１入力信号を伝送するための
第２ＣＭＯＳ伝送ゲート、前記第１入力信号に応答して
反転された第２入力信号を伝送するための第２ＮＭＯＳ
伝送ゲート、及び前記第１入力信号に応答して第２入力
信号を伝送するための第１ＰＭＯＳ伝送ゲートから構成
されることを特徴とする請求項１項記載の加算器。 - 【請求項４】 前記第１セルはキャリ伝送信号と下位ビ
ットのキャリ発生信号を論理積するための第１ＡＮＤゲ
ート、キャリ発生信号と前記第１ＡＮＤゲート出力信号
を論理和するための第１ＯＲゲート、及び前記キャリ伝
送信号と下位ビットキャリ伝送信号を論理積するための
第２ＡＮＤゲートから構成されることを特徴とする請求
項１項記載の加算器。 - 【請求項５】 前記第３セルは電源電圧と接地電圧との
間に直列連結され、第１、第２、第３、第４キャリ発生
信号を各ゲート電極に入力する四つの第２ＰＭＯＳトラ
ンジスタと四つの第２ＮＭＯＳトランジスタと、前記第
１の第２ＰＭＯＳトランジスタのゲート電極に連結され
たゲート電極と前記第１の第４ＰＭＯＳトランジスタの
ドレイン電極に連結されたドレイン電極と接地電圧に連
結されたソース電極を有する第３ＮＭＯＳトランジス
タ、前記第１の第４ＰＭＯＳトランジスタのドレイン電
極と前記第３の第２ＮＭＯＳトランジスタのソース電極
に連結されたソース電極を有する第４ＮＭＯＳトランジ
スタ、前記第４の第２ＰＭＯＳトランジスタのドレイン
電極と前記第２の第２ＮＭＯＳトランジスタのドレイン
電極に連結されたドレイン電極を有する第５ＮＭＯＳト
ランジスタ、第１キャリ伝送信号をゲート電極に入力し
前記第１の第２ＰＭＯＳトランジスタのドレイン電極と
前記第４の第２ＰＭＯＳトランジスタのドレイン電極に
それぞれ連結されたソース電極とドレイン電極を有する
第３ＰＭＯＳトランジスタ、第２キャリ伝送信号をゲー
ト電極に入力し前記第２の第２ＰＭＯＳトランジスタの
ドレイン電極と前記第４の第２ＰＭＯＳトランジスタの
ドレイン電極に連結されたソース電極とドレイン電極を
有する第４ＰＭＯＳトランジスタ、第３キャリ伝送信号
をゲート電極に入力し前記第３の第２ＰＭＯＳトランジ
スタのドレイン電極と前記第４の第２ＰＭＯＳトランジ
スタのドレイン電極に連結された第５ＰＭＯＳトランジ
スタ及び前記第４の第２ＰＭＯＳトランジスタのゲート
電極に連結されたゲート電極を有する第１の第２ＮＭＯ
Ｓトランジスタから構成されることを特徴とする請求項
１項記載の加算器。 - 【請求項６】 前記和回路は前記キャリ伝送信号をを反
転する第３インバータ、前記キャリ評価ブロックの出力
信号に応答して前記第３インバータの出力信号を伝送す
る第６ＮＭＯＳトランジスタ、前記キャリ評価ブロック
の出力信号に応答して前記キャリ伝送信号を伝送するた
めの第６ＰＭＯＳトランジスタ、及び前記第３インバー
タの出力信号と前記キャリ伝送信号に応答して前記キャ
リ評価ブロックの出力信号を伝送するための第３ＣＭＯ
Ｓ伝送ゲートから構成されることを特徴とする請求項１
項記載の加算器。 - 【請求項７】 前記加算器は１６ビットずつ増加する時
毎に同一の構造を繰り返し、加算レベルが一つずつ増加
することを特徴とする請求項１項記載の加算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920008571A KR940007926B1 (ko) | 1992-05-20 | 1992-05-20 | 가산기 |
| KR1992P8571 | 1992-05-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0651953A true JPH0651953A (ja) | 1994-02-25 |
Family
ID=19333350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5116018A Pending JPH0651953A (ja) | 1992-05-20 | 1993-05-18 | 加算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5500813A (ja) |
| JP (1) | JPH0651953A (ja) |
| KR (1) | KR940007926B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2734675B1 (fr) * | 1995-05-24 | 1997-08-14 | Sgs Thomson Microelectronics | Circuit logique combinatoire |
| TW359796B (en) * | 1996-10-29 | 1999-06-01 | Matsushita Electric Ind Co Ltd | Adder circuit and layout structure therefor |
| KR100244396B1 (ko) * | 1996-12-30 | 2000-02-01 | 김영환 | 캐리 룩어헤드 가산기 |
| US5964827A (en) * | 1997-11-17 | 1999-10-12 | International Business Machines Corporation | High-speed binary adder |
| US6134576A (en) * | 1998-04-30 | 2000-10-17 | Mentor Graphics Corporation | Parallel adder with independent odd and even sum bit generation cells |
| US6175852B1 (en) * | 1998-07-13 | 2001-01-16 | International Business Machines Corporation | High-speed binary adder |
| US6496846B1 (en) * | 1999-07-13 | 2002-12-17 | Hewlett-Packard Company | Conditional carry encoding for carry select adder |
| US6539413B1 (en) * | 2000-03-15 | 2003-03-25 | Agere Systems Inc. | Prefix tree adder with efficient sum generation |
| US6769007B2 (en) * | 2001-04-05 | 2004-07-27 | Sun Microsystems, Inc. | Adder circuit with a regular structure |
| US7139789B2 (en) * | 2001-09-24 | 2006-11-21 | Broadcom Corporation | Adder increment circuit |
| US7313586B2 (en) * | 2004-03-05 | 2007-12-25 | Broadcom Corporation | Adder-subtracter circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5122982A (en) * | 1988-02-29 | 1992-06-16 | Chopp Computer Corporation | Carry generation method and apparatus |
| US5095458A (en) * | 1990-04-02 | 1992-03-10 | Advanced Micro Devices, Inc. | Radix 4 carry lookahead tree and redundant cell therefor |
| US5166899A (en) * | 1990-07-18 | 1992-11-24 | Hewlett-Packard Company | Lookahead adder |
| US5278783A (en) * | 1992-10-30 | 1994-01-11 | Digital Equipment Corporation | Fast area-efficient multi-bit binary adder with low fan-out signals |
-
1992
- 1992-05-20 KR KR1019920008571A patent/KR940007926B1/ko not_active IP Right Cessation
-
1993
- 1993-05-18 JP JP5116018A patent/JPH0651953A/ja active Pending
- 1993-05-20 US US08/063,785 patent/US5500813A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5500813A (en) | 1996-03-19 |
| KR940007926B1 (ko) | 1994-08-29 |
| KR930024289A (ko) | 1993-12-22 |
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