JPH06337655A - 液晶駆動回路 - Google Patents
液晶駆動回路Info
- Publication number
- JPH06337655A JPH06337655A JP12947193A JP12947193A JPH06337655A JP H06337655 A JPH06337655 A JP H06337655A JP 12947193 A JP12947193 A JP 12947193A JP 12947193 A JP12947193 A JP 12947193A JP H06337655 A JPH06337655 A JP H06337655A
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- JP
- Japan
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- buffer circuit
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Abstract
(57)【要約】
【目的】 液晶表示装置の駆動回路の消費電力を低減す
る。 【構成】 液晶表示装置のドレインラインに映像信号を
供給するバッファ回路と接地電圧の間に電流制御用のＭ
ＯＳ１９を設け、このＭＯＳ１９を垂直帰線期間及び水
平帰線期間の間オフすることにより、液晶表示装置に表
示の行われない期間は、バッファ回路の動作を不動作に
し、ここに流れる電流を遮断する。
る。 【構成】 液晶表示装置のドレインラインに映像信号を
供給するバッファ回路と接地電圧の間に電流制御用のＭ
ＯＳ１９を設け、このＭＯＳ１９を垂直帰線期間及び水
平帰線期間の間オフすることにより、液晶表示装置に表
示の行われない期間は、バッファ回路の動作を不動作に
し、ここに流れる電流を遮断する。
Description
【０００１】
【産業上の利用分野】本発明は液晶駆動回路に関し、特
に、薄膜トランジスタ（ＴＦＴ）と画素電極をマトリク
ス状に配置した液晶表示装置にＴＶ画像を表示するため
の駆動回路に関する。
に、薄膜トランジスタ（ＴＦＴ）と画素電極をマトリク
ス状に配置した液晶表示装置にＴＶ画像を表示するため
の駆動回路に関する。
【０００２】
【従来の技術】一般に、複数のゲート電極ラインと複数
のドレイン電極ラインの交点にＴＦＴ及び画素電極をマ
トリクス状に配置した液晶表示装置にＴＶ画像を表示さ
せるための駆動回路は、水平方向の画素数（即ち、ドレ
イン電極ラインの本数）に応じたサンプリングクロック
によって、１水平期間の映像信号をサンプリングして保
持し、この保持された信号電圧に応じた出力電圧を各々
のドレイン電極ラインに供給している。
のドレイン電極ラインの交点にＴＦＴ及び画素電極をマ
トリクス状に配置した液晶表示装置にＴＶ画像を表示さ
せるための駆動回路は、水平方向の画素数（即ち、ドレ
イン電極ラインの本数）に応じたサンプリングクロック
によって、１水平期間の映像信号をサンプリングして保
持し、この保持された信号電圧に応じた出力電圧を各々
のドレイン電極ラインに供給している。
【０００３】従来、ドレイン電極ラインに電圧を供給す
る駆動回路は、１水平期間毎に交互にサンプリング動作
を行う２つのサンプリング回路と、１水平期間のサンプ
リングが終了して映像信号を保持しているサンプリング
回路の出力を選択し、その出力電圧に応じた電圧をドレ
イン電極ラインに供給するバッファ回路とから構成され
る。また、このバッファ回路は、差動接続されたＭＯＳ
トランジスタの差動アンプとその出力ＭＯＳトランジス
タから主に構成されている。
る駆動回路は、１水平期間毎に交互にサンプリング動作
を行う２つのサンプリング回路と、１水平期間のサンプ
リングが終了して映像信号を保持しているサンプリング
回路の出力を選択し、その出力電圧に応じた電圧をドレ
イン電極ラインに供給するバッファ回路とから構成され
る。また、このバッファ回路は、差動接続されたＭＯＳ
トランジスタの差動アンプとその出力ＭＯＳトランジス
タから主に構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
液晶駆動回路は、１水平期間の映像信号のサンプリング
が終了して次の水平期間のサンプリングに移る間、即
ち、水平帰線期間の間、及び、１フィールドの表示が終
了して次のフィールドの表示に移る期間、即ち、垂直帰
線期間の間、バッファ回路の動作が持続しているため、
不要な電力消費が多い欠点があった。
液晶駆動回路は、１水平期間の映像信号のサンプリング
が終了して次の水平期間のサンプリングに移る間、即
ち、水平帰線期間の間、及び、１フィールドの表示が終
了して次のフィールドの表示に移る期間、即ち、垂直帰
線期間の間、バッファ回路の動作が持続しているため、
不要な電力消費が多い欠点があった。
【０００５】
【課題を解決するための手段】本発明は、上述した点に
鑑みて創作されたものであり、複数のゲート電極ライン
及び複数のドレイン電極ラインの各交点にＴＦＴ及び画
素電極が設けられた液晶表示パネルに駆動信号を供給す
る駆動回路において、前記画素電極に与えるための映像
信号電圧を保持するサンプリング回路と、該サンプリン
グ回路の出力に応じた電圧を前記ドレイン電極ラインに
出力するバッファ回路と、該バッファ回路と電源ライン
又は接地ラインの間に動作制御用のスイッチング素子と
を備え、前記スイッチング素子を映像信号の垂直帰線期
間及び水平帰線期間の間オフ状態とすることにより、消
費電力を低減するものである。
鑑みて創作されたものであり、複数のゲート電極ライン
及び複数のドレイン電極ラインの各交点にＴＦＴ及び画
素電極が設けられた液晶表示パネルに駆動信号を供給す
る駆動回路において、前記画素電極に与えるための映像
信号電圧を保持するサンプリング回路と、該サンプリン
グ回路の出力に応じた電圧を前記ドレイン電極ラインに
出力するバッファ回路と、該バッファ回路と電源ライン
又は接地ラインの間に動作制御用のスイッチング素子と
を備え、前記スイッチング素子を映像信号の垂直帰線期
間及び水平帰線期間の間オフ状態とすることにより、消
費電力を低減するものである。
【０００６】
【作用】上述の手段によれば、液晶表示装置に表示され
る水平走査線とその水平走査線の表示される映像信号の
タイミングの期間だけスイッチング素子がオンし、バッ
ファ回路が動作する。そして、液晶表示装置に表示され
ない水平帰線期間及び垂直帰線期間の間は、スイッチン
グ素子がオフするため、バッファ回路に流れる電流が遮
断される。従って、バッファ回路に流れる不要電流がな
くなり、消費電力が低減される。
る水平走査線とその水平走査線の表示される映像信号の
タイミングの期間だけスイッチング素子がオンし、バッ
ファ回路が動作する。そして、液晶表示装置に表示され
ない水平帰線期間及び垂直帰線期間の間は、スイッチン
グ素子がオフするため、バッファ回路に流れる電流が遮
断される。従って、バッファ回路に流れる不要電流がな
くなり、消費電力が低減される。
【０００７】
【実施例】図１は、本発明の実施例を示す回路図であ
る。図１において、サンプリング回路１は、２つのサン
プリング回路からなる。第１のサンプリング回路は、タ
イミング信号ＴＱとサンプリング制御パルスＳＲが印加
されたＡＮＤゲート１と、ＡＮＤゲート１の出力によっ
て制御され、映像信号ＶＩＤＥＯを通過及び遮断するト
ランスミッションゲート２と、トランスミッションゲー
ト２を通過した映像信号によって充電されるコンデンサ
３とから構成され、第２のサンプリング回路も同様に、
タイミング信号ＢＱ及びサンプリング制御パルスＳＲが
印加されたＡＮＤゲート４と、トランスミッションゲー
ト５と、コンデンサ６とから構成される。ここで、タイ
ミング信号ＴＱとＢＱは、１水平走査期間毎に反転する
信号であり、互いに反転信号の関係にある。従って、Ａ
ＮＤゲート１と４から、水平期間のドットに応じたサン
プリング制御パルスＳＲが１水平期間毎に交互に出力さ
れ、第１のサンプリング回路と第２のサンプリング回路
のサンプリング動作が交互に行われる。
る。図１において、サンプリング回路１は、２つのサン
プリング回路からなる。第１のサンプリング回路は、タ
イミング信号ＴＱとサンプリング制御パルスＳＲが印加
されたＡＮＤゲート１と、ＡＮＤゲート１の出力によっ
て制御され、映像信号ＶＩＤＥＯを通過及び遮断するト
ランスミッションゲート２と、トランスミッションゲー
ト２を通過した映像信号によって充電されるコンデンサ
３とから構成され、第２のサンプリング回路も同様に、
タイミング信号ＢＱ及びサンプリング制御パルスＳＲが
印加されたＡＮＤゲート４と、トランスミッションゲー
ト５と、コンデンサ６とから構成される。ここで、タイ
ミング信号ＴＱとＢＱは、１水平走査期間毎に反転する
信号であり、互いに反転信号の関係にある。従って、Ａ
ＮＤゲート１と４から、水平期間のドットに応じたサン
プリング制御パルスＳＲが１水平期間毎に交互に出力さ
れ、第１のサンプリング回路と第２のサンプリング回路
のサンプリング動作が交互に行われる。
【０００８】トランスミッションゲート７及び８は、制
御信号Ｋ及びＭによって、第１のサンプリング回路と第
２のサンプリング回路のサンプル結果を選択する回路で
あり、例えば、第１のサンプリング回路がサンプリング
動作をする水平走査期間では第２のサンプリング回路の
出力が選択される。バッファ回路は、差動接続されたＰ
チャネルのＭＯＳ９及び１０と、ＭＯＳ９及び１０に接
続されるとともに電流ミラー接続されたＮチャネルのＭ
ＯＳ１１および１２と、ＭＯＳ９及び１０に定電流を供
給するＰチャネルのＭＯＳ１３と、ＭＯＳ１０のドレイ
ンにゲートが接続されたＰチャネルの出力トランジスタ
ＭＯＳ１４と、ＭＯＳ１４に定電流を供給するＰチャネ
ルのＭＯＳ１５と、差動入力の容量を初期値に充電する
ＭＯＳ１６と、出力ラインの容量を初期値に充電するＭ
ＯＳ１７と、から構成される。バッファ回路の出力ライ
ンは抵抗１８を介して液晶表示装置のドレインラインに
接続される。そして、バッファ回路と接地電位の間に
は、バッファ回路の動作制御用のＮチャネルＭＯＳ１９
が接続され、ＭＯＳ１９は、制御信号ＨＥによって制御
される。従って、制御信号ＨＥがＨレベルの場合にはバ
ッファ回路は動作するが、Ｌレベルの場合には、バッフ
ァ回路に流れる電流は遮断される。
御信号Ｋ及びＭによって、第１のサンプリング回路と第
２のサンプリング回路のサンプル結果を選択する回路で
あり、例えば、第１のサンプリング回路がサンプリング
動作をする水平走査期間では第２のサンプリング回路の
出力が選択される。バッファ回路は、差動接続されたＰ
チャネルのＭＯＳ９及び１０と、ＭＯＳ９及び１０に接
続されるとともに電流ミラー接続されたＮチャネルのＭ
ＯＳ１１および１２と、ＭＯＳ９及び１０に定電流を供
給するＰチャネルのＭＯＳ１３と、ＭＯＳ１０のドレイ
ンにゲートが接続されたＰチャネルの出力トランジスタ
ＭＯＳ１４と、ＭＯＳ１４に定電流を供給するＰチャネ
ルのＭＯＳ１５と、差動入力の容量を初期値に充電する
ＭＯＳ１６と、出力ラインの容量を初期値に充電するＭ
ＯＳ１７と、から構成される。バッファ回路の出力ライ
ンは抵抗１８を介して液晶表示装置のドレインラインに
接続される。そして、バッファ回路と接地電位の間に
は、バッファ回路の動作制御用のＮチャネルＭＯＳ１９
が接続され、ＭＯＳ１９は、制御信号ＨＥによって制御
される。従って、制御信号ＨＥがＨレベルの場合にはバ
ッファ回路は動作するが、Ｌレベルの場合には、バッフ
ァ回路に流れる電流は遮断される。
【０００９】図２は、本発明の他の実施例を示す回路図
であり、図１に示されたトランスミッションゲート７及
び８を使用せず、第１のサンプリング回路の出力と第２
のサンプリング回路の出力を選択する回路を使用したも
のである。尚、図１と同一部分については同一図番を付
す。第１のサンプリング回路の出力であるコンデンサ３
の端子は、ＰチャネルのＭＯＳ２０のゲートに接続さ
れ、第２のサンプリング回路の出力であるコンデンサ６
の端子はＰチャネルのＭＯＳ２１のゲートに接続されて
いる。このＭＯＳ２０と２１には、直列にＮチャネルの
ＭＯＳ２２と２３が各々接続されており、これらの直列
回路は、ＭＯＳ１３とＭＯＳ１１の間に接続される。即
ち、ＭＯＳ２０と２１は、制御信号Ｋ及びＭによって制
御されるＭＯＳ２２及び２３によって、ＭＯＳ１０と選
択的に差動接続される。図２の構成によれば、コンデン
サ３と６に充電された電荷は、ＭＯＳ２２及び２３のオ
ンによって流出することがなく、サンプリングされた映
像信号の損失が防止できる。
であり、図１に示されたトランスミッションゲート７及
び８を使用せず、第１のサンプリング回路の出力と第２
のサンプリング回路の出力を選択する回路を使用したも
のである。尚、図１と同一部分については同一図番を付
す。第１のサンプリング回路の出力であるコンデンサ３
の端子は、ＰチャネルのＭＯＳ２０のゲートに接続さ
れ、第２のサンプリング回路の出力であるコンデンサ６
の端子はＰチャネルのＭＯＳ２１のゲートに接続されて
いる。このＭＯＳ２０と２１には、直列にＮチャネルの
ＭＯＳ２２と２３が各々接続されており、これらの直列
回路は、ＭＯＳ１３とＭＯＳ１１の間に接続される。即
ち、ＭＯＳ２０と２１は、制御信号Ｋ及びＭによって制
御されるＭＯＳ２２及び２３によって、ＭＯＳ１０と選
択的に差動接続される。図２の構成によれば、コンデン
サ３と６に充電された電荷は、ＭＯＳ２２及び２３のオ
ンによって流出することがなく、サンプリングされた映
像信号の損失が防止できる。
【００１０】次に、図１及び図２に示された回路の動作
を図３に示されたタイミング図によって簡単に説明す
る。タイミング信号ＴＱ及びＢＱは、１水平走査期間毎
に反転する信号であり、互いに反転信号の関係になって
いる。また、制御信号Ｋは、タイミング信号ＢＱがＨレ
ベルにあり、第２のサンプリング回路のサンプリングが
行われる時に、その水平走査期間中の映像信号が表示さ
れる期間にＨレベルとなる信号であり、この時には、第
１のサンプリング回路の出力がバッファ回路に選択的に
出力される。一方、制御信号Ｍは、タイミング信号ＴＱ
がＨレベルにあり、第１のサンプリング回路のサンプリ
ングが行われる時に、その映像信号が表示される期間に
Ｈレベルとなる信号でありこの時には、第２のサンプリ
ング回路の出力がバッファ回路に出力される。
を図３に示されたタイミング図によって簡単に説明す
る。タイミング信号ＴＱ及びＢＱは、１水平走査期間毎
に反転する信号であり、互いに反転信号の関係になって
いる。また、制御信号Ｋは、タイミング信号ＢＱがＨレ
ベルにあり、第２のサンプリング回路のサンプリングが
行われる時に、その水平走査期間中の映像信号が表示さ
れる期間にＨレベルとなる信号であり、この時には、第
１のサンプリング回路の出力がバッファ回路に選択的に
出力される。一方、制御信号Ｍは、タイミング信号ＴＱ
がＨレベルにあり、第１のサンプリング回路のサンプリ
ングが行われる時に、その映像信号が表示される期間に
Ｈレベルとなる信号でありこの時には、第２のサンプリ
ング回路の出力がバッファ回路に出力される。
【００１１】また、制御信号ＨＥは、液晶表示装置の最
上部にあるドットラインから最下部にあるドットライン
の有効表示ラインに表示される水平走査期間以外の期
間、即ち、垂直帰線期間にあるときにはＬレベルにな
り、更に、液晶表示装置のラインから次のラインに移る
期間、即ち、水平帰線期間にＬレベルとなると共に、１
水平走査期間中の映像信号が表示される期間にＨレベル
になる。
上部にあるドットラインから最下部にあるドットライン
の有効表示ラインに表示される水平走査期間以外の期
間、即ち、垂直帰線期間にあるときにはＬレベルにな
り、更に、液晶表示装置のラインから次のラインに移る
期間、即ち、水平帰線期間にＬレベルとなると共に、１
水平走査期間中の映像信号が表示される期間にＨレベル
になる。
【００１２】従って、制御信号ＨＥが、Ｌレベルにある
期間は、ＭＯＳ１９がオフしてバッファ回路に流れる電
流が遮断されると共に、ＭＯＳ１６及びＭＯＳ１７がオ
ンして、バッファの出力ラインが電源電圧ＶDDにプリチ
ャージされ、また、図１においては、バッファの入力が
所定電位ＶBISにプリチャージされる。
期間は、ＭＯＳ１９がオフしてバッファ回路に流れる電
流が遮断されると共に、ＭＯＳ１６及びＭＯＳ１７がオ
ンして、バッファの出力ラインが電源電圧ＶDDにプリチ
ャージされ、また、図１においては、バッファの入力が
所定電位ＶBISにプリチャージされる。
【００１３】
【発明の効果】上述の如く、本発明によれば、垂直帰線
期間と水平帰線期間は、バッファ回路に流れる電流が遮
断されるために、不要な電力消費がなくなり、低消費電
力の液晶表示装置の駆動回路が得られる。特に、バッテ
リー駆動による液晶ＴＶ受信機においては、バッテリー
寿命が延びる大きな効果を生むものである。
期間と水平帰線期間は、バッファ回路に流れる電流が遮
断されるために、不要な電力消費がなくなり、低消費電
力の液晶表示装置の駆動回路が得られる。特に、バッテ
リー駆動による液晶ＴＶ受信機においては、バッテリー
寿命が延びる大きな効果を生むものである。
【図１】本発明の実施例を示す回路図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】図１及び図２に示された回路の動作を示すタイ
ミング図である。
ミング図である。
１、４ ＡＮＤゲート ２、５、７、８ トランスミッション
ゲート ３、６ コンデンサ ９、１０ １３、１４、１５、１６、１７、２０、２１
ＰチャネルＭＯＳ １１、１２、１９、２２、２３ ＮチャネルＭＯＳ
ゲート ３、６ コンデンサ ９、１０ １３、１４、１５、１６、１７、２０、２１
ＰチャネルＭＯＳ １１、１２、１９、２２、２３ ＮチャネルＭＯＳ
Claims (1)
- 【請求項１】 複数のゲート電極ライン及び複数のドレ
イン電極ラインの各交点にＴＦＴ及び画素電極が設けら
れた液晶表示パネルに駆動信号を供給する駆動回路にお
いて、前記画素電極に与えるための映像信号電圧を保持
するサンプリング回路と、該サンプリング回路の出力に
応じた電圧を前記ドレイン電極ラインに出力するバッフ
ァ回路と、該バッファ回路と電源ライン又は接地ライン
の間に動作制御用のスイッチング素子とを備え、前記ス
イッチング素子を映像信号の垂直帰線期間及び水平帰線
期間の間オフ状態とすることを特徴とする液晶駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12947193A JPH06337655A (ja) | 1993-05-31 | 1993-05-31 | 液晶駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12947193A JPH06337655A (ja) | 1993-05-31 | 1993-05-31 | 液晶駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06337655A true JPH06337655A (ja) | 1994-12-06 |
Family
ID=15010317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12947193A Pending JPH06337655A (ja) | 1993-05-31 | 1993-05-31 | 液晶駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06337655A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5870071A (en) * | 1995-09-07 | 1999-02-09 | Frontec Incorporated | LCD gate line drive circuit |
| WO2002047063A1 (fr) * | 2000-12-07 | 2002-06-13 | Hitachi, Ltd. | Circuit integre a semiconducteur, dispositif d'attaque de cristaux liquides et systeme d'affichage a cristaux liquides |
| KR100445710B1 (ko) * | 1995-03-17 | 2004-11-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브매트릭스액정표시장치 |
| JP2007148428A (ja) * | 2000-12-07 | 2007-06-14 | Renesas Technology Corp | 液晶駆動装置および液晶表示システム |
| KR100804038B1 (ko) * | 2002-04-04 | 2008-02-18 | 삼성전자주식회사 | 쉬프트 레지스터 및 이를 갖는 액정표시장치 |
| KR100807586B1 (ko) * | 2001-12-28 | 2008-03-03 | 엘지.필립스 엘시디 주식회사 | 버퍼를 구비한 액정표시소자 구동회로 |
| JP2017151284A (ja) * | 2016-02-25 | 2017-08-31 | セイコーエプソン株式会社 | 表示装置及び電子機器 |
-
1993
- 1993-05-31 JP JP12947193A patent/JPH06337655A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445710B1 (ko) * | 1995-03-17 | 2004-11-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브매트릭스액정표시장치 |
| US5870071A (en) * | 1995-09-07 | 1999-02-09 | Frontec Incorporated | LCD gate line drive circuit |
| WO2002047063A1 (fr) * | 2000-12-07 | 2002-06-13 | Hitachi, Ltd. | Circuit integre a semiconducteur, dispositif d'attaque de cristaux liquides et systeme d'affichage a cristaux liquides |
| JP2007148428A (ja) * | 2000-12-07 | 2007-06-14 | Renesas Technology Corp | 液晶駆動装置および液晶表示システム |
| US7405732B2 (en) | 2000-12-07 | 2008-07-29 | Renesas Technology Corp. | Semiconductor integrated circuit, liquid crystal drive device, and liquid crystal display system |
| US8094104B2 (en) | 2000-12-07 | 2012-01-10 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor integrated circuit, liquid crystal drive device, and liquid crystal display system |
| KR100807586B1 (ko) * | 2001-12-28 | 2008-03-03 | 엘지.필립스 엘시디 주식회사 | 버퍼를 구비한 액정표시소자 구동회로 |
| KR100804038B1 (ko) * | 2002-04-04 | 2008-02-18 | 삼성전자주식회사 | 쉬프트 레지스터 및 이를 갖는 액정표시장치 |
| JP2017151284A (ja) * | 2016-02-25 | 2017-08-31 | セイコーエプソン株式会社 | 表示装置及び電子機器 |
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