JPH06326320A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06326320A JPH06326320A JP13686693A JP13686693A JPH06326320A JP H06326320 A JPH06326320 A JP H06326320A JP 13686693 A JP13686693 A JP 13686693A JP 13686693 A JP13686693 A JP 13686693A JP H06326320 A JPH06326320 A JP H06326320A
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Abstract
(57)【要約】
【目的】 オン抵抗の低い高性能な電力用ＭＯＳＦＥＴ
とその制御回路とを高集積化できる半導体装置及びその
製造方法を提供する。 【構成】 電力用ＭＯＳＦＥＴは、半導体基板１上の半
導体層２にトレンチが形成され、その内部にゲート酸化
膜７を形成する。ゲート電極８のポリシリコンは、その
中に充填される。一方、その制御回路部はトレンチ型の
素子分離構造１７で素子分離され、その分離領域内にバ
イポーラ素子などの制御回路が形成されている。トレン
チゲートを有しているので、セル密度を高めても単位面
積当たりオン抵抗が増大しない。また、トレンチ構造を
利用しているので集積度も向上する。
とその制御回路とを高集積化できる半導体装置及びその
製造方法を提供する。 【構成】 電力用ＭＯＳＦＥＴは、半導体基板１上の半
導体層２にトレンチが形成され、その内部にゲート酸化
膜７を形成する。ゲート電極８のポリシリコンは、その
中に充填される。一方、その制御回路部はトレンチ型の
素子分離構造１７で素子分離され、その分離領域内にバ
イポーラ素子などの制御回路が形成されている。トレン
チゲートを有しているので、セル密度を高めても単位面
積当たりオン抵抗が増大しない。また、トレンチ構造を
利用しているので集積度も向上する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電力用ＭＯＳ型電界効
果トランジスタと、これを制御する信号素子などを含む
制御回路とをモノリシックに集積した複合半導体装置の
構造及びその製造方法に関するものである。
果トランジスタと、これを制御する信号素子などを含む
制御回路とをモノリシックに集積した複合半導体装置の
構造及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、パワースイッチ、モータドライ
ブ、ランプドライブなどに用いる電力用ＭＯＳ型電界効
果トランジスタ（以下、ＭＯＳＦＥＴという）は、その
制御回路とともに半導体基板内にモノリシックに集積さ
れて複合半導体装置（以下、パワーＩＣという）を構成
している。図１３及び図１４を参照してこの従来のパワ
ーＩＣを説明する。図はその断面構造を示すものであ
る。半導体基板１には、シリコン高不純物濃度Ｎ＋半導
体基板を用い、この上にシリコンＮ型半導体層２が形成
されている。半導体基板１とＮ型半導体層２との間の所
定の領域には、シリコンＰ型埋込み分離層３が形成され
ている。このＰ型埋込み分離層３の上のＮ型半導体層２
にはＮ型半導体層２表面からＰ型埋込み分離層３に達す
るように形成されたＰ型分離拡散領域４が形成され、こ
のＰ型埋込み分離層３とＰ型分離拡散領域４に囲まれた
Ｎ型半導体層２はＮ型半導体領域２１を構成しており、
この中にパワースイッチなどに用いる電力用ＭＯＳＦＥ
Ｔの制御回路が形成される。
ブ、ランプドライブなどに用いる電力用ＭＯＳ型電界効
果トランジスタ（以下、ＭＯＳＦＥＴという）は、その
制御回路とともに半導体基板内にモノリシックに集積さ
れて複合半導体装置（以下、パワーＩＣという）を構成
している。図１３及び図１４を参照してこの従来のパワ
ーＩＣを説明する。図はその断面構造を示すものであ
る。半導体基板１には、シリコン高不純物濃度Ｎ＋半導
体基板を用い、この上にシリコンＮ型半導体層２が形成
されている。半導体基板１とＮ型半導体層２との間の所
定の領域には、シリコンＰ型埋込み分離層３が形成され
ている。このＰ型埋込み分離層３の上のＮ型半導体層２
にはＮ型半導体層２表面からＰ型埋込み分離層３に達す
るように形成されたＰ型分離拡散領域４が形成され、こ
のＰ型埋込み分離層３とＰ型分離拡散領域４に囲まれた
Ｎ型半導体層２はＮ型半導体領域２１を構成しており、
この中にパワースイッチなどに用いる電力用ＭＯＳＦＥ
Ｔの制御回路が形成される。
【０００３】Ｎ型半導体領域２１以外のＮ型半導体層２
の表面領域には、ＭＯＳＦＥＴのＰ型ベース領域５が形
成され、このＰ型ベース領域５の内には、Ｎ＋ソース領
域６が形成されている。Ｎ型半導体層２上には、Ｎ型半
導体層２、Ｐ型ベース領域５及びＮ＋ソース領域６を被
覆するようにゲート酸化膜７を介してポリシリコンのゲ
ート電極８が形成され、ゲート電極８は、シリコン酸化
膜のような絶縁膜９で被覆されている。Ｎ型半導体領域
２１の制御回路は、例えば、バイポーラトランジスタを
含んでいる。このバイポーラトランジスタは、Ｎ型半導
体領域２１の表面領域に形成されたＰ型ベース領域１
１、Ｐ型ベース領域１１内に形成されたＮ＋エミッタ領
域１２１及びＰ型ベース領域１１外に形成された高不純
物濃度Ｎ＋コレクタ領域１２を含んでいる。パワーＩＣ
は、この制御回路や電力用ＭＯＳＦＥＴが繰返し複数形
成されている。
の表面領域には、ＭＯＳＦＥＴのＰ型ベース領域５が形
成され、このＰ型ベース領域５の内には、Ｎ＋ソース領
域６が形成されている。Ｎ型半導体層２上には、Ｎ型半
導体層２、Ｐ型ベース領域５及びＮ＋ソース領域６を被
覆するようにゲート酸化膜７を介してポリシリコンのゲ
ート電極８が形成され、ゲート電極８は、シリコン酸化
膜のような絶縁膜９で被覆されている。Ｎ型半導体領域
２１の制御回路は、例えば、バイポーラトランジスタを
含んでいる。このバイポーラトランジスタは、Ｎ型半導
体領域２１の表面領域に形成されたＰ型ベース領域１
１、Ｐ型ベース領域１１内に形成されたＮ＋エミッタ領
域１２１及びＰ型ベース領域１１外に形成された高不純
物濃度Ｎ＋コレクタ領域１２を含んでいる。パワーＩＣ
は、この制御回路や電力用ＭＯＳＦＥＴが繰返し複数形
成されている。
【０００４】この様な構造のパワーＩＣを形成するに
は、まず、厚さ約２００μｍ程度のシリコン半導体基板
１に、例えば、イオン注入などによりボロンなどの不純
物を拡散して半導体基板１表面の所定の領域にＰ型不純
物拡散層を形成し、その上に１０μｍ程度のＮ型半導体
層２をエピタキシャル成長させる。Ｐ型不純物拡散層は
埋込み分離層３となる。次ぎに、ボロンなどの不純物を
Ｎ型半導体層２の表面から拡散させて、Ｎ型半導体層表
面からＰ型埋込み分離層に達するＰ型分離拡散領域４を
形成してこの拡散層に囲まれたＮ型半導体層２を制御回
路が形成されるＮ型半導体領域２１とする。この領域に
制御回路に含まれるバイポーラトランジスタのＰ型ベー
ス領域１１、Ｎ＋コレクタ領域１２及びＮ＋エミッタ領
域１２１を形成し、これらの上にこれらに接続するベー
ス電極Ｂ、コレクタ電極Ｃ及びエミッタ電極Ｅをそれぞ
れアルミニウムを材料として形成する。次ぎに、Ｎ型半
導体領域２１以外の領域にゲート酸化膜７を介して所定
のパターンのポリシリコンを材料とするゲート電極８を
形成する。次いで、このゲート電極８のポリシリコンパ
ターンをマスクとして、Ｎ型半導体層２にＰ型不純物、
つづいてＮ型不純物をイオン注入してＰ型ベース領域５
及びＮ＋ソース領域６をセルフアラインで形成する。各
領域は、ゲート電極８の下まで拡散（即ち、横方向拡
散）して行き、これら領域が構成するＭＯＳＦＥＴセル
のゲート長は、このＰ型ベース領域５とＮ＋ソース領域
の前記横方向拡散長の差で決まる。そのためセル特性
は、極めて均一であり、このセルを多数並列接続して構
成するパワーＩＣに有効であり、広く利用されている。
は、まず、厚さ約２００μｍ程度のシリコン半導体基板
１に、例えば、イオン注入などによりボロンなどの不純
物を拡散して半導体基板１表面の所定の領域にＰ型不純
物拡散層を形成し、その上に１０μｍ程度のＮ型半導体
層２をエピタキシャル成長させる。Ｐ型不純物拡散層は
埋込み分離層３となる。次ぎに、ボロンなどの不純物を
Ｎ型半導体層２の表面から拡散させて、Ｎ型半導体層表
面からＰ型埋込み分離層に達するＰ型分離拡散領域４を
形成してこの拡散層に囲まれたＮ型半導体層２を制御回
路が形成されるＮ型半導体領域２１とする。この領域に
制御回路に含まれるバイポーラトランジスタのＰ型ベー
ス領域１１、Ｎ＋コレクタ領域１２及びＮ＋エミッタ領
域１２１を形成し、これらの上にこれらに接続するベー
ス電極Ｂ、コレクタ電極Ｃ及びエミッタ電極Ｅをそれぞ
れアルミニウムを材料として形成する。次ぎに、Ｎ型半
導体領域２１以外の領域にゲート酸化膜７を介して所定
のパターンのポリシリコンを材料とするゲート電極８を
形成する。次いで、このゲート電極８のポリシリコンパ
ターンをマスクとして、Ｎ型半導体層２にＰ型不純物、
つづいてＮ型不純物をイオン注入してＰ型ベース領域５
及びＮ＋ソース領域６をセルフアラインで形成する。各
領域は、ゲート電極８の下まで拡散（即ち、横方向拡
散）して行き、これら領域が構成するＭＯＳＦＥＴセル
のゲート長は、このＰ型ベース領域５とＮ＋ソース領域
の前記横方向拡散長の差で決まる。そのためセル特性
は、極めて均一であり、このセルを多数並列接続して構
成するパワーＩＣに有効であり、広く利用されている。
【０００５】
【発明が解決しようとする課題】しかし、電力用ＭＯＳ
ＦＥＴセルのチャネルは、Ｐ型ベース領域の横方向拡散
により形成されるので、セルの配列ピッチを縮小するに
は限界があるのでその高集積化は困難である。また、セ
ルの配列ピッチを縮小していくと隣接するセルのＰ型ベ
ース領域に挟まれた領域に等価的に存在するＪＦＥＴ部
分（Ｊ）の抵抗は増大する（図１４参照）。したがっ
て、単に配列ピッチを小さくしてセルを多数集積しても
単位面積当たりのオン抵抗が最小となるとは限らず、そ
こに最適なセルピッチが存在する。この最適セルピッチ
は、殆ど製造上の最小加工寸法よりも大きくなり、その
ために半導体装置の集積度は向上しない。さらに、電力
用ＭＯＳＦＥＴとその制御回路部とを分離する素子分離
領域は、内部のＰ型埋込み分離層まで達するＰ型分離拡
散領域をＮ型半導体層の表面からの拡散で形成している
ためにＰ型分離拡散領域の横方向への広がりを考慮した
設計荷なる。とくに耐圧系が高くなるほど制御回路が形
成されるＮ型半導体領域２１は厚くしなければならない
ので、前記Ｐ型分離拡散領域は広い幅が必要になり半導
体装置の高集積化が困難になる。本発明は、この様な事
情により成されたもので、オン抵抗の低い高性能な電力
用ＭＯＳＦＥＴとその制御回路とを高集積化できる半導
体装置を提供することを目的にしている。
ＦＥＴセルのチャネルは、Ｐ型ベース領域の横方向拡散
により形成されるので、セルの配列ピッチを縮小するに
は限界があるのでその高集積化は困難である。また、セ
ルの配列ピッチを縮小していくと隣接するセルのＰ型ベ
ース領域に挟まれた領域に等価的に存在するＪＦＥＴ部
分（Ｊ）の抵抗は増大する（図１４参照）。したがっ
て、単に配列ピッチを小さくしてセルを多数集積しても
単位面積当たりのオン抵抗が最小となるとは限らず、そ
こに最適なセルピッチが存在する。この最適セルピッチ
は、殆ど製造上の最小加工寸法よりも大きくなり、その
ために半導体装置の集積度は向上しない。さらに、電力
用ＭＯＳＦＥＴとその制御回路部とを分離する素子分離
領域は、内部のＰ型埋込み分離層まで達するＰ型分離拡
散領域をＮ型半導体層の表面からの拡散で形成している
ためにＰ型分離拡散領域の横方向への広がりを考慮した
設計荷なる。とくに耐圧系が高くなるほど制御回路が形
成されるＮ型半導体領域２１は厚くしなければならない
ので、前記Ｐ型分離拡散領域は広い幅が必要になり半導
体装置の高集積化が困難になる。本発明は、この様な事
情により成されたもので、オン抵抗の低い高性能な電力
用ＭＯＳＦＥＴとその制御回路とを高集積化できる半導
体装置を提供することを目的にしている。
【０００６】
【課題を解決するための手段】本発明は、電力用半導体
素子がトレンチゲート構造を有し、前記電力用半導体素
子の制御回路部がトレンチ型素子分離構造によって前記
電力用半導体素子と分離されていることを特徴としてい
る。すなわち、本発明の半導体装置は、第１導電型半導
体基板と、前記第１導電型半導体基板上に形成された第
１導電型半導体層と、前記第１導電型半導体層に形成さ
れ、電力用半導体素子を有する第１導電型の第１の領域
と、前記第１導電型半導体層に形成され、制御回路素子
を有する第１導電型の第２の領域と、前記第１導電型半
導体層の第１の領域の表面領域に形成された前記電力用
半導体素子の第２導電型ベース領域と、前記第１の領域
の表面領域に形成され、前記第２導電型ベース領域に囲
まれた前記電力用半導体素子の第１導電型ソース領域
と、前記第１導電型ソース領域内に形成され、前記第１
導電型半導体層の主面からその内部において前記第２導
電型ベース領域を貫通するゲート用トレンチと、前記ゲ
ート用トレンチの側壁に形成された前記電力用半導体素
子のゲート酸化膜と、前記ゲート用トレンチ内に形成さ
れ、前記ゲート酸化膜上に配置された前記電力用半導体
素子のゲート電極と、前記第２の領域内又は前記第１導
電型半導体基板と前記第１導電型半導体層との間に形成
された第２導電型埋込み分離層と、前記第１の領域と前
記第２の領域との間に形成され、少なくとも前記第１導
電型半導体層の主面から前記第２導電型埋込み分離層に
達する素子分離用トレンチとを備え、前記第２導電型埋
込み分離層と前記素子分離用トレンチとで前記第１導電
型半導体層の前記第２の領域を前記第１導電型半導体層
の他の領域と分離することを第１の特徴とする。
素子がトレンチゲート構造を有し、前記電力用半導体素
子の制御回路部がトレンチ型素子分離構造によって前記
電力用半導体素子と分離されていることを特徴としてい
る。すなわち、本発明の半導体装置は、第１導電型半導
体基板と、前記第１導電型半導体基板上に形成された第
１導電型半導体層と、前記第１導電型半導体層に形成さ
れ、電力用半導体素子を有する第１導電型の第１の領域
と、前記第１導電型半導体層に形成され、制御回路素子
を有する第１導電型の第２の領域と、前記第１導電型半
導体層の第１の領域の表面領域に形成された前記電力用
半導体素子の第２導電型ベース領域と、前記第１の領域
の表面領域に形成され、前記第２導電型ベース領域に囲
まれた前記電力用半導体素子の第１導電型ソース領域
と、前記第１導電型ソース領域内に形成され、前記第１
導電型半導体層の主面からその内部において前記第２導
電型ベース領域を貫通するゲート用トレンチと、前記ゲ
ート用トレンチの側壁に形成された前記電力用半導体素
子のゲート酸化膜と、前記ゲート用トレンチ内に形成さ
れ、前記ゲート酸化膜上に配置された前記電力用半導体
素子のゲート電極と、前記第２の領域内又は前記第１導
電型半導体基板と前記第１導電型半導体層との間に形成
された第２導電型埋込み分離層と、前記第１の領域と前
記第２の領域との間に形成され、少なくとも前記第１導
電型半導体層の主面から前記第２導電型埋込み分離層に
達する素子分離用トレンチとを備え、前記第２導電型埋
込み分離層と前記素子分離用トレンチとで前記第１導電
型半導体層の前記第２の領域を前記第１導電型半導体層
の他の領域と分離することを第１の特徴とする。
【０００７】また、第１導電型半導体基板と、前記第１
導電型半導体基板上に形成された第１導電型半導体層
と、前記第１導電型半導体層に形成され、電力用半導体
素子を有する第１導電型の第１の領域と、前記第１導電
型半導体層に形成され、制御回路素子を有する第１導電
型の第２の領域と、前記第１の領域の表面領域に形成さ
れた前記電力用半導体素子の第２導電型ベース領域と、
前記第１導電型半導体層の第１の領域の表面領域に形成
され、前記第２導電型ベース領域に囲まれた前記電力用
半導体素子の第１導電型ソース領域と、前記第１導電型
ソース領域内に形成され、前記第１導電型半導体層の主
面からその内部において前記第２導電型ベース領域を貫
通するゲート用トレンチと、前記ゲート用トレンチの側
壁に形成された前記電力用半導体素子のゲート酸化膜
と、前記ゲート用トレンチ内に形成され、前記ゲート酸
化膜上に配置された前記電力用半導体素子のゲート電極
と、前記第２の領域又は前記第１導電型半導体基板と前
記第２の領域との間に形成された第２導電型埋込み分離
層と、前記第１の領域と前記第２の領域との間に形成さ
れ前記第１導電型半導体層の主面から内部へ形成された
素子分離用トレンチと、前記素子分離用トレンチと前記
第２導電型埋込み分離層との間に形成され、この両者を
接続する第２導電型不純物拡散領域とを備え、前記第２
導電型埋込み分離層、前記素子分離用トレンチ及び前記
第２導電型不純物拡散領域とで前記第１導電型半導体層
の前記第２の領域を前記第１導電型半導体層の他の領域
と分離することを第２の特徴とする。
導電型半導体基板上に形成された第１導電型半導体層
と、前記第１導電型半導体層に形成され、電力用半導体
素子を有する第１導電型の第１の領域と、前記第１導電
型半導体層に形成され、制御回路素子を有する第１導電
型の第２の領域と、前記第１の領域の表面領域に形成さ
れた前記電力用半導体素子の第２導電型ベース領域と、
前記第１導電型半導体層の第１の領域の表面領域に形成
され、前記第２導電型ベース領域に囲まれた前記電力用
半導体素子の第１導電型ソース領域と、前記第１導電型
ソース領域内に形成され、前記第１導電型半導体層の主
面からその内部において前記第２導電型ベース領域を貫
通するゲート用トレンチと、前記ゲート用トレンチの側
壁に形成された前記電力用半導体素子のゲート酸化膜
と、前記ゲート用トレンチ内に形成され、前記ゲート酸
化膜上に配置された前記電力用半導体素子のゲート電極
と、前記第２の領域又は前記第１導電型半導体基板と前
記第２の領域との間に形成された第２導電型埋込み分離
層と、前記第１の領域と前記第２の領域との間に形成さ
れ前記第１導電型半導体層の主面から内部へ形成された
素子分離用トレンチと、前記素子分離用トレンチと前記
第２導電型埋込み分離層との間に形成され、この両者を
接続する第２導電型不純物拡散領域とを備え、前記第２
導電型埋込み分離層、前記素子分離用トレンチ及び前記
第２導電型不純物拡散領域とで前記第１導電型半導体層
の前記第２の領域を前記第１導電型半導体層の他の領域
と分離することを第２の特徴とする。
【０００８】前記素子分離用トレンチの前記第１導電型
半導体層の主面からの深さを前記ゲート用トレンチの深
さと等しくすることができる。前記素子分離用トレンチ
は、その上部に径大部を備え、底部を含む下部に径小部
を備えることができる。前記径大部の前記第１導電型半
導体層の主面からの深さは、前記ゲート用トレンチの前
記深さと等しくすることができる。本発明の半導体装置
の製造方法は、第１導電型半導体基板上に電力用半導体
素子が形成される第１導電型の第１の領域と制御回路素
子が形成される第１導電型の第２の領域とを有する第１
導電型半導体層を形成する工程と、前記第１導電型半導
体基板と前記第１導電型半導体層との間に第２導電型埋
込み分離層を形成する工程と、前記第１導電型半導体層
の第１の領域の表面領域に前記電力用半導体素子の第２
導電型ベース領域を形成する工程と、前記第１導電型半
導体層の第１の領域の表面領域に第２導電型ベース領域
に囲まれた前記電力用半導体素子の第１導電型ソース領
域を形成する工程と、前記第１導電型ソース領域内に形
成され、前記第１導電型半導体層の主面からその内部に
おいて前記第２導電型ベース領域を貫通するゲート用ト
レンチと前記第１導電型半導体層の主面から前記第２導
電型埋込み分離層に達し、Ｎ型半導体層主面からの深さ
が前記ゲート用トレンチと同じである素子分離用トレン
チとを形成する工程と、前記ゲート用及び素子分離用ト
レンチの側壁に酸化膜を形成する工程と、前記ゲート用
及び素子分離用トレンチ内に前記酸化膜を介してポリシ
リコンを埋設させる工程とを備えていることを特徴とす
る。
半導体層の主面からの深さを前記ゲート用トレンチの深
さと等しくすることができる。前記素子分離用トレンチ
は、その上部に径大部を備え、底部を含む下部に径小部
を備えることができる。前記径大部の前記第１導電型半
導体層の主面からの深さは、前記ゲート用トレンチの前
記深さと等しくすることができる。本発明の半導体装置
の製造方法は、第１導電型半導体基板上に電力用半導体
素子が形成される第１導電型の第１の領域と制御回路素
子が形成される第１導電型の第２の領域とを有する第１
導電型半導体層を形成する工程と、前記第１導電型半導
体基板と前記第１導電型半導体層との間に第２導電型埋
込み分離層を形成する工程と、前記第１導電型半導体層
の第１の領域の表面領域に前記電力用半導体素子の第２
導電型ベース領域を形成する工程と、前記第１導電型半
導体層の第１の領域の表面領域に第２導電型ベース領域
に囲まれた前記電力用半導体素子の第１導電型ソース領
域を形成する工程と、前記第１導電型ソース領域内に形
成され、前記第１導電型半導体層の主面からその内部に
おいて前記第２導電型ベース領域を貫通するゲート用ト
レンチと前記第１導電型半導体層の主面から前記第２導
電型埋込み分離層に達し、Ｎ型半導体層主面からの深さ
が前記ゲート用トレンチと同じである素子分離用トレン
チとを形成する工程と、前記ゲート用及び素子分離用ト
レンチの側壁に酸化膜を形成する工程と、前記ゲート用
及び素子分離用トレンチ内に前記酸化膜を介してポリシ
リコンを埋設させる工程とを備えていることを特徴とす
る。
【０００９】
【作用】電力用ＭＯＳＦＥＴはトレンチゲート構造を備
えているので、前述した従来技術のようにセル密度を高
めた場合に顕著となる単位面積当たりのオン抵抗増大と
いう現象が無い。また、素子分離がトレンチを用いてい
るので分離領域の占める割合も大幅に削減できる。さら
に、電力用半導体素子が形成された領域と制御回路素子
が形成された領域とを同一工程で形成することができ
る。
えているので、前述した従来技術のようにセル密度を高
めた場合に顕著となる単位面積当たりのオン抵抗増大と
いう現象が無い。また、素子分離がトレンチを用いてい
るので分離領域の占める割合も大幅に削減できる。さら
に、電力用半導体素子が形成された領域と制御回路素子
が形成された領域とを同一工程で形成することができ
る。
【００１０】
【実施例】以下、図面を参照を参照して本発明の実施例
を説明する。まず、図１乃至図６を用いて第１の実施例
を説明する。図１はパワーＩＣの断面図、図２乃至図５
はその製造工程断面図及び図６はその動作説明図であ
る。図においてパワーＩＣは、電力用ＭＯＳＦＥＴとこ
れを制御する制御回路を備えており、その制御回路部に
は構成要素例としてバイポーラトランジスタを示す。こ
のＭＯＳＦＥＴと制御回路は、約２００μｍ厚のシリコ
ンＮ＋半導体基板１の上に形成された約１０μｍ厚程度
のＮ型半導体層２に形成されている。Ｎ型半導体基板１
とＮ型半導体層２との間の所定の領域にはＰ型埋込み分
離層３が形成されている。Ｎ型半導体層２の表面からＰ
型埋込み分離層３に達するようにトレンチ構造の素子分
離領域１７が形成されている。この素子分離領域１７は
Ｐ型埋込み分離層３とともにＮ型半導体層２に他と独立
したＮ型半導体領域２１を形成し、ここに前記従来例と
同様に制御回路を形成する。この半導体領域２１には、
Ｐ型ベース領域１１、高不純物濃度Ｎ＋コレクタ領域１
２及びＮ＋エミッタ領域１２１を備えたバイポーラトラ
ンジスタが形成されている。
を説明する。まず、図１乃至図６を用いて第１の実施例
を説明する。図１はパワーＩＣの断面図、図２乃至図５
はその製造工程断面図及び図６はその動作説明図であ
る。図においてパワーＩＣは、電力用ＭＯＳＦＥＴとこ
れを制御する制御回路を備えており、その制御回路部に
は構成要素例としてバイポーラトランジスタを示す。こ
のＭＯＳＦＥＴと制御回路は、約２００μｍ厚のシリコ
ンＮ＋半導体基板１の上に形成された約１０μｍ厚程度
のＮ型半導体層２に形成されている。Ｎ型半導体基板１
とＮ型半導体層２との間の所定の領域にはＰ型埋込み分
離層３が形成されている。Ｎ型半導体層２の表面からＰ
型埋込み分離層３に達するようにトレンチ構造の素子分
離領域１７が形成されている。この素子分離領域１７は
Ｐ型埋込み分離層３とともにＮ型半導体層２に他と独立
したＮ型半導体領域２１を形成し、ここに前記従来例と
同様に制御回路を形成する。この半導体領域２１には、
Ｐ型ベース領域１１、高不純物濃度Ｎ＋コレクタ領域１
２及びＮ＋エミッタ領域１２１を備えたバイポーラトラ
ンジスタが形成されている。
【００１１】素子分離領域１７を構成するトレンチ１６
の先端はＰ型埋込み分離層３の内部に達しており、約１
０μｍの深さがある。そして、内部側壁の表面にはシリ
コン酸化膜１４が形成されている。トレンチ１６内部も
含めてＮ型半導体層２表面はこの酸化膜１５で被覆され
ており、その上にシリコン酸化膜などの絶縁膜９が形成
されている。前記バイポーラトランジスタの各領域の電
極は、これらの絶縁膜９や酸化膜１５に形成したコンタ
クト孔を通して外に露出している。即ち、Ｐ型ベース領
域１１に接続するベース電極Ｂ、Ｎ＋コレクタ領域１２
に接続するコレクタ電極Ｃ及びＮ＋エミッタ領域１２１
に接続するエミッタ電極Ｅがコンタクト孔を介して絶縁
膜９の上に露出している。電力用ＭＯＳＦＥＴは、Ｎ型
半導体層２のＮ型半導体領域２１外の領域に形成され
る。そのＰ型ベース領域５がＮ型半導体層２の表面領域
に形成され、その領域内にＮ＋ソース領域６が形成され
ている。このＰ型ベース領域５及びＮ＋ソース領域６に
はこれらを貫通するトレンチ１３が形成されており、そ
の側面の表面にはゲート酸化膜７となるシリコン酸化膜
が形成されている。そして、そのトレンチ１３内部には
ゲート電極８となるポリシリコンが形成されている。シ
リコン酸化膜７及び絶縁膜９のコンタクト孔を介してＰ
型ベース領域５及びＮ＋ソース領域６の一部が露出して
おり、この露出部分と電気的に接続するソース電極１０
が絶縁膜９の上に形成されている。
の先端はＰ型埋込み分離層３の内部に達しており、約１
０μｍの深さがある。そして、内部側壁の表面にはシリ
コン酸化膜１４が形成されている。トレンチ１６内部も
含めてＮ型半導体層２表面はこの酸化膜１５で被覆され
ており、その上にシリコン酸化膜などの絶縁膜９が形成
されている。前記バイポーラトランジスタの各領域の電
極は、これらの絶縁膜９や酸化膜１５に形成したコンタ
クト孔を通して外に露出している。即ち、Ｐ型ベース領
域１１に接続するベース電極Ｂ、Ｎ＋コレクタ領域１２
に接続するコレクタ電極Ｃ及びＮ＋エミッタ領域１２１
に接続するエミッタ電極Ｅがコンタクト孔を介して絶縁
膜９の上に露出している。電力用ＭＯＳＦＥＴは、Ｎ型
半導体層２のＮ型半導体領域２１外の領域に形成され
る。そのＰ型ベース領域５がＮ型半導体層２の表面領域
に形成され、その領域内にＮ＋ソース領域６が形成され
ている。このＰ型ベース領域５及びＮ＋ソース領域６に
はこれらを貫通するトレンチ１３が形成されており、そ
の側面の表面にはゲート酸化膜７となるシリコン酸化膜
が形成されている。そして、そのトレンチ１３内部には
ゲート電極８となるポリシリコンが形成されている。シ
リコン酸化膜７及び絶縁膜９のコンタクト孔を介してＰ
型ベース領域５及びＮ＋ソース領域６の一部が露出して
おり、この露出部分と電気的に接続するソース電極１０
が絶縁膜９の上に形成されている。
【００１２】半導体基板１のＮ型半導体層３が形成され
ている表面とは反対の面にドレイン電極１８が形成され
ている。図６は、この半導体基板に形成されたパワーＩ
Ｃの動作を説明する半導体基板の断面図である。図のＭ
ＯＳＦＥＴセルがオンされると、電流Ｉは図の矢印に示
す様にドレイン電極１８からチャネルを通ってソース電
極１０へ流れるが、チャネル領域は、ドレイン側壁近傍
のゲート酸化膜７の下に形成される。従って、従来のよ
うなＪＦＥＴ部分は存在せず、セルの配列ピッチを小さ
くしてもオン抵抗は影響を受けないので半導体装置の高
密度化を図ることができる。
ている表面とは反対の面にドレイン電極１８が形成され
ている。図６は、この半導体基板に形成されたパワーＩ
Ｃの動作を説明する半導体基板の断面図である。図のＭ
ＯＳＦＥＴセルがオンされると、電流Ｉは図の矢印に示
す様にドレイン電極１８からチャネルを通ってソース電
極１０へ流れるが、チャネル領域は、ドレイン側壁近傍
のゲート酸化膜７の下に形成される。従って、従来のよ
うなＪＦＥＴ部分は存在せず、セルの配列ピッチを小さ
くしてもオン抵抗は影響を受けないので半導体装置の高
密度化を図ることができる。
【００１３】次に、図２乃至図５を参照してこの実施例
のパワーＩＣの製造方法について説明する。まず、ひ素
（Ａｓ）などのＮ型不純物を高濃度にドープした厚さ約
２００μｍのシリコンＮ＋半導体基板１の表面を高温の
酸化雰囲気中にさらしてシリコン酸化膜を形成する。フ
ォトレジストを用いてこの酸化膜を選択的にエッチング
してＰ型埋込み分離層を形成するためのパターンを形成
する。フォトレジストを取除いてから酸化膜のパターニ
ングされた部分に硼素（Ｂ）などのＰ型不純物を、例え
ば、約１２００〜１３００℃で熱拡散させてＰ型埋込み
分離層３を形成する。半導体基板１表面の酸化膜を除去
し、例えば、シラン化合物とリン化合物を高温で分解反
応させて半導体基板１の上に約１０μｍ厚のＮ型半導体
層２を成長させる（図２（ａ））。次に、Ｎ型半導体層
２表面から、例えば、Ｂをイオン注入してＮ型半導体層
２のＰ型埋込み分離層３が形成されていない領域の表面
領域にＰウエルを形成しこれをＰ型ベース領域５とする
（図２（ｂ））。次に、Ｐ型ベース領域５表面からＡｓ
などのＮ型不純物をイオン注入などにより高濃度にドー
プしてＰ型ベース領域５内にＮ＋ソース領域６を形成す
る（図３（ａ））。このＰ型ベース領域５及びＮ＋ソー
ス領域６を貫通するようにＮ型半導体層２の表面からト
レンチ１３を形成する。このトレンチ１３の表面からの
深さは、Ｐ型ベース領域５の深さより数μｍは大きくな
っている。
のパワーＩＣの製造方法について説明する。まず、ひ素
（Ａｓ）などのＮ型不純物を高濃度にドープした厚さ約
２００μｍのシリコンＮ＋半導体基板１の表面を高温の
酸化雰囲気中にさらしてシリコン酸化膜を形成する。フ
ォトレジストを用いてこの酸化膜を選択的にエッチング
してＰ型埋込み分離層を形成するためのパターンを形成
する。フォトレジストを取除いてから酸化膜のパターニ
ングされた部分に硼素（Ｂ）などのＰ型不純物を、例え
ば、約１２００〜１３００℃で熱拡散させてＰ型埋込み
分離層３を形成する。半導体基板１表面の酸化膜を除去
し、例えば、シラン化合物とリン化合物を高温で分解反
応させて半導体基板１の上に約１０μｍ厚のＮ型半導体
層２を成長させる（図２（ａ））。次に、Ｎ型半導体層
２表面から、例えば、Ｂをイオン注入してＮ型半導体層
２のＰ型埋込み分離層３が形成されていない領域の表面
領域にＰウエルを形成しこれをＰ型ベース領域５とする
（図２（ｂ））。次に、Ｐ型ベース領域５表面からＡｓ
などのＮ型不純物をイオン注入などにより高濃度にドー
プしてＰ型ベース領域５内にＮ＋ソース領域６を形成す
る（図３（ａ））。このＰ型ベース領域５及びＮ＋ソー
ス領域６を貫通するようにＮ型半導体層２の表面からト
レンチ１３を形成する。このトレンチ１３の表面からの
深さは、Ｐ型ベース領域５の深さより数μｍは大きくな
っている。
【００１４】ついで、トレンチ１３内部を含むＮ型半導
体層２の表面を高温で加熱し表面にシリコン熱酸化膜１
５を形成する。この熱酸化膜はトレンチ内部ではゲート
酸化膜７として用いられる。トレンチ１３内を含めてこ
のＮ型半導体層２の表面にポリシリコン膜を堆積し、こ
れをフォトレジストなどを用いてパターニングしてトレ
ンチ１３内にポリシリコン電極８を埋設する（図４
（ａ））。つぎに、Ｎ型半導体層２の素子分離領域にそ
の表面からＰ型埋込み分離層３の中に達するトレンチ１
６を形成し、このトレンチ１６内部にも熱酸化などによ
りシリコン酸化膜１４を形成する（図４（ｂ））。トレ
ンチ１６とＰ型埋込み分離層３とで囲まれたＮ型素子領
域２１には、ＭＯＳＦＥＴの制御回路のバイポーラトラ
ンジスタが形成される。まず、ＢなどのＰ型不純物をイ
オン注入などによりドープしてＰ型ベース領域１１とな
るＰウエルを形成し、ついで、ＡｓなどのＮ型不純物を
イオン注入などによりＰウエルとＮ型素子領域２１に高
濃度にドープし、Ｐウエル１１内にはＮ＋エミッタ領域
１２１、Ｎ＋コレクタ領域１２を形成する。制御回路を
形成してからＮ型半導体層２表面に、例えば、ＳｉＯ2
膜などの絶縁膜９をＣＶＤ法などにより形成する。Ｓｉ
Ｏ2 膜は、当然トレンチ１６内にも形成されており、そ
して、側壁が酸化膜１４で被覆され、ＳｉＯ2 膜が充填
されているトレンチ１６は、素子分離領域１７として用
いられる（図５（ａ））。
体層２の表面を高温で加熱し表面にシリコン熱酸化膜１
５を形成する。この熱酸化膜はトレンチ内部ではゲート
酸化膜７として用いられる。トレンチ１３内を含めてこ
のＮ型半導体層２の表面にポリシリコン膜を堆積し、こ
れをフォトレジストなどを用いてパターニングしてトレ
ンチ１３内にポリシリコン電極８を埋設する（図４
（ａ））。つぎに、Ｎ型半導体層２の素子分離領域にそ
の表面からＰ型埋込み分離層３の中に達するトレンチ１
６を形成し、このトレンチ１６内部にも熱酸化などによ
りシリコン酸化膜１４を形成する（図４（ｂ））。トレ
ンチ１６とＰ型埋込み分離層３とで囲まれたＮ型素子領
域２１には、ＭＯＳＦＥＴの制御回路のバイポーラトラ
ンジスタが形成される。まず、ＢなどのＰ型不純物をイ
オン注入などによりドープしてＰ型ベース領域１１とな
るＰウエルを形成し、ついで、ＡｓなどのＮ型不純物を
イオン注入などによりＰウエルとＮ型素子領域２１に高
濃度にドープし、Ｐウエル１１内にはＮ＋エミッタ領域
１２１、Ｎ＋コレクタ領域１２を形成する。制御回路を
形成してからＮ型半導体層２表面に、例えば、ＳｉＯ2
膜などの絶縁膜９をＣＶＤ法などにより形成する。Ｓｉ
Ｏ2 膜は、当然トレンチ１６内にも形成されており、そ
して、側壁が酸化膜１４で被覆され、ＳｉＯ2 膜が充填
されているトレンチ１６は、素子分離領域１７として用
いられる（図５（ａ））。
【００１５】次に、フォトレジストを用いて絶縁膜９の
コンタクトパターンを形成し、絶縁膜９とその下の酸化
膜１５とを選択的にエッチングしてコンタクト孔を形成
してＰ型ベース領域５、１１、Ｎ＋ソース領域６、Ｎ＋
エミッタ領域１２１及びＮ＋コレクタ領域１２を部分的
に露出させる。この状態で真空中において、例えば、Ａ
ｌを蒸発させてＮ型半導体層２の表面全面にＡｌ膜を堆
積させる。このときＡｌ膜は、各領域を露出させている
コンタクト孔内にも堆積されてこれら各領域と接続して
いる。この後フォトレジストを形成してこれをパターニ
ングし、パターニングしたフォトレジストをマスクにし
てＡｌ膜の選択的エッチングを行って、各領域にそれぞ
れエミッタ電極、ベース電極、コレクタ電極及びソース
電極１０を形成する（図５（ｂ））。この後半導体基板
１の裏面に、例えば、Ａｌ膜などのドレイン電極１８を
全面に被覆する。各電極表面は、保護絶縁膜などで保護
する（図示せず）。本発明は、以上の実施例の製造工程
のみ限定されるものではなく、例えば、分離用トレンチ
１６とゲート用トレンチ１３とを同じ工程で形成しても
良いし、分離用トレンチ１６を先に形成する工程を実施
しても良い。
コンタクトパターンを形成し、絶縁膜９とその下の酸化
膜１５とを選択的にエッチングしてコンタクト孔を形成
してＰ型ベース領域５、１１、Ｎ＋ソース領域６、Ｎ＋
エミッタ領域１２１及びＮ＋コレクタ領域１２を部分的
に露出させる。この状態で真空中において、例えば、Ａ
ｌを蒸発させてＮ型半導体層２の表面全面にＡｌ膜を堆
積させる。このときＡｌ膜は、各領域を露出させている
コンタクト孔内にも堆積されてこれら各領域と接続して
いる。この後フォトレジストを形成してこれをパターニ
ングし、パターニングしたフォトレジストをマスクにし
てＡｌ膜の選択的エッチングを行って、各領域にそれぞ
れエミッタ電極、ベース電極、コレクタ電極及びソース
電極１０を形成する（図５（ｂ））。この後半導体基板
１の裏面に、例えば、Ａｌ膜などのドレイン電極１８を
全面に被覆する。各電極表面は、保護絶縁膜などで保護
する（図示せず）。本発明は、以上の実施例の製造工程
のみ限定されるものではなく、例えば、分離用トレンチ
１６とゲート用トレンチ１３とを同じ工程で形成しても
良いし、分離用トレンチ１６を先に形成する工程を実施
しても良い。
【００１６】次に、図７を参照して第２の実施例を説明
する。図７は、パワーＩＣの断面図である。図において
パワーＩＣは、電力用ＭＯＳＦＥＴとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。このＭＯＳＦＥＴと
制御回路は、約２００μｍ厚のシリコンＮ＋半導体基板
１の上に形成された約１０μｍ厚程度のＮ型半導体層２
に形成されている。Ｎ型半導体基板１とＮ型半導体層２
との間の所定の領域にはＰ型埋込み分離層３が形成され
ている。Ｎ型半導体層２の表面からＰ型埋込み分離層３
に達するようにトレンチ構造の素子分離領域１７が形成
されている。この素子分離領域１７はＰ型埋込み分離層
３とともにＮ型半導体層２に他と独立したＮ型半導体領
域２１を形成し、ここに制御回路を形成する。そして、
Ｎ型半導体層２表面はこの酸化膜１５で被覆されてお
り、その上にシリコン酸化膜などの絶縁膜９が形成され
ている。前記バイポーラトランジスタの各領域の電極
は、これらの絶縁膜９や酸化膜１５に形成したコンタク
ト孔を通して外に露出している。電力用ＭＯＳＦＥＴは
Ｎ型半導体層２のＮ型半導体領域２１外の領域に形成さ
れる。
する。図７は、パワーＩＣの断面図である。図において
パワーＩＣは、電力用ＭＯＳＦＥＴとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。このＭＯＳＦＥＴと
制御回路は、約２００μｍ厚のシリコンＮ＋半導体基板
１の上に形成された約１０μｍ厚程度のＮ型半導体層２
に形成されている。Ｎ型半導体基板１とＮ型半導体層２
との間の所定の領域にはＰ型埋込み分離層３が形成され
ている。Ｎ型半導体層２の表面からＰ型埋込み分離層３
に達するようにトレンチ構造の素子分離領域１７が形成
されている。この素子分離領域１７はＰ型埋込み分離層
３とともにＮ型半導体層２に他と独立したＮ型半導体領
域２１を形成し、ここに制御回路を形成する。そして、
Ｎ型半導体層２表面はこの酸化膜１５で被覆されてお
り、その上にシリコン酸化膜などの絶縁膜９が形成され
ている。前記バイポーラトランジスタの各領域の電極
は、これらの絶縁膜９や酸化膜１５に形成したコンタク
ト孔を通して外に露出している。電力用ＭＯＳＦＥＴは
Ｎ型半導体層２のＮ型半導体領域２１外の領域に形成さ
れる。
【００１７】そのＰ型ベース領域５がＮ型半導体層２の
表面領域に形成されその領域内にＮ＋ソース領域６が形
成されている。このＰ型ベース領域５及びＮ＋ソース領
域６にはこれらを貫通するトレンチが形成されており、
その側面の表面にはゲート酸化膜７となるシリコン酸化
膜が形成されている。そして、そのトレンチ内部にはゲ
ート電極８となるポリシリコンが形成されている。シリ
コン酸化膜７及び絶縁膜９のコンタクト孔を介してＰ型
ベース領域５及びＮ＋ソース領域６の一部が露出してお
り、この露出部分と電気的に接続するソース電極１０が
絶縁膜９の上に形成されている。さらに半導体基板１の
Ｎ型半導体層３が形成されている表面とは反対の面にド
レイン電極１８が形成されている。各電極表面は保護絶
縁膜により保護されている。 この実施例は、素子分離
領域１７の構造に特徴がある。この素子分離領域１７
は、Ｎ型半導体層２に形成したトレンチ１６の内壁に形
成された酸化膜１４とトレンチ１６内部に埋設したポリ
シリコン１９から構成されている。図ではポリシリコン
１９をＮ型半導体層２の表面、即ち、トレンチの外に露
出させているが、表面を熱酸化してポリシリコンをトレ
ンチ内に閉じ込めることもできる。この実施例では寄生
容量を小さくすることができる。トレンチ１６の先端は
Ｐ型埋込み分離層３の内部に達しており、約１０μｍの
深さがある。
表面領域に形成されその領域内にＮ＋ソース領域６が形
成されている。このＰ型ベース領域５及びＮ＋ソース領
域６にはこれらを貫通するトレンチが形成されており、
その側面の表面にはゲート酸化膜７となるシリコン酸化
膜が形成されている。そして、そのトレンチ内部にはゲ
ート電極８となるポリシリコンが形成されている。シリ
コン酸化膜７及び絶縁膜９のコンタクト孔を介してＰ型
ベース領域５及びＮ＋ソース領域６の一部が露出してお
り、この露出部分と電気的に接続するソース電極１０が
絶縁膜９の上に形成されている。さらに半導体基板１の
Ｎ型半導体層３が形成されている表面とは反対の面にド
レイン電極１８が形成されている。各電極表面は保護絶
縁膜により保護されている。 この実施例は、素子分離
領域１７の構造に特徴がある。この素子分離領域１７
は、Ｎ型半導体層２に形成したトレンチ１６の内壁に形
成された酸化膜１４とトレンチ１６内部に埋設したポリ
シリコン１９から構成されている。図ではポリシリコン
１９をＮ型半導体層２の表面、即ち、トレンチの外に露
出させているが、表面を熱酸化してポリシリコンをトレ
ンチ内に閉じ込めることもできる。この実施例では寄生
容量を小さくすることができる。トレンチ１６の先端は
Ｐ型埋込み分離層３の内部に達しており、約１０μｍの
深さがある。
【００１８】次に、図８を参照して第３の実施例を説明
する。図は、パワーＩＣの断面図である。図においてパ
ワーＩＣは、電力用ＭＯＳＦＥＴとこれを制御する制御
回路を備えており、その制御回路部にはバイポーラトラ
ンジスタなどが形成されている。このＭＯＳＦＥＴと制
御回路は、約２００μｍ厚のシリコンＮ＋半導体基板１
の上に形成された約２０μｍ厚程度のＮ型半導体層２に
形成されている。第１及び第２の実施例においては、Ｎ
型半導体基板１とＮ型半導体層２との間の所定の領域に
Ｐ型埋込み分離層３が形成されていた。この実施例では
Ｎ型半導体層２の中程にその表面から約１０μｍの深さ
にＰ型埋込み分離層３の表面が配置されるように形成さ
れる。そして、Ｎ型半導体層２表面からＰ型埋込み分離
層３に達するようにトレンチ構造の素子分離領域１７が
形成されている。この素子分離領域１７はＰ型埋込み分
離層３とともにＮ型半導体層２に他と独立したＮ型半導
体領域２１を形成し、ここに制御回路を形成する。Ｎ型
半導体層２表面は、酸化膜１５で被覆されており、その
上にシリコン酸化膜などの絶縁膜９が形成されている。
前記バイポーラトランジスタの各領域の電極は、これら
の絶縁膜９や酸化膜１５に形成したコンタクト孔を通し
て外に露出している。電力用ＭＯＳＦＥＴはＮ型半導体
層２のＮ型半導体領域２１外の領域に形成される。
する。図は、パワーＩＣの断面図である。図においてパ
ワーＩＣは、電力用ＭＯＳＦＥＴとこれを制御する制御
回路を備えており、その制御回路部にはバイポーラトラ
ンジスタなどが形成されている。このＭＯＳＦＥＴと制
御回路は、約２００μｍ厚のシリコンＮ＋半導体基板１
の上に形成された約２０μｍ厚程度のＮ型半導体層２に
形成されている。第１及び第２の実施例においては、Ｎ
型半導体基板１とＮ型半導体層２との間の所定の領域に
Ｐ型埋込み分離層３が形成されていた。この実施例では
Ｎ型半導体層２の中程にその表面から約１０μｍの深さ
にＰ型埋込み分離層３の表面が配置されるように形成さ
れる。そして、Ｎ型半導体層２表面からＰ型埋込み分離
層３に達するようにトレンチ構造の素子分離領域１７が
形成されている。この素子分離領域１７はＰ型埋込み分
離層３とともにＮ型半導体層２に他と独立したＮ型半導
体領域２１を形成し、ここに制御回路を形成する。Ｎ型
半導体層２表面は、酸化膜１５で被覆されており、その
上にシリコン酸化膜などの絶縁膜９が形成されている。
前記バイポーラトランジスタの各領域の電極は、これら
の絶縁膜９や酸化膜１５に形成したコンタクト孔を通し
て外に露出している。電力用ＭＯＳＦＥＴはＮ型半導体
層２のＮ型半導体領域２１外の領域に形成される。
【００１９】そのＰ型ベース領域５がＮ型半導体層２の
表面領域に形成されその領域内にＮ＋ソース領域６が形
成されている。このＰ型ベース領域５及びＮ＋ソース領
域６にはこれらを貫通するトレンチが形成されており、
その側面の表面にはゲート酸化膜７となるシリコン酸化
膜が形成されている。そして、そのトレンチ内部にはゲ
ート電極８となるポリシリコンが埋設されている。シリ
コン酸化膜７及び絶縁膜９のコンタクト孔を介してＰ型
ベース領域５及びＮ＋ソース領域６の一部が露出してお
り、この露出部分と電気的に接続するソース電極１０が
絶縁膜９の上に形成されている。さらに半導体基板１の
Ｎ型半導体層３が形成されている表面とは反対の裏面に
ドレイン電極１８が形成されている。各電極表面は保護
絶縁膜により保護されている。この実施例は、素子分離
領域１７用トレンチのＮ型半導体層２表面からの深さが
ゲート用トレンチの前記深さより浅いことに特徴があ
る。今までの実施例ではＮ型半導体層２の厚さは１０μ
ｍ程度であり、そこに形成される電力用ＭＯＳＦＥＴの
耐圧が６０Ｖ程度であるので、耐圧を一層高くするため
にさらにＮ型半導体層２を厚くし、例えば、２０μｍ程
度にエピタキシャル成長させる。そして、ゲート電極８
の埋設されているトレンチ１３のＮ型半導体層２表面か
らの深さを大きくする。
表面領域に形成されその領域内にＮ＋ソース領域６が形
成されている。このＰ型ベース領域５及びＮ＋ソース領
域６にはこれらを貫通するトレンチが形成されており、
その側面の表面にはゲート酸化膜７となるシリコン酸化
膜が形成されている。そして、そのトレンチ内部にはゲ
ート電極８となるポリシリコンが埋設されている。シリ
コン酸化膜７及び絶縁膜９のコンタクト孔を介してＰ型
ベース領域５及びＮ＋ソース領域６の一部が露出してお
り、この露出部分と電気的に接続するソース電極１０が
絶縁膜９の上に形成されている。さらに半導体基板１の
Ｎ型半導体層３が形成されている表面とは反対の裏面に
ドレイン電極１８が形成されている。各電極表面は保護
絶縁膜により保護されている。この実施例は、素子分離
領域１７用トレンチのＮ型半導体層２表面からの深さが
ゲート用トレンチの前記深さより浅いことに特徴があ
る。今までの実施例ではＮ型半導体層２の厚さは１０μ
ｍ程度であり、そこに形成される電力用ＭＯＳＦＥＴの
耐圧が６０Ｖ程度であるので、耐圧を一層高くするため
にさらにＮ型半導体層２を厚くし、例えば、２０μｍ程
度にエピタキシャル成長させる。そして、ゲート電極８
の埋設されているトレンチ１３のＮ型半導体層２表面か
らの深さを大きくする。
【００２０】この実施例では、Ｐ型埋込み分離層３は、
半導体基板１とＮ型半導体層２との境界に形成するので
はなく、Ｎ型半導体層２の中に形成される。したがっ
て、Ｐ型埋込み分離層３は、半導体基板１上にＮ型半導
体層２をエピタキシャル成長させてからイオン注入によ
りＮ型半導体層２中に形成する。この素子分離領域１７
は、Ｎ型半導体層２に形成したトレンチ１６の内壁に形
成された酸化膜１４とトレンチ１６内部に形成した絶縁
膜から構成されている。次に、図９を参照して第４の実
施例を説明する。図は、パワーＩＣの断面図である。図
においてパワーＩＣは、電力用ＭＯＳＦＥＴとこれを制
御する制御回路を備えており、その制御回路部にはバイ
ポーラトランジスタなどが形成されている。この実施例
の半導体装置は、図７に示す半導体装置とは、素子分離
用及びゲート用トレンチの深さ以外は構造的に同じであ
る。この実施例においても素子分離領域１７のトレンチ
には、酸化膜１４上に図７と同様に電気的に他と独立し
ているポリシリコン１９が埋設されているが、素子分離
領域１７のトレンチのＮ型半導体層２表面からその底部
までの深さがゲート電極用のトレンチの前記深さと等し
いことに特徴がある。この様に、どのトレンチも深さを
等しくすることにより、トレンチ形成工程を共通化する
ことができる。従って、例えば、図３（ｂ）に示すゲー
トトレンチ形成工程のときに素子分離トレンチ１６を形
成することができるので工程が簡略化することができ
る。
半導体基板１とＮ型半導体層２との境界に形成するので
はなく、Ｎ型半導体層２の中に形成される。したがっ
て、Ｐ型埋込み分離層３は、半導体基板１上にＮ型半導
体層２をエピタキシャル成長させてからイオン注入によ
りＮ型半導体層２中に形成する。この素子分離領域１７
は、Ｎ型半導体層２に形成したトレンチ１６の内壁に形
成された酸化膜１４とトレンチ１６内部に形成した絶縁
膜から構成されている。次に、図９を参照して第４の実
施例を説明する。図は、パワーＩＣの断面図である。図
においてパワーＩＣは、電力用ＭＯＳＦＥＴとこれを制
御する制御回路を備えており、その制御回路部にはバイ
ポーラトランジスタなどが形成されている。この実施例
の半導体装置は、図７に示す半導体装置とは、素子分離
用及びゲート用トレンチの深さ以外は構造的に同じであ
る。この実施例においても素子分離領域１７のトレンチ
には、酸化膜１４上に図７と同様に電気的に他と独立し
ているポリシリコン１９が埋設されているが、素子分離
領域１７のトレンチのＮ型半導体層２表面からその底部
までの深さがゲート電極用のトレンチの前記深さと等し
いことに特徴がある。この様に、どのトレンチも深さを
等しくすることにより、トレンチ形成工程を共通化する
ことができる。従って、例えば、図３（ｂ）に示すゲー
トトレンチ形成工程のときに素子分離トレンチ１６を形
成することができるので工程が簡略化することができ
る。
【００２１】次に、図１０を参照して第５の実施例を説
明する。図は、パワーＩＣの断面図である。図において
パワーＩＣは、電力用ＭＯＳＦＥＴとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。この実施例の半導体
装置は、図９に示す半導体装置とは、素子分離用トレン
チの構造が相違している点で相違しておりその他には格
別の構造上の違いはない。この素子分離領域１７のトレ
ンチ内には、酸化膜１４上にＮ型半導体層２を被覆する
ＣＶＤＳｉＯ2 のような絶縁膜９が形成されている。こ
の素子分離用トレンチは、開口部を含む上部が径大部で
あり、Ｐ型埋込み分離層３に埋設される底部を含む下部
が径小部になっている。上部の径大部はそのＮ型半導体
層２表面からの深さが、ゲート用トレンチ１３の前記深
さと等しくなっている。したがって、径大部を形成する
までは、前実施例と同じく、ゲート用トレンチ形成工程
において形成し、さらに、Ｐ型埋込み分離層３に達する
まで少しトレンチを追加するだけで径大部と径小部を有
する深い素子分離用トレンチを形成することができる。
Ｎ型半導体層の厚い高耐圧半導体装置を少ない工程数で
提供することができる。この素子分離用トレンチにポリ
シリコンを充填することも可能である。
明する。図は、パワーＩＣの断面図である。図において
パワーＩＣは、電力用ＭＯＳＦＥＴとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。この実施例の半導体
装置は、図９に示す半導体装置とは、素子分離用トレン
チの構造が相違している点で相違しておりその他には格
別の構造上の違いはない。この素子分離領域１７のトレ
ンチ内には、酸化膜１４上にＮ型半導体層２を被覆する
ＣＶＤＳｉＯ2 のような絶縁膜９が形成されている。こ
の素子分離用トレンチは、開口部を含む上部が径大部で
あり、Ｐ型埋込み分離層３に埋設される底部を含む下部
が径小部になっている。上部の径大部はそのＮ型半導体
層２表面からの深さが、ゲート用トレンチ１３の前記深
さと等しくなっている。したがって、径大部を形成する
までは、前実施例と同じく、ゲート用トレンチ形成工程
において形成し、さらに、Ｐ型埋込み分離層３に達する
まで少しトレンチを追加するだけで径大部と径小部を有
する深い素子分離用トレンチを形成することができる。
Ｎ型半導体層の厚い高耐圧半導体装置を少ない工程数で
提供することができる。この素子分離用トレンチにポリ
シリコンを充填することも可能である。
【００２２】次に、図１１を参照して第６の実施例を説
明する。図は、パワーＩＣの断面図である。図において
パワーＩＣは、電力用ＭＯＳＦＥＴとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。この実施例の半導体
装置は、図７に示す半導体装置とは、素子分離用トレン
チの構造が相違している以外は構造的に同じである。こ
の実施例においても素子分離領域１７のトレンチには、
酸化膜１４上に図７と同様に電気的に他と独立している
ポリシリコン１９が埋設されているが、図７では、素子
分離用トレンチの底部がＰ型埋込み分離層３に達してお
らず、Ｐ型不純物拡散領域２０がこのトレンチ底部とＰ
型埋込み分離層３とを接続している。つまり、素子分離
領域１７は、このトレンチとＰ型不純物拡散領域２０か
ら構成されている。このＰ型不純物拡散領域２０を形成
するには、例えば、次のような手順で行われる。図４に
示すような素子分離領域１７のトレンチ１６の形成工程
において、その底部がＰ型埋込み分離層３まで達しない
うちにトレンチ形成を止め、その後は、トレンチ底部か
らイオン注入法や固相拡散により不純物を拡散してＰ型
埋込み分離層３と接続するＰ型不順物拡散領域２０を形
成する。トレンチをある深さまで形成しておき、Ｐ型埋
込み分離層３に達するまで少しの拡散領域を形成するだ
けで深い素子分離領域１７を形成することができる。Ｎ
型半導体層の厚い高耐圧半導体装置を少ない工程数で提
供することができる。この素子分離用トレンチにポリシ
リコンに変えて絶縁物を充填することも可能である。
明する。図は、パワーＩＣの断面図である。図において
パワーＩＣは、電力用ＭＯＳＦＥＴとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。この実施例の半導体
装置は、図７に示す半導体装置とは、素子分離用トレン
チの構造が相違している以外は構造的に同じである。こ
の実施例においても素子分離領域１７のトレンチには、
酸化膜１４上に図７と同様に電気的に他と独立している
ポリシリコン１９が埋設されているが、図７では、素子
分離用トレンチの底部がＰ型埋込み分離層３に達してお
らず、Ｐ型不純物拡散領域２０がこのトレンチ底部とＰ
型埋込み分離層３とを接続している。つまり、素子分離
領域１７は、このトレンチとＰ型不純物拡散領域２０か
ら構成されている。このＰ型不純物拡散領域２０を形成
するには、例えば、次のような手順で行われる。図４に
示すような素子分離領域１７のトレンチ１６の形成工程
において、その底部がＰ型埋込み分離層３まで達しない
うちにトレンチ形成を止め、その後は、トレンチ底部か
らイオン注入法や固相拡散により不純物を拡散してＰ型
埋込み分離層３と接続するＰ型不順物拡散領域２０を形
成する。トレンチをある深さまで形成しておき、Ｐ型埋
込み分離層３に達するまで少しの拡散領域を形成するだ
けで深い素子分離領域１７を形成することができる。Ｎ
型半導体層の厚い高耐圧半導体装置を少ない工程数で提
供することができる。この素子分離用トレンチにポリシ
リコンに変えて絶縁物を充填することも可能である。
【００２３】次に、図１２を参照して第７の実施例を説
明する。図は、パワーＩＣの断面図である。図において
パワーＩＣは、電力用ＭＯＳＦＥＴとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。この実施例の半導体
装置は、図１１に示す半導体装置とは、素子分離用トレ
ンチの構造が相違している以外は構造的に同じである。
この実施例においても素子分離領域１７のトレンチに
は、酸化膜１４上に図１１と同様に電気的に他と独立し
ているポリシリコン１９が埋設されており、素子分離用
トレンチの底部がＰ型埋込み分離層３に達しておらず、
Ｐ型不純物拡散領域２０がこのトレンチ底部とＰ型埋込
み分離層３とを接続している。つまり、素子分離領域１
７は、このトレンチとＰ型不純物拡散領域２０から構成
されている。しかし、この実施例では、素子分離用トレ
ンチの深さがゲート用トレンチの深さとほぼ等しいこと
に特徴がある。この様にどのトレンチも深さを等しくす
ることによりトレンチ形成工程を共通化することができ
る。したがって、例えば、図３（ｂ）に示すゲートトレ
ンチ形成工程のときに素子分離トレンチ１６を形成する
ことができるので、工程が簡略化することができる。
明する。図は、パワーＩＣの断面図である。図において
パワーＩＣは、電力用ＭＯＳＦＥＴとこれを制御する制
御回路を備えており、その制御回路部にはバイポーラト
ランジスタなどが形成されている。この実施例の半導体
装置は、図１１に示す半導体装置とは、素子分離用トレ
ンチの構造が相違している以外は構造的に同じである。
この実施例においても素子分離領域１７のトレンチに
は、酸化膜１４上に図１１と同様に電気的に他と独立し
ているポリシリコン１９が埋設されており、素子分離用
トレンチの底部がＰ型埋込み分離層３に達しておらず、
Ｐ型不純物拡散領域２０がこのトレンチ底部とＰ型埋込
み分離層３とを接続している。つまり、素子分離領域１
７は、このトレンチとＰ型不純物拡散領域２０から構成
されている。しかし、この実施例では、素子分離用トレ
ンチの深さがゲート用トレンチの深さとほぼ等しいこと
に特徴がある。この様にどのトレンチも深さを等しくす
ることによりトレンチ形成工程を共通化することができ
る。したがって、例えば、図３（ｂ）に示すゲートトレ
ンチ形成工程のときに素子分離トレンチ１６を形成する
ことができるので、工程が簡略化することができる。
【００２４】Ｐ型不純物拡散領域２０を形成するために
は、例えば、次のような手順で行われる。図４に示すよ
うな素子分離領域１７のトレンチ１６の形成工程におい
て、その底部がＰ型埋込み分離層３まで達しないうちに
トレンチ形成を止め、その後は、トレンチ底部からイオ
ン注入法や固相拡散により不純物を拡散してＰ型埋込み
分離層３と接続するＰ型不順物拡散領域２０を形成す
る。トレンチをある深さまで形成しておき、Ｐ型埋込み
分離層３に達するまで少しの拡散領域を形成するだけで
深い素子分離領域１７を形成することができる。また、
Ｎ型半導体層の厚い高耐圧半導体装置を少ない工程数で
提供することができる。この素子分離用トレンチにポリ
シリコンに変えて絶縁物を充填することも可能である。
は、例えば、次のような手順で行われる。図４に示すよ
うな素子分離領域１７のトレンチ１６の形成工程におい
て、その底部がＰ型埋込み分離層３まで達しないうちに
トレンチ形成を止め、その後は、トレンチ底部からイオ
ン注入法や固相拡散により不純物を拡散してＰ型埋込み
分離層３と接続するＰ型不順物拡散領域２０を形成す
る。トレンチをある深さまで形成しておき、Ｐ型埋込み
分離層３に達するまで少しの拡散領域を形成するだけで
深い素子分離領域１７を形成することができる。また、
Ｎ型半導体層の厚い高耐圧半導体装置を少ない工程数で
提供することができる。この素子分離用トレンチにポリ
シリコンに変えて絶縁物を充填することも可能である。
【００２５】
【発明の効果】本発明は、以上のような構成により、セ
ル密度を高めても単位面積当りのオン抵抗増大現象が少
なく容易にセルの高密度化を図ることができ、また、素
子分離領域も大幅に削減することができるので集積度の
高い半導体装置を提供することができる。さらに、電力
用半導体素子を有する領域及び制御回路素子を有する領
域とが同一の工程で形成することができるので、その製
造が容易になる。
ル密度を高めても単位面積当りのオン抵抗増大現象が少
なく容易にセルの高密度化を図ることができ、また、素
子分離領域も大幅に削減することができるので集積度の
高い半導体装置を提供することができる。さらに、電力
用半導体素子を有する領域及び制御回路素子を有する領
域とが同一の工程で形成することができるので、その製
造が容易になる。
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第１の実施例の半導体装置の製造工程断面図。
【図３】第１の実施例の半導体装置の製造工程断面図。
【図４】第１の実施例の半導体装置の製造工程断面図。
【図５】第１の実施例の半導体装置の製造工程断面図。
【図６】第１の実施例の半導体装置の動作を説明する断
面図。
面図。
【図７】第２の実施例の半導体装置の断面図。
【図８】第３の実施例の半導体装置の断面図。
【図９】第４の実施例の半導体装置の断面図。
【図１０】第５の実施例の半導体装置の断面図。
【図１１】第６の実施例の半導体装置の断面図。
【図１２】第７の実施例の半導体装置の断面図。
【図１３】従来の半導体装置の断面図。
【図１４】従来の半導体装置の動作を説明する断面図。
１ 半導体基板 ２ Ｎ型半導体層 ３ Ｐ型埋込み分離層 ４、１７ Ｐ型素子分離領域 ５、１１ Ｐ型ベース領域 ６ Ｎ＋ソース領域 ７ ゲート酸化膜 ８ ゲート電極 ９ 絶縁膜 １０ ソース電極 １２ Ｎ＋コレクタ領域 １３ ゲート用トレンチ １４、１５ 酸化膜 １６ 素子分離用トレンチ １８ ドレイン電極 １９ ポリシリコン膜 ２０ Ｐ型不純物拡散領域 ２１ Ｎ型半導体領域 １２１ Ｎ＋エミッタ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 Ｈ０１Ｌ 29/72 9055−4Ｍ 29/78 ３２１ Ｃ
Claims (6)
- 【請求項１】 第１導電型半導体基板と、 前記第１導電型半導体基板上に形成された第１導電型半
導体層と、 前記第１導電型半導体層に形成され、電力用半導体素子
を有する第１導電型の第１の領域と、 前記第１導電型半導体層に形成され、制御回路素子を有
する第１導電型の第２の領域と、 前記第１の領域の表面領域に形成された前記電力用半導
体素子の第２導電型ベース領域と、 前記第１の領域の表面領域に形成され、前記第２導電型
ベース領域に囲まれた前記電力用半導体素子の第１導電
型ソース領域と、 前記第１導電型ソース領域内に形成され、前記第１導電
型半導体層の主面からその内部において前記第２導電型
ベース領域を貫通するゲート用トレンチと、 前記ゲート用トレンチの側壁に形成された前記電力用半
導体素子のゲート酸化膜と、 前記ゲート用トレンチ内に形成され、前記ゲート酸化膜
上に配置された前記電力用半導体素子のゲート電極と、 前記第２の領域内又は前記第１導電型半導体基板と前記
第２の領域との間に形成された第２導電型埋込み分離層
と、 少なくとも前記第１の領域と前記第２の領域との間に形
成され、前記第１導電型半導体層の主面から前記第２導
電型埋込み分離層に達する素子分離用トレンチとを備
え、 前記第２導電型埋込み分離層と前記素子分離用トレンチ
とで前記第１導電型半導体層の前記第２の領域を前記第
１導電型半導体層の他の領域と分離することを特徴とす
る半導体装置。 - 【請求項２】 第１導電型半導体基板と、 前記第１導電型半導体基板上に形成された第１導電型半
導体層と、 前記第１導電型半導体層に形成され、電力用半導体素子
を有する第１導電型の第１の領域と、 前記第１導電型半導体層に形成され、制御回路素子を有
する第１導電型の第２の領域と、 前記の第１の領域の表面領域に形成された前記電力用半
導体素子の第２導電型ベース領域と、 前記第１導電型半導体層の第１の領域の表面領域に形成
され、前記第２導電型ベース領域に囲まれた前記電力用
半導体素子の第１導電型ソース領域と、 前記第１導電型ソース領域内に形成され、前記第１導電
型半導体層の主面からその内部において前記第２導電型
ベース領域を貫通するゲート用トレンチと、 前記ゲート用トレンチの側壁に形成された前記電力用半
導体素子のゲート酸化膜と、 前記ゲート用トレンチ内に形成され、前記ゲート酸化膜
上に配置された前記電力用半導体素子のゲート電極と、 前記第２の領域内又は前記第１導電型半導体基板と前記
第２の領域との間に形成された第２導電型埋込み分離層
と、 少なくとも前記第１の領域と前記第２の領域との間に形
成され、前記第１導電型半導体層の主面から内部へ形成
された素子分離用トレンチと、 前記素子分離用トレンチと前記第２導電型埋込み分離層
との間に形成され、この両者を接続する第２導電型不純
物拡散領域とを備え、 前記第２導電型埋込み分離層、前記素子分離用トレンチ
及び前記第２導電型不純物拡散領域とで前記第１導電型
半導体層の前記第２の領域を前記第１導電型半導体層の
他の領域と分離することを特徴とする半導体装置。 - 【請求項３】 前記素子分離用トレンチの前記第１導電
型半導体層の主面からの深さは、前記ゲート用トレンチ
の深さと等しいことを特徴とする請求項１又は請求項２
に記載の半導体装置。 - 【請求項４】 前記素子分離用トレンチは、その上部に
径大部を備え、底部を含む下部に径小部を備えているこ
とを特徴とする請求項１乃至請求項３のいずれかに記載
の半導体装置。 - 【請求項５】 前記径大部の前記第１導電型半導体層の
主面からの深さは、前記ゲート用トレンチの前記深さと
等しいことを特徴とする請求項１乃至請求項４のいずれ
かに記載の半導体装置。 - 【請求項６】第１導電型半導体基板上に電力用半導体素
子が形成される第１導電型の第１の領域と制御回路素子
が形成される第１導電型の第２の領域とを有する第１導
電型半導体層を形成する工程と、 前記第１導電型半導体基板と前記第１導電型半導体層と
の間に第２導電型埋込み分離層を形成する工程と、 前記第１導電型半導体層の第１の領域の表面領域に前記
電力用半導体素子の第２導電型ベース領域を形成する工
程と、 前記第１導電型半導体層の第１の領域の表面領域に第２
導電型ベース領域に囲まれた前記電力用半導体素子の第
１導電型ソース領域を形成する工程と、 前記第１導電型ソース領域内に形成され、前記第１導電
型半導体層の主面からその内部において前記第２導電型
ベース領域を貫通するゲート用トレンチと前記第１導電
型半導体層の主面から前記第２導電型埋込み分離層に達
し、Ｎ型半導体層主面からの深さが前記ゲート用トレン
チと同じである素子分離用トレンチとを形成する工程
と、 前記ゲート用及び素子分離用トレンチの側壁に酸化膜を
形成する工程と、 前記ゲート用及び素子分離用トレンチ内に前記酸化膜を
介してポリシリコンを埋設させる工程とを備えているこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13686693A JPH06326320A (ja) | 1993-05-15 | 1993-05-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13686693A JPH06326320A (ja) | 1993-05-15 | 1993-05-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326320A true JPH06326320A (ja) | 1994-11-25 |
Family
ID=15185360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13686693A Pending JPH06326320A (ja) | 1993-05-15 | 1993-05-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326320A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321133A (ja) * | 1996-05-27 | 1997-12-12 | Nec Corp | 半導体装置の製造方法 |
| US7956423B2 (en) | 2008-05-27 | 2011-06-07 | Renesas Electronics Corporation | Semiconductor device with trench gate and method of manufacturing the same |
-
1993
- 1993-05-15 JP JP13686693A patent/JPH06326320A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321133A (ja) * | 1996-05-27 | 1997-12-12 | Nec Corp | 半導体装置の製造方法 |
| US7956423B2 (en) | 2008-05-27 | 2011-06-07 | Renesas Electronics Corporation | Semiconductor device with trench gate and method of manufacturing the same |
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