JPH0630351A - Two screen display television receiver and two-screen processing circuit - Google Patents
Two screen display television receiver and two-screen processing circuitInfo
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- JPH0630351A JPH0630351A JP4205940A JP20594092A JPH0630351A JP H0630351 A JPH0630351 A JP H0630351A JP 4205940 A JP4205940 A JP 4205940A JP 20594092 A JP20594092 A JP 20594092A JP H0630351 A JPH0630351 A JP H0630351A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、2つの画面を同時に左
右並列に表示する2画面表示テレビジョン受信機、及
び、2つの画面を同時に左右並列に表示させるための2
画面処理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a two-screen display television receiver that displays two screens simultaneously in left and right parallel, and a two-screen display television receiver that displays two screens simultaneously in left and right parallel.
The present invention relates to a screen processing circuit.
【0002】[0002]
【従来の技術】テレビジョン受信機において、複数の入
力映像を切り換えて選択表示するだけでなく、複数の入
力映像を同時に画面表示したいという使用者の要望は多
々有るが、その1つに2つの画面を同時に左右並列に表
示する、いわゆる2画面表示がある。図8は従来から行
われてきた2画面表示の状態を示す図である。図8に示
すように、通常走査線480本で表示される画像Aまた
はBを、水平方向及び垂直方向共に1/2に縮小し、左
右並列に配置して2画面表示している。この場合、画像
A,Bの画素は水平方向及び垂直方向にそれぞれ1/2
に間引く必要があり、従ってその有効走査線は半減して
240本となり、残りの走査線はブランキングする必要
がある。2. Description of the Related Art In a television receiver, there are many demands of a user not only for switching and selectively displaying a plurality of input images but also for simultaneously displaying a plurality of input images on the screen. There is a so-called two-screen display in which the screens are displayed in parallel on the left and right simultaneously. FIG. 8 is a diagram showing a conventional two-screen display state. As shown in FIG. 8, the image A or B normally displayed by 480 scanning lines is reduced to 1/2 in both the horizontal and vertical directions, and arranged in parallel on the left and right sides to be displayed on two screens. In this case, the pixels of the images A and B are ½ in the horizontal and vertical directions, respectively.
Therefore, the effective scanning lines are halved to 240, and the remaining scanning lines need to be blanked.
【0003】このような2画面表示を実現するための従
来の構成を図5に示す。図5において、映像信号a,b
は映像分配器21に入力され、映像分配器21は映像信
号a,bをそれぞれ分配し、映像合成装置22及びテレ
ビジョン受信機(モニタ)23に供給する。映像合成装
置22は後述する如く映像信号a,bを合成して合成信
号cを出力する。この映像合成装置22は特殊効果装置
として周知であり、放送局または映像制作者等において
業務用に使用されている。FIG. 5 shows a conventional configuration for realizing such a two-screen display. In FIG. 5, video signals a and b
Is input to the video distributor 21, and the video distributor 21 distributes the video signals a and b to the video synthesizer 22 and the television receiver (monitor) 23. The video synthesizing device 22 synthesizes the video signals a and b as described later and outputs a synthetic signal c. This video synthesizing device 22 is well known as a special effect device, and is used for commercial purposes by a broadcasting station, a video creator, or the like.
【0004】ここで、映像合成装置22の具体的構成及
び動作について図6及び図7を用いて説明する。図6は
映像合成装置22の全体構成を示すブロック図である。
映像信号a,bは、それぞれバッファメモリ221,2
22を経由し、水平垂直縮小処理回路223,224に
よって水平方向及び垂直方向に画素が1/2に間引かれ
た後、表示メモリ225の所定の領域に書き込まれる。
そして、表示メモリ225から一括して読み出された合
成信号cが、図8に示す2画面表示される信号となる。
図7は水平垂直縮小処理回路223,224の具体的構
成を示すブロック図である。水平垂直縮小処理回路22
3,224は、図7に示すように、水平ローパスフィル
タ(水平LPF)226,水平画素間引き回路227,
垂直ローパスフィルタ(垂直LPF)228,ライン間
引き回路229より構成され、これら水平LPF226
〜ライン間引き回路229を経て処理される。そして、
水平方向及び垂直方向に画素が1/2に間引かれた信号
となる。Here, the specific structure and operation of the video synthesizing device 22 will be described with reference to FIGS. 6 and 7. FIG. 6 is a block diagram showing the overall configuration of the video synthesizing device 22.
The video signals a and b are stored in the buffer memories 221 and 221, respectively.
The pixels are thinned out to 1/2 in the horizontal and vertical directions by the horizontal and vertical reduction processing circuits 223 and 224 via 22 and then written in a predetermined area of the display memory 225.
Then, the combined signal c collectively read from the display memory 225 becomes the signal displayed on the two screens shown in FIG.
FIG. 7 is a block diagram showing a specific configuration of the horizontal and vertical reduction processing circuits 223 and 224. Horizontal / vertical reduction processing circuit 22
As shown in FIG. 7, reference numerals 3 and 224 denote horizontal low-pass filters (horizontal LPFs) 226, horizontal pixel thinning circuits 227,
A horizontal low pass filter (vertical LPF) 228 and a line thinning circuit 229 are provided.
~ Processed through the line thinning circuit 229. And
The signal becomes a signal in which pixels are decimated to 1/2 in the horizontal and vertical directions.
【0005】ここで再び図5に戻り、映像合成装置22
より前述の如く出力された合成信号cはテレビジョン受
信機23に入力される。テレビジョン受信機23は入力
する映像信号a,b及び合成信号cを入力選択部231
で選択して表示することにより、表示部232に画像A
またはBの1画面表示と画像ABの2画面表示とを切り
換えて表示することができる。Now, returning to FIG. 5 again, the image synthesizer 22
The composite signal c output as described above is input to the television receiver 23. The television receiver 23 inputs the input video signals a and b and the composite signal c into the input selection unit 231.
The image A is displayed on the display unit 232 by selecting and displaying with.
Alternatively, the one-screen display of B and the two-screen display of image AB can be switched and displayed.
【0006】[0006]
【発明が解決しようとする課題】従来から用いられてい
る映像合成装置22、即ち、特殊効果装置は、前述のよ
うに、バッファメモリ221,222や表示メモリ22
5を必要とするため回路規模が大きく、高価であるた
め、家庭用のテレビジョン受信機に応用することは困難
であった。また、従来から行われてきた2画面表示は、
水平方向では画素が1/2に間引かれ、また、垂直方向
では走査線が1/2に間引かれるので、元の映像信号の
情報が1/4に減少し、解像度等が低下し、画質が大幅
に劣化するという問題点があった。本発明はこのような
問題点に鑑みなされたものであり、回路規模が小さく、
家庭用のテレビジョン受信機でも容易に2画面表示が実
現でき、さらに、画質の劣化がない2画面表示テレビジ
ョン受信機及び2画面処理回路を提供することを目的と
する。As described above, the image synthesizing device 22, that is, the special effect device, which has been used conventionally, has the buffer memories 221, 222 and the display memory 22.
Since 5 is required, the circuit scale is large and it is expensive, so that it is difficult to apply it to a home-use television receiver. Also, the two-screen display that has been performed conventionally is
Pixels are thinned to 1/2 in the horizontal direction, and scanning lines are thinned to 1/2 in the vertical direction, so that the information of the original video signal is reduced to 1/4 and the resolution and the like are reduced. There is a problem that the image quality is significantly deteriorated. The present invention has been made in view of such problems, and has a small circuit scale,
It is an object of the present invention to provide a dual-screen display television receiver and a dual-screen processing circuit that can easily realize dual-screen display even on a home-use television receiver and that does not deteriorate image quality.
【0007】[0007]
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、(1) 第1の映像信号によ
る画像と第2の映像信号による画像を同時に左右並列に
表示する2画面表示テレビジョン受信機であって、前記
第1の映像信号を蓄積する第1の画像メモリと、前記第
2の映像信号を蓄積する第2の画像メモリと、前記第1
及び第2の映像信号をそれぞれ前記第1及び第2の画像
メモリに書き込むと共に、前記第1及び第2の画像メモ
リに書き込まれた前記第1及び第2の映像信号をそれぞ
れの走査線内で交互に書き込み速度の2倍の速度で読み
出して合成信号を出力するよう制御するメモリ制御部
と、前記第1の映像信号と前記第2の映像信号と前記合
成信号とが入力され、これらの入力信号を選択して出力
する選択部と、前記選択部より出力される信号を画面表
示する表示部と、前記メモリ制御部と前記選択部と前記
表示部とを制御するシステム制御部とを備え、前記シス
テム制御部は、前記合成信号が前記第1及び第2の映像
信号による2つの画像が前記表示部上で所定の左右配置
となるよう前記メモリ制御部を制御すると共に、前記合
成信号を出力するよう前記選択部を制御した際には、前
記表示部における垂直走査の振幅を縮小することにより
表示画像の真円率を保持するよう前記表示部を制御する
ことを特徴とする2画面表示テレビジョン受信機を提供
し、(2) 第1の映像信号による画像と第2の映像信号に
よる画像を同時に左右並列に表示させるための2画面処
理回路であって、前記第1の映像信号を走査線単位で蓄
積するラインメモリと、前記第2の映像信号を1フィー
ルド以上蓄積するフレームメモリと、前記第1の映像信
号から第1の同期信号を分離して出力する第1の同期分
離部と、前記第2の映像信号から第2の同期信号を分離
して出力する第2の同期分離部と、前記第1の同期信号
が入力され、前記第1の映像信号を前記第1の同期信号
に従って前記ラインメモリに書き込む第1の書込制御部
と、前記第2の同期信号が入力され、前記第2の映像信
号を前記第2の同期信号に従って前記フレームメモリに
書き込む第2の書込制御部と、前記第1の同期信号が入
力され、前記ラインメモリに書き込まれた前記第1の映
像信号を前記第1の同期信号に従って書き込み速度の2
倍の速度で読み出して第1の圧縮信号を出力するよう制
御する第1の読出制御部と、前記第1の同期信号が入力
され、前記フレームメモリに書き込まれた前記第2の映
像信号を前記第1の同期信号に従って書き込み速度の2
倍の速度で読み出して第2の圧縮信号を出力するよう制
御する第2の読出制御部とを備え、前記第1の圧縮信号
と前記第2の圧縮信号とをそれぞれの走査線内で交互に
読み出して合成するよう構成したことを特徴とする2画
面処理回路を提供するものである。In order to solve the above-mentioned problems of the prior art, the present invention (1) displays the image by the first video signal and the image by the second video signal simultaneously in the left and right directions. A two-screen display television receiver, comprising: a first image memory for storing the first video signal, a second image memory for storing the second video signal, and the first image memory.
And a second video signal are written in the first and second image memories, respectively, and the first and second video signals written in the first and second image memories are written in respective scanning lines. A memory control unit that controls to alternately read out at a speed twice as fast as the writing speed and output a combined signal, the first video signal, the second video signal, and the combined signal are input, and these inputs are input. A selection unit that selects and outputs a signal, a display unit that displays a signal output from the selection unit on a screen, a system control unit that controls the memory control unit, the selection unit, and the display unit, The system control unit controls the memory control unit so that the combined image has two images formed by the first and second video signals in a predetermined left-right arrangement on the display unit, and outputs the combined signal. I will do it When controlling the selection unit, the display unit is controlled so as to maintain the roundness of the display image by reducing the amplitude of vertical scanning in the display unit. (2) A two-screen processing circuit for displaying an image by the first video signal and an image by the second video signal simultaneously in parallel on the left and right sides, wherein the first video signal is a scanning line unit. A line memory that stores the second video signal, a frame memory that stores the second video signal for one field or more, a first sync separation unit that separates and outputs a first sync signal from the first video signal, and A second sync separator that separates and outputs a second sync signal from a second video signal, and the first sync signal is input to the first video signal according to the first sync signal. Write to line memory Write control unit, the second synchronization signal is input, the second write control unit that writes the second video signal in the frame memory according to the second synchronization signal, and the first synchronization A signal is input, and the first video signal written in the line memory has a writing speed of 2 according to the first synchronization signal.
A first read control unit that controls to read at a double speed and output a first compressed signal; and the second video signal that is input to the first synchronization signal and written in the frame memory. The writing speed is 2 according to the first synchronization signal.
A second read control unit for controlling to read at a double speed and output a second compressed signal, wherein the first compressed signal and the second compressed signal are alternately arranged in each scanning line. The present invention provides a two-screen processing circuit characterized by being configured so as to read out and synthesize.
【0008】[0008]
【実施例】以下、本発明の2画面表示テレビジョン受信
機及び2画面処理回路について、添付図面を参照して説
明する。図1は本発明の2画面表示テレビジョン受信機
の一実施例を示すブロック図、図2は本発明の2画面処
理回路の基本的構成を示すブロック図、図3は本発明の
2画面処理回路の具体的構成を示すブロック図、図4は
本発明の2画面表示テレビジョン受信機及び2画面処理
回路による2画面表示の状態を示す図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A two-screen display television receiver and a two-screen processing circuit according to the present invention will be described below with reference to the accompanying drawings. 1 is a block diagram showing an embodiment of a two-screen display television receiver of the present invention, FIG. 2 is a block diagram showing a basic configuration of a two-screen processing circuit of the present invention, and FIG. 3 is a two-screen processing of the present invention. FIG. 4 is a block diagram showing a specific configuration of the circuit, and FIG. 4 is a diagram showing a two-screen display state by the two-screen display television receiver and the two-screen processing circuit of the present invention.
【0009】まず、図1を用いて本発明の2画面表示テ
レビジョン受信機について説明する。本発明の2画面表
示テレビジョン受信機は、映像信号aを蓄積する画像メ
モリ1、映像信号bを蓄積する画像メモリ2、画像メモ
リ1及び2の書き込みと読み出しを制御するメモリ制御
部3、映像信号aと映像信号bと画像メモリ1,2から
出力されて合成された合成信号cとを切り換える選択部
4、選択部4から出力される信号dを画面表示する表示
部5、メモリ制御部3,選択部4,表示部5を制御する
システム制御部6より構成されている。First, the dual-screen display television receiver of the present invention will be described with reference to FIG. The two-screen display television receiver of the present invention includes an image memory 1 for storing a video signal a, an image memory 2 for storing a video signal b, a memory control unit 3 for controlling writing and reading of the image memories 1 and 2, and a video. Selector 4 for switching between signal a, video signal b, and combined signal c output from image memories 1 and 2 and combined, display 5 for displaying signal d output from selector 4, and memory controller 3 , A selection unit 4 and a system control unit 6 for controlling the display unit 5.
【0010】図1において、映像信号aは画像メモリ
1,メモリ制御部3,選択部4に入力され、映像信号b
は画像メモリ2,メモリ制御部3,選択部4に入力され
る。メモリ制御部3は映像信号aを画像メモリ1に書き
込むと共に、映像信号bを画像メモリ2に書き込む。そ
して、メモリ制御部3は、画像メモリ1及び2からそれ
ぞれの走査線内で交互に書き込み速度の2倍の速度でそ
の書き込まれた映像信号a,bを読み出し、かつ、1本
の走査線上に圧縮された映像信号a,bを配列し、左右
に2画面が並列表示となる合成信号cを出力するように
制御する。In FIG. 1, the video signal a is input to the image memory 1, the memory control unit 3, and the selection unit 4, and the video signal b is input.
Is input to the image memory 2, the memory controller 3, and the selector 4. The memory control unit 3 writes the video signal a in the image memory 1 and the video signal b in the image memory 2. Then, the memory control unit 3 alternately reads the written video signals a and b from the image memories 1 and 2 at a speed twice as fast as the writing speed in each scanning line, and reads them on one scanning line. The compressed video signals a and b are arranged and controlled so as to output a combined signal c in which two screens are displayed in parallel on the left and right.
【0011】また、システム制御部6は、画像メモリ1
及び2から出力されて合成された合成信号cにおける映
像信号a,bによる2画面が所定の左右配置または順序
となるようにメモリ制御部3を制御すると共に、選択部
4及び表示部5を制御する。即ち、システム制御部6が
選択部4より出力される信号dとして映像信号aまたは
bを出力するよう選択部4を制御すると、システム制御
部6は表示部5における垂直走査が通常の振幅となるよ
う制御する。一方、システム制御部6が信号dとして合
成信号cを出力するよう選択部4を制御すると、システ
ム制御部6は表示部5における垂直走査の振幅を縮小
し、表示画像の真円率を保持するように表示部5を制御
する。Further, the system control section 6 includes an image memory 1
And 2 to control the memory control unit 3 so that the two screens by the video signals a and b in the combined signal c that are output and combined and are in a predetermined left-right arrangement or order, and also control the selection unit 4 and the display unit 5 To do. That is, when the system control unit 6 controls the selection unit 4 to output the video signal a or b as the signal d output from the selection unit 4, the system control unit 6 causes the vertical scanning in the display unit 5 to have a normal amplitude. Control. On the other hand, when the system control unit 6 controls the selection unit 4 to output the combined signal c as the signal d, the system control unit 6 reduces the vertical scanning amplitude in the display unit 5 and maintains the roundness of the display image. The display unit 5 is controlled as described above.
【0012】これにより、本発明の2画面表示テレビジ
ョン受信機は、映像信号aと映像信号bと2画面合成信
号cとを切り換え、図4に示すように、走査線480本
で表示される画像AまたはB、走査線480本で表示さ
れる左右並列に配置した画像ABの2画面表示を選択的
に行うことができる。そして、本発明による2画面表示
は画素を間引いていないので、画質の劣化がない。な
お、ここで用いる画像メモリ1及び2は単に時間軸上の
圧縮のために使用されるものであり、簡単なラインメモ
リまたはフィールドメモリでよい。As a result, the two-screen display television receiver of the present invention switches between the video signal a, the video signal b, and the two-screen composite signal c, and is displayed by 480 scanning lines as shown in FIG. It is possible to selectively perform the two-screen display of the image A or B and the image AB displayed in parallel with each other by 480 scanning lines. In the two-screen display according to the present invention, pixels are not thinned out, so that the image quality does not deteriorate. The image memories 1 and 2 used here are merely used for compression on the time axis, and may be simple line memories or field memories.
【0013】次に、図2及び図3を用いて本発明の2画
面処理回路の構成及び動作について説明する。図2にお
いて、第1の水平圧縮手段7は映像信号aを水平方向に
1/2に圧縮して圧縮信号a′を出力し、第2の水平圧
縮手段8は映像信号bを水平方向に1/2に圧縮して圧
縮信号b′を出力する。そして、合成手段9は圧縮信号
a′と圧縮信号b′とを合成し、合成信号cを出力す
る。Next, the configuration and operation of the two-screen processing circuit of the present invention will be described with reference to FIGS. In FIG. 2, the first horizontal compression means 7 compresses the video signal a to 1/2 in the horizontal direction and outputs a compressed signal a ', and the second horizontal compression means 8 outputs the video signal b to 1 in the horizontal direction. It is compressed to / 2 and a compressed signal b'is output. Then, the synthesizing means 9 synthesizes the compressed signal a'and the compressed signal b ', and outputs a synthesized signal c.
【0014】図3は図2の具体的実施例を示している。
図3において、映像信号aはラインメモリ10及び同期
分離部11に入力され、映像信号bはフレームメモリ1
4及び同期分離部15に入力される。同期分離部11よ
り出力される映像信号aの同期信号は書込制御部12,
読出制御部13,読出制御部17に入力され、同期分離
部15より出力される映像信号bの同期信号は書込制御
部16に入力される。なお、破線で囲んだ同期分離部1
1,書込制御部12,読出制御部13,同期分離部1
5,書込制御部16,読出制御部17はラインメモリ1
0及びフレームメモリ14を制御するためのメモリ制御
部を構成している。FIG. 3 shows a specific embodiment of FIG.
In FIG. 3, the video signal a is input to the line memory 10 and the sync separation unit 11, and the video signal b is input to the frame memory 1.
4 and the sync separation unit 15. The sync signal of the video signal a output from the sync separator 11 is the write controller 12,
The sync signal of the video signal b input to the read control unit 13 and the read control unit 17 and output from the sync separation unit 15 is input to the write control unit 16. Note that the sync separation unit 1 surrounded by a broken line
1, write control unit 12, read control unit 13, synchronization separation unit 1
5, the write controller 16 and the read controller 17 are line memories 1
0 and the frame memory 14 constitute a memory control unit.
【0015】上記した第1の水平圧縮手段7はラインメ
モリ10,同期分離部11,書込制御部12,読出制御
部13より構成される。即ち、書込制御部12は映像信
号aを映像信号aの同期信号に従ってラインメモリ10
にライン(走査線)単位で書き込み、読出制御部13は
その書き込まれた映像信号aを書き込み速度の2倍の速
度で読み出すことにより水平方向に1/2に圧縮して出
力する。また、第2の水平圧縮手段8はフレームメモリ
14,同期分離部15,書込制御部16,読出制御部1
7より構成される。書込制御部16は映像信号bを映像
信号bの同期信号に従ってフレームメモリ14に書き込
み、その書き込まれた映像信号bを書き込み速度の2倍
の速度でライン単位に読み出すことにより、水平方向に
1/2に圧縮して出力する。The above-mentioned first horizontal compression means 7 comprises a line memory 10, a sync separator 11, a write controller 12, and a read controller 13. That is, the write controller 12 changes the video signal a to the line memory 10 according to the synchronization signal of the video signal a.
, And the read control unit 13 reads the written video signal a at a speed twice as fast as the write speed, and compresses it in the horizontal direction to 1/2 and outputs it. The second horizontal compression means 8 includes a frame memory 14, a sync separator 15, a write controller 16, and a read controller 1.
It is composed of 7. The writing control unit 16 writes the video signal b in the frame memory 14 in accordance with the synchronization signal of the video signal b, and reads the written video signal b line by line at a speed twice as fast as the writing speed. Compressed to / 2 and output.
【0016】さらに、合成手段3は、上記した2つのメ
モリ10,14の読出制御によりなされる。即ち、読出
制御部13は、同期分離部11より供給される映像信号
aの同期信号に同期して、ラインメモリ10の読出タイ
ミングを表示画像Aが所定の表示位置となるように制御
すると共に、読出制御部17は、同期分離部11より供
給される映像信号aの同期信号に同期して、フレームメ
モリ14の読出タイミングを表示画像Bが所定の表示位
置となるように制御し、かつ、読出制御部13,17が
メモリ10,14から出力される圧縮信号a′,b′を
それぞれの走査線内で交互に読み出し、同一走査線上に
合成するように制御して合成信号cを出力する。Further, the synthesizing means 3 is controlled by reading the two memories 10 and 14 described above. That is, the readout control unit 13 controls the readout timing of the line memory 10 so that the display image A is at a predetermined display position in synchronization with the synchronization signal of the video signal a supplied from the synchronization separation unit 11. The readout control unit 17 controls the readout timing of the frame memory 14 so that the display image B is at a predetermined display position in synchronization with the synchronization signal of the video signal a supplied from the synchronization separation unit 11, and the readout is performed. The control units 13 and 17 alternately read the compressed signals a ′ and b ′ output from the memories 10 and 14 in the respective scanning lines, and control so that they are combined on the same scanning line to output a combined signal c.
【0017】ここで、フレームメモリ14の書込制御は
映像信号bに同期し、その読出制御は映像信号aに同期
するいわゆる非同期制御であるため、そのメモリ容量は
1画面分以上必要であって、インターレース信号の場合
には1フィールド以上のメモリ容量が必要となることは
周知の通りである。このように処理して得た合成信号c
を表示する表示部(図示せず)は、垂直走査の振幅を1
/2に縮小して表示画像の真円率を保つように表示し、
これにより、図4に示すように、走査線480本で表示
される左右並列に配置した画像ABの2画面表示を行う
ことができる。そして、本発明による2画面表示は画素
を間引いていないので、画質の劣化がない。Here, since the writing control of the frame memory 14 is so-called asynchronous control in which the writing control is synchronized with the video signal b and the reading control is synchronized with the video signal a, the memory capacity is required for one screen or more. It is well known that a memory capacity of one field or more is required for interlaced signals. Combined signal c obtained by processing in this way
The display unit (not shown) for displaying the
Reduced to / 2 and displayed so that the circularity of the displayed image is maintained,
As a result, as shown in FIG. 4, it is possible to perform two-screen display of the images AB displayed in 480 scanning lines and arranged side by side. In the two-screen display according to the present invention, pixels are not thinned out, so that the image quality does not deteriorate.
【0018】[0018]
【発明の効果】以上詳細に説明したように、本発明の2
画面表示テレビジョン受信機は、第1及び第2の画像メ
モリに書き込まれた第1及び第2の映像信号をそれぞれ
の走査線内で交互に書き込み速度の2倍の速度で読み出
し、第1及び第2の映像信号による2つの画像が表示部
上で所定の左右配置となるよう制御すると共に、2画面
表示を行う際には、表示部における垂直走査の振幅を縮
小することにより表示画像の真円率を保持するよう表示
部を制御するよう構成したので、回路規模が小さく、家
庭用のテレビジョン受信機でも容易に2画面表示が実現
でき、水平方向及び垂直方向の画素の間引き処理を行わ
ないので、解像度が低下せず高画質の2画面表示とな
る。As described above in detail, according to the present invention,
The screen display television receiver reads the first and second video signals written in the first and second image memories alternately in each scanning line at a speed twice as fast as the writing speed. The two images based on the second video signal are controlled so as to be arranged in a predetermined left-right arrangement on the display unit, and when two-screen display is performed, the amplitude of vertical scanning on the display unit is reduced to reduce the trueness of the display image. Since the display unit is controlled so as to maintain the circularity, the circuit scale is small, and a two-screen display can be easily realized even in a home-use television receiver, and horizontal and vertical pixel thinning processing is performed. Since it does not exist, the resolution is not lowered and a high-quality two-screen display is provided.
【0019】さらに、本発明の2画面処理回路は、ライ
ンメモリに書き込まれた第1の映像信号を第1の同期信
号に従って書き込み速度の2倍の速度で読み出して第1
の圧縮信号を出力すると共に、フレームメモリに書き込
まれた第2の映像信号を第1の同期信号に従って書き込
み速度の2倍の速度で読み出して第2の圧縮信号を出力
するようにし、第1の圧縮信号と第2の圧縮信号とをそ
れぞれの走査線内で交互に読み出して合成するよう構成
したので、水平方向及び垂直方向の画素の間引き処理を
行わないので、解像度が低下せず高画質の2画面表示を
行うことができ、さらに、使用するメモリはラインメモ
リやフレームメモリであるからメモリ容量は小であり、
また、縮小処理に伴うフィルタが不要であるから、回路
規模が小さく、構成を簡略化できる。Further, in the two-screen processing circuit of the present invention, the first video signal written in the line memory is read at a speed twice as fast as the writing speed in accordance with the first synchronizing signal, and the first video signal is read.
Of the first compressed signal, the second video signal written in the frame memory is read at a speed twice as fast as the writing speed in accordance with the first synchronization signal, and the second compressed signal is output. Since the compressed signal and the second compressed signal are alternately read out in the respective scanning lines and combined, the pixels in the horizontal direction and the vertical direction are not thinned out. It can display two screens, and since the memory used is a line memory or frame memory, the memory capacity is small,
Further, since a filter associated with the reduction processing is unnecessary, the circuit scale is small and the configuration can be simplified.
【図1】本発明の2画面表示テレビジョン受信機の一実
施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a dual-screen display television receiver of the present invention.
【図2】本発明の2画面処理回路の基本的構成を示すブ
ロック図である。FIG. 2 is a block diagram showing a basic configuration of a two-screen processing circuit of the present invention.
【図3】本発明の2画面処理回路の具体的構成を示すブ
ロック図である。FIG. 3 is a block diagram showing a specific configuration of a two-screen processing circuit according to the present invention.
【図4】本発明の2画面表示テレビジョン受信機及び2
画面処理回路による2画面表示の状態を示す図である。FIG. 4 is a dual-screen display television receiver of the present invention and 2;
It is a figure which shows the state of the 2 screen display by a screen processing circuit.
【図5】2画面表示を実現するための従来の構成図であ
る。FIG. 5 is a conventional configuration diagram for realizing a two-screen display.
【図6】図5中の映像合成装置22の全体構成を示すブ
ロック図である。FIG. 6 is a block diagram showing an overall configuration of a video synthesizing device 22 in FIG.
【図7】図6中の水平垂直縮小処理回路223,224
の具体的構成を示すブロック図である。FIG. 7 is a horizontal / vertical reduction processing circuit 223, 224 in FIG.
3 is a block diagram showing a specific configuration of FIG.
【図8】従来の2画面表示の状態を示す図である。FIG. 8 is a diagram showing a conventional two-screen display state.
1,2 画像メモリ 3 メモリ制御部 4 選択部 5 表示部 6 システム制御部 10 ラインメモリ 11,15 同期分離部 12,16 書込制御部 13,17 読出制御部 14 フレームメモリ 1, 2 image memory 3 memory control unit 4 selection unit 5 display unit 6 system control unit 10 line memory 11, 15 sync separation unit 12, 16 write control unit 13, 17 read control unit 14 frame memory
Claims (2)
号による画像を同時に左右並列に表示する2画面表示テ
レビジョン受信機であって、 前記第1の映像信号を蓄積する第1の画像メモリと、 前記第2の映像信号を蓄積する第2の画像メモリと、 前記第1及び第2の映像信号をそれぞれ前記第1及び第
2の画像メモリに書き込むと共に、前記第1及び第2の
画像メモリに書き込まれた前記第1及び第2の映像信号
をそれぞれの走査線内で交互に書き込み速度の2倍の速
度で読み出して合成信号を出力するよう制御するメモリ
制御部と、 前記第1の映像信号と前記第2の映像信号と前記合成信
号とが入力され、これらの入力信号を選択して出力する
選択部と、 前記選択部より出力される信号を画面表示する表示部
と、 前記メモリ制御部と前記選択部と前記表示部とを制御す
るシステム制御部とを備え、 前記システム制御部は、前記合成信号が前記第1及び第
2の映像信号による2つの画像が前記表示部上で所定の
左右配置となるよう前記メモリ制御部を制御すると共
に、前記合成信号を出力するよう前記選択部を制御した
際には、前記表示部における垂直走査の振幅を縮小する
ことにより表示画像の真円率を保持するよう前記表示部
を制御することを特徴とする2画面表示テレビジョン受
信機。1. A two-screen display television receiver for displaying an image of a first video signal and an image of a second video signal simultaneously in a left-right parallel manner, wherein the first video signal is stored. An image memory, a second image memory for accumulating the second video signal, and writing the first and second video signals in the first and second image memories, respectively, and in addition to the first and second The first and second video signals written in the image memory of the memory are alternately read in each scanning line at a speed twice as fast as the writing speed, and a memory control unit is controlled to output a combined signal. A first video signal, the second video signal, and the composite signal, and a selection unit that selects and outputs these input signals; and a display unit that displays the signal output from the selection unit on a screen. With the memory control unit And a system control unit for controlling the display unit, wherein the system control unit displays two images of the first and second video signals as the combined signal on the display unit in a predetermined left and right direction. When the memory control unit is controlled to be arranged and the selection unit is controlled to output the combined signal, the roundness of the display image is reduced by reducing the amplitude of vertical scanning in the display unit. A two-screen display television receiver, characterized in that the display unit is controlled so as to be held.
号による画像を同時に左右並列に表示させるための2画
面処理回路であって、 前記第1の映像信号を走査線単位で蓄積するラインメモ
リと、 前記第2の映像信号を1フィールド以上蓄積するフレー
ムメモリと、 前記第1の映像信号から第1の同期信号を分離して出力
する第1の同期分離部と、 前記第2の映像信号から第2の同期信号を分離して出力
する第2の同期分離部と、 前記第1の同期信号が入力され、前記第1の映像信号を
前記第1の同期信号に従って前記ラインメモリに書き込
む第1の書込制御部と、 前記第2の同期信号が入力され、前記第2の映像信号を
前記第2の同期信号に従って前記フレームメモリに書き
込む第2の書込制御部と、 前記第1の同期信号が入力され、前記ラインメモリに書
き込まれた前記第1の映像信号を前記第1の同期信号に
従って書き込み速度の2倍の速度で読み出して第1の圧
縮信号を出力するよう制御する第1の読出制御部と、 前記第1の同期信号が入力され、前記フレームメモリに
書き込まれた前記第2の映像信号を前記第1の同期信号
に従って書き込み速度の2倍の速度で読み出して第2の
圧縮信号を出力するよう制御する第2の読出制御部とを
備え、 前記第1の圧縮信号と前記第2の圧縮信号とをそれぞれ
の走査線内で交互に読み出して合成するよう構成したこ
とを特徴とする2画面処理回路。2. A two-screen processing circuit for displaying an image of a first video signal and an image of a second video signal simultaneously in parallel in left and right, wherein the first video signal is accumulated in scanning line units. A line memory, a frame memory that stores the second video signal in one or more fields, a first sync separation unit that separates and outputs a first sync signal from the first video signal, and the second A second sync separator that separates and outputs a second sync signal from the video signal; and the first sync signal is input to the line memory according to the first sync signal. A first writing control section for writing; a second writing control section for receiving the second synchronization signal and writing the second video signal in the frame memory according to the second synchronization signal; 1 sync signal is input, A first read control unit for controlling the first video signal written in the line memory to read the first video signal at a speed twice as fast as the write speed in accordance with the first synchronizing signal and output a first compressed signal; The first synchronization signal is input, the second video signal written in the frame memory is read at a speed twice as fast as the writing speed in accordance with the first synchronization signal, and a second compressed signal is output. A second read control section for controlling the first compressed signal and the second compressed signal so as to alternately read and combine the first compressed signal and the second compressed signal in each scanning line. circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4205940A JP2737557B2 (en) | 1992-07-09 | 1992-07-09 | Dual screen television receiver and dual screen processing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4205940A JP2737557B2 (en) | 1992-07-09 | 1992-07-09 | Dual screen television receiver and dual screen processing circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0630351A true JPH0630351A (en) | 1994-02-04 |
JP2737557B2 JP2737557B2 (en) | 1998-04-08 |
Family
ID=16515243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4205940A Expired - Lifetime JP2737557B2 (en) | 1992-07-09 | 1992-07-09 | Dual screen television receiver and dual screen processing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2737557B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0717562A1 (en) * | 1994-12-12 | 1996-06-19 | SONY-WEGA PRODUKTIONS GmbH | Method and apparatus for displaying two video pictures simultaneously |
-
1992
- 1992-07-09 JP JP4205940A patent/JP2737557B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0717562A1 (en) * | 1994-12-12 | 1996-06-19 | SONY-WEGA PRODUKTIONS GmbH | Method and apparatus for displaying two video pictures simultaneously |
Also Published As
Publication number | Publication date |
---|---|
JP2737557B2 (en) | 1998-04-08 |
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