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JPH06309884A - Nonvolatile semiconductor storage device - Google Patents

Nonvolatile semiconductor storage device

Info

Publication number
JPH06309884A
JPH06309884A JP10202693A JP10202693A JPH06309884A JP H06309884 A JPH06309884 A JP H06309884A JP 10202693 A JP10202693 A JP 10202693A JP 10202693 A JP10202693 A JP 10202693A JP H06309884 A JPH06309884 A JP H06309884A
Authority
JP
Japan
Prior art keywords
electrons
diffusion layer
charge storage
injection
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10202693A
Other languages
Japanese (ja)
Inventor
Seiji Yamada
誠司 山田
Kuniyoshi Yoshikawa
邦良 吉川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP10202693A priority Critical patent/JPH06309884A/en
Publication of JPH06309884A publication Critical patent/JPH06309884A/en
Pending legal-status Critical Current

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  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

PURPOSE:To obtain such a semiconductor nonvolatile storage device that the fluctuation of the thresholds of its cells becomes smaller after electrons are injected into a charge storage section. CONSTITUTION:This storage device is provided with a memory array 14 in which a plurality of memory cells 12 which store data based on the amount of electrons stored in a charge storage section are arranged in a matrix-like state and a data erasing circuit 24 which erases data stored in the cells 12. The circuit 24 is constituted of an F-N tunnel injection control circuit 26 which is used for injecting the electrons into the charge storage section and an avalanche hot carrier injection control circuit 28 which is used for injecting electrons or holes into the electron storage section in the from of avalanche hot carriers.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は不揮発性半導体記憶装
置、特に電気的にデータを書き込み、このデータを一括
あるいはブロック単位で消去可能なEEPROMのセル
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device, and more particularly to an EEPROM cell capable of electrically writing data and erasing the data collectively or in block units.

【0002】[0002]

【従来の技術】図9は、従来の一般的な一括消去型EE
PROM(以下、フラッシュEEPROMと略記する)
のセルの断面図である。図9に示すように、p型のシリ
コンの半導体基板131内にはn型のソース部拡散層1
32、およびn型のドレイン部拡散層133がそれぞれ
形成されている。これらのソース部拡散層132とドレ
イン部拡散層133とを結ぶチャネル領域134上に
は、第1のゲート絶縁膜135が形成されている。第1
のゲート絶縁膜135は、例えば100オングストロー
ム程度の膜厚を有する。第1のゲート絶縁膜135上に
は浮遊ゲート136が形成されている。浮遊ゲート13
6上には第2のゲート絶縁膜137が形成されている。
第2のゲート絶縁膜137上には制御ゲート138が形
成されている。
2. Description of the Related Art FIG. 9 shows a conventional general batch erase type EE.
PROM (hereinafter abbreviated as flash EEPROM)
3 is a sectional view of the cell of FIG. As shown in FIG. 9, in the semiconductor substrate 131 of p-type silicon, the n-type source diffusion layer 1 is formed.
32 and an n-type drain diffusion layer 133 are formed respectively. A first gate insulating film 135 is formed on the channel region 134 connecting the source diffusion layer 132 and the drain diffusion layer 133. First
The gate insulating film 135 has a film thickness of, for example, about 100 Å. A floating gate 136 is formed on the first gate insulating film 135. Floating gate 13
A second gate insulating film 137 is formed on the substrate 6.
A control gate 138 is formed on the second gate insulating film 137.

【0003】次に上記構成の従来のセルの動作につい
て、データの書き込み、消去、読み出しの順に説明す
る。データの書き込みは、制御ゲート138にプログラ
ム電圧、例えば−10Vを印加し、ドレイン部拡散層1
33に電源電圧、例えば5Vを印加することで、浮遊ゲ
ート136に蓄積されている電子をドレイン部拡散層1
33側へ、Fower−Nordheimトンネリング
(以下、F−Nトンネリングと略記する)により引き抜
き、注出する。この動作は1ビット単位でおこなう。
Next, the operation of the conventional cell having the above structure will be described in the order of data writing, erasing, and reading. For writing data, a program voltage, for example, -10 V is applied to the control gate 138, and the drain diffusion layer 1
By applying a power supply voltage, for example, 5 V to 33, the electrons accumulated in the floating gate 136 are transferred to the drain diffusion layer 1
It is pulled out to the 33 side by Power-Nordheim tunneling (hereinafter abbreviated as F-N tunneling) and poured out. This operation is performed in 1-bit units.

【0004】データの消去は、例えばドレイン部拡散層
133及びソース部拡散層132をオープンとし、半導
体基板131を接地して制御ゲート138に例えば+2
0Vを印加することで、電子を半導体基板131から浮
遊ゲート136へとF−Nトンネリングにより注入し、
消去を行う。この際に通常、一括あるいはブロック消去
といってチップ上のメモリを一括あるいは大きなブロッ
クに分割して高速に消去をおこなう方法がとられる。ま
た通常消去は1秒以内で終了させている。更に高速に消
去を行う場合には、消去を行う前に全セルにデータを書
込みすることは行なわないため、消去単位が大きい場合
には過消去セルと消去不足セルが混在し、消去分布幅も
大きいものとなる。
To erase data, for example, the drain diffusion layer 133 and the source diffusion layer 132 are opened, the semiconductor substrate 131 is grounded, and the control gate 138 is +2, for example.
By applying 0 V, electrons are injected from the semiconductor substrate 131 to the floating gate 136 by FN tunneling,
Erase. At this time, a method called batch or block erasing is usually used to divide the memory on the chip into batches or large blocks to perform high-speed erasing. Further, the normal erasing is completed within 1 second. When erasing at a higher speed, data is not written to all cells before erasing. Therefore, when the erase unit is large, over-erased cells and under-erased cells coexist, and the erase distribution width is also large. It will be big.

【0005】データの読み出しは、制御ゲート138に
例えば5Vを印加し、ドレイン部拡散層133には読み
出し電圧、例えば1Vを印加し、チャネル電流の有無を
調べることで行う。
Data is read by applying, for example, 5 V to the control gate 138, applying a read voltage, for example, 1 V to the drain diffusion layer 133, and checking the presence or absence of a channel current.

【0006】しかしながらセルが消去不足状態となって
いると、読み出し誤動作を起こしてしまう。すなわち非
選択セルが過消去状態であるとそのセルを通してビット
線に電流が流れるので、選択セルの正しい情報を読めな
くなる。またセルが直列に結線されているNAND型ア
レイという構造をとる場合には、過消去セルが存在する
と読み出し電流が流れず選択セルの正しい情報が読めな
くなってしまう。
However, if the cells are in an insufficiently erased state, a read malfunction occurs. That is, if the non-selected cell is in the over-erased state, a current flows through the bit line through the cell, so that correct information of the selected cell cannot be read. Further, in the case of a NAND type array in which cells are connected in series, if an overerased cell exists, a read current does not flow, and correct information of the selected cell cannot be read.

【0007】上記のように、従来よりセルの過消去とい
う問題があった。この問題を改善するために対策とし
て、従来から“消去−読み出し”をくりかえすインテリ
ジェント消去と呼ばれる方法が用いられてきた。しか
し、インテリジェント消去は単にセルの過消去を防止す
るだけのものである。従ってインテリジェント消去の場
合、消去後におけるセルのしきい値のバラツキまでは考
慮されていない。セルには各々、例えばゲート絶縁膜等
の膜質のバラツキに起因した電子の注入特性にバラツキ
があるのだが、このため、電子を注入したままでは電子
の注入特性のバラツキによって消去後におけるセルのし
きい値がばらついたままである。現在、消去後における
セルのしきい値の一般的なバラツキは最大3V程度であ
るが、今後、微細化の進展により設計値に対する加工バ
ラツキの割合が増大すること等から、消去後におけるし
きい値のバラツキはさらに拡大することが予想される。
As described above, there has been a problem of cell over-erasure in the past. As a countermeasure to solve this problem, a method called intelligent erasing, which repeats "erase-read", has been conventionally used. However, intelligent erase only prevents over-erasing of cells. Therefore, in the case of intelligent erasing, even the variation in the threshold value of the cell after erasing is not taken into consideration. Each cell has variations in the electron injection characteristics due to variations in the film quality of the gate insulating film, etc., but for this reason, the variation in the electron injection characteristics with the injection of electrons results in the cell characteristics after erasing. The threshold value is still varying. Currently, the typical variation in the threshold value of the cell after erasing is about 3 V at the maximum, but in the future, as the ratio of the processing variation to the design value will increase with the progress of miniaturization, the threshold value after erasing will increase. It is expected that the variation of will increase further.

【0008】これらのようなバラツキを抑制するにはプ
ロセス的な工夫を施し、例えばゲート絶縁膜の膜質のバ
ラツキを無くすことが最も効果があると推測されている
が、このような膜質のバラツキを生じなくできる決定的
な方法は、現在のところ確立していない。
In order to suppress such variations, it is presumed that it is most effective to devise a process and eliminate variations in the film quality of the gate insulating film, for example. No definitive way to prevent this has yet to be established.

【0009】[0009]

【発明が解決しようとする課題】上述のように、従来の
不揮発性半導体記憶装置では、浮遊ゲートへ電子を注入
した後、そのまま電子注入動作を終了するので、電子注
入後におけるセルのしきい値にバラツキが生じたままに
なるという問題があった。
As described above, in the conventional nonvolatile semiconductor memory device, since the electron injection operation is terminated as it is after the electrons are injected into the floating gate, the threshold voltage of the cell after the electron injection is completed. There was a problem that the variation remained in place.

【0010】本発明では、上述した問題点を解決するた
めに、電荷蓄積部へ電子を注入した後のセルのしきい値
バラツキを抑制した不揮発性半導体記憶装置を提供する
ことを目的とする。
In order to solve the above-mentioned problems, it is an object of the present invention to provide a non-volatile semiconductor memory device which suppresses the threshold variation of cells after injecting electrons into a charge storage section.

【0011】[0011]

【課題を解決するための手段】上記目的を解決するため
に、本発明では、電荷蓄積部を有し、この電荷蓄積部に
蓄えられた電子の量によりデータを記憶するメモリセル
と、このメモリセルを複数個、行列状に配列したメモリ
セルアレイと、前記電荷蓄積部に電子を注入する第1の
手段、および前記第1の注入手段により電子が注入され
た後、前記電荷蓄積部に電子または正孔をアバランシェ
・ホットキャリア注入する第2の手段とから成る前記メ
モリセルに記憶されたデータを消去する消去手段とを具
備することを特徴とする不揮発性半導体記憶装置を提供
する。
In order to solve the above-mentioned object, the present invention has a memory cell having a charge storage portion and storing data by the amount of electrons stored in the charge storage portion, and this memory. A memory cell array in which a plurality of cells are arranged in a matrix, a first means for injecting electrons into the charge storage section, and an electron or a plurality of cells are injected into the charge storage section after electrons are injected by the first injection section. There is provided a non-volatile semiconductor memory device comprising: a second means for injecting holes into avalanche hot carriers; and an erasing means for erasing data stored in the memory cell.

【0012】また、半導体基板内に形成されたソース部
拡散層およびドレイン部拡散層と、前記ソース部拡散層
と前記ドレイン部拡散層とを結ぶチャネル領域上に絶縁
膜を介して形成された電荷蓄積部と、この電荷蓄積部上
に形成された制御ゲートから成るメモリセルと、このメ
モリセルを複数個、行列状に配列したメモリセルアレイ
と、電子を前記絶縁膜を介して前記電荷蓄積部に注入す
る第1の注入手段と、この第1の注入手段により電子を
注入した後、前記電荷蓄積部に前記絶縁膜を介して電子
または正孔をアバランシェ・ホットキャリア注入する第
2の注入手段とから成る前記メモリセルに記憶されたデ
ータを消去する消去手段とを具備することを特徴とする
不揮発性半導体記憶装置を提供する。
Charges formed on the source region diffusion layer and the drain region diffusion layer formed in the semiconductor substrate and a channel region connecting the source region diffusion layer and the drain region diffusion layer through an insulating film. A storage section, a memory cell formed of a control gate formed on the charge storage section, a memory cell array in which a plurality of the memory cells are arranged in a matrix, and electrons to the charge storage section through the insulating film. A first injecting means for injecting, and a second injecting means for injecting electrons by the first injecting means and then injecting electrons or holes into the charge storage portion via the insulating film by avalanche hot carriers. And a erasing unit for erasing data stored in the memory cell.

【0013】[0013]

【作用】本発明で提供する不揮発性半導体記憶装置によ
れば、例えば電荷蓄積部へ電子を注入した後、この電荷
蓄積部の帯電状態によって、電子または正孔がアバラン
シェ・ホットキャリア注入により電荷蓄積部に注入され
る。電荷蓄積部の電位状態には、電子と正孔の注入がつ
り合う平衡電位が存在する。例えば電荷蓄積部が前記平
衡電位よりも高くなるように帯電していたら電子が注入
され、その帯電状態が変化して平衡電位状態になる。反
対に、電荷蓄積部が前記平衡電位より低くなるように帯
電していたら正孔が注入され、同様にその帯電状態が変
化して平衡電位状態になる。いずれの場合も特定の平衡
電位状態に収束するので、結果として電子注入後のセル
のしきい値はある特定の値に収束するようになる。ゲー
ト長等の加工バラツキに起因した容量結合比の変動によ
って収束値にバラツキが生ずるが、F−Nトンネリング
注入の場合にはトンネル酸化膜質のバラツキからも値に
影響を受けるのに対して、上記構成の不揮発性半導体記
憶装置を用いることにより、F−Nトンネリング注入だ
けの場合と比べて電子注入後のセルのしきい値のバラツ
キを小さくすることが可能となる。
According to the nonvolatile semiconductor memory device provided by the present invention, for example, after injecting electrons into the charge storage portion, electrons or holes are stored by avalanche hot carrier injection depending on the charge state of the charge storage portion. Injected into the department. There is an equilibrium potential in which the injection of electrons and holes is balanced in the potential state of the charge storage portion. For example, if the charge accumulating portion is charged so as to be higher than the equilibrium potential, electrons are injected, and the charged state changes to the equilibrium potential state. On the contrary, if the charge storage portion is charged so as to be lower than the equilibrium potential, holes are injected, and similarly, the charged state changes to the equilibrium potential state. In either case, the cells converge to a specific equilibrium potential state, and as a result, the threshold value of the cell after electron injection converges to a specific value. Although the convergence value varies due to the variation of the capacitive coupling ratio due to the variation in the processing such as the gate length, in the case of the FN tunneling injection, the value is also influenced by the variation in the quality of the tunnel oxide film. By using the nonvolatile semiconductor memory device having the configuration, it becomes possible to reduce the variation in the threshold value of the cell after electron injection, as compared with the case where only the FN tunneling injection is performed.

【0014】[0014]

【実施例】以下、図1〜図8を参照して、本発明の一実
施例について説明する。なお、この説明において、全図
に渡り共通部分には共通の参照符号を用いることで重複
説明を避けるものとする。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. In this description, common reference numerals are used for common parts throughout the drawings to avoid redundant description.

【0015】図1は、この発明の一実施例に係わるフラ
ッシュEEPROMの全体構成を示すブロック図であ
る。図1に示すように、チップ10上には、例えば図9
に示したセルと同様な構成を持つメモリセル12(12
1 〜12n )が複数個、行列状に集積形成されている。
このメモリセル12(121 〜12n )が複数個、行列
状に集積形成されている部分をメモリセルアレイ14と
称す。メモリセルアレイ14の周辺には、メモリセルア
レイ14中のビット線BLを選択するカラム・デコーダ
16およびワード線WLを選択するロウ・デコーダ18
がそれぞれ設けられている。さらに、データの書き込
み、データの消去、およびデータの読み出しの各々のモ
ードを選択するモードセレクト回路20が設けられてい
る。このモードセレクト回路20は、データ書き込み/
読み出し回路22並びにデータ消去回路24に接続され
ている。モードセレクト回路20は、データの書き込み
/読み出しの際、データ書き込み/読み出し回路22を
活性化させる信号を出す。また、データの消去の際に
は、データ消去回路24を活性化させる信号を出す。さ
らにデータ消去回路24は、Fowler−nordh
eim(以下、F−Nと略記する)トンネル注入制御回
路26およびアバランシェ・ホット・キャリア注入制御
回路28によって構成されている。
FIG. 1 is a block diagram showing the overall structure of a flash EEPROM according to an embodiment of the present invention. As shown in FIG. 1, on the chip 10, for example, FIG.
The memory cell 12 (12
1 to 12 n ) are formed in a matrix.
A portion in which a plurality of memory cells 12 (12 1 to 12 n ) are integrated and formed in a matrix is referred to as a memory cell array 14. Around the memory cell array 14, a column decoder 16 that selects the bit line BL and a row decoder 18 that selects the word line WL in the memory cell array 14.
Are provided respectively. Further, a mode select circuit 20 for selecting each mode of data writing, data erasing, and data reading is provided. This mode select circuit 20 is used for writing / writing data.
It is connected to the reading circuit 22 and the data erasing circuit 24. The mode select circuit 20 outputs a signal for activating the data write / read circuit 22 when writing / reading data. When erasing data, a signal for activating the data erasing circuit 24 is output. Further, the data erasing circuit 24 uses the Fowler-nordh
It is composed of an eim (hereinafter abbreviated as FN) tunnel injection control circuit 26 and an avalanche hot carrier injection control circuit 28.

【0016】次に、図2及び図3を参照して、上述した
データ消去回路24によるフラッシュEEPROMのデ
ータの消去方法例について説明する。図2は、データ消
去回路24の具体的な一構成例を示すブロック図であ
る。また図3は、図2に示すデータ消去回路24の構成
例に含まれている消去動作制御部30の動作フローを示
している。
Next, with reference to FIGS. 2 and 3, an example of a method of erasing the data of the flash EEPROM by the above-mentioned data erasing circuit 24 will be described. FIG. 2 is a block diagram showing a specific configuration example of the data erasing circuit 24. 3 shows an operation flow of the erase operation control unit 30 included in the configuration example of the data erase circuit 24 shown in FIG.

【0017】消去動作としては、まず、図2に示すよう
に、モードセレクト回路20より消去動作の実行を命令
する信号S1がデータ消去回路24に供給される。この
信号S1を受けて消去動作制御部30が活性化され、図
3のフローに示すような動作を行う。
In the erase operation, first, as shown in FIG. 2, the signal S1 instructing the execution of the erase operation is supplied from the mode select circuit 20 to the data erase circuit 24. Receiving this signal S1, the erase operation control unit 30 is activated and the operation shown in the flow of FIG. 3 is performed.

【0018】まず、ステップ(以後ST.と称す)1
で、信号S2をF−Nトンネル注入制御回路26に供給
する。この信号S2を受けて、F−Nトンネル注入制御
回路26が活性化される。F−Nトンネル注入制御回路
26は、メモリセルアレイ14に消去信号S3を供給す
る。消去信号S3は、メモリセルアレイ14内に集積形
成されているセルのゲート、ソース、ドレインの電位を
各々、F−Nトンネル注入できるように所定の電位に設
定するための信号である。これにより、セルの電荷蓄積
部、例えば浮遊ゲートへ、電子がF−Nトンネリングに
よって、注入される。
First, step (hereinafter referred to as ST.) 1
Then, the signal S2 is supplied to the F-N tunnel injection control circuit 26. Upon receiving this signal S2, the FN tunnel injection control circuit 26 is activated. The FN tunnel injection control circuit 26 supplies the erase signal S3 to the memory cell array 14. The erase signal S3 is a signal for setting the gate, source, and drain potentials of the cells integrated in the memory cell array 14 to predetermined potentials so that F-N tunnel injection can be performed. As a result, electrons are injected into the charge storage portion of the cell, for example, the floating gate by FN tunneling.

【0019】次いで、ST.2でF−Nトンネル注入の
設定時間を計測する。所定の設定時間が経過したら、S
T.3で信号S2の供給を止める。次いで、ST.4で
信号信号S4をアバランシェ・ホットキャリア注入制御
回路28に供給する。この信号S4を受けて、アバラン
シェ・ホットキャリア注入制御回路28が活性化され
る。アバランシェ・ホットキャリア注入制御回路28は
メモリセルアレイ14に注入信号S5を供給する。注入
信号S5は、メモリセルアレイ14内に集積形成されて
いるセルのゲート、ソース、ドレインの電位を、各々、
アバランシェ・ホットキャリア注入できるように所定の
電位に設定するための信号である。これにより、電子ま
たは正孔がセルの電荷蓄積部、例えば浮遊ゲートに、ア
バランシェ・ホットキャリア注入によって注入される。
この注入により、セル12の消去後におけるしきい値が
チューニングされる。このチューニング動作によって、
F−Nトンネリングによる電子注入後にバラツキを生じ
ていたセルのしきい値は、セル形状および製造条件等で
決まるある一定のしきい値(以後平衡しきい値電圧Vth
* と記す)に収束するようになる。これにより、電子の
注入においてセルのしきい値のバラツキは小さくなる。
Next, ST. In step 2, the set time for FN tunnel injection is measured. When the predetermined set time has elapsed, S
T. At 3, the supply of the signal S2 is stopped. Then, ST. At 4, the signal signal S4 is supplied to the avalanche hot carrier injection control circuit 28. Upon receiving this signal S4, the avalanche hot carrier injection control circuit 28 is activated. The avalanche hot carrier injection control circuit 28 supplies the injection signal S5 to the memory cell array 14. The injection signal S5 indicates the gate, source, and drain potentials of the cells integrated in the memory cell array 14, respectively.
This is a signal for setting a predetermined potential so that avalanche hot carriers can be injected. As a result, electrons or holes are injected into the charge storage portion of the cell, for example, the floating gate by avalanche hot carrier injection.
This implantation tunes the threshold of the cell 12 after erasing. By this tuning operation,
The threshold value of the cell which has been varied after the electron injection by F-N tunneling is a certain threshold value (hereinafter, the equilibrium threshold voltage Vth
( Marked as * )). As a result, variations in cell threshold value during electron injection are reduced.

【0020】次いで、ST.5でアバランシェ・ホット
キャリア注入の設定時間を計測する。所定の設定時間が
経過したら、ST.6で信号S5の供給と止める。以上
のようなステップにより、この発明に係わるフラッシュ
EEPROMの消去動作が終了する。
Next, ST. At 5, the set time for avalanche hot carrier injection is measured. When a predetermined set time has elapsed, ST. At 6, the supply of the signal S5 is stopped. Through the steps described above, the erase operation of the flash EEPROM according to the present invention is completed.

【0021】次に、上記消去動作の具体的な二つの例
を、図4(a)〜(c)及び図5(a)〜(c)を参照
して各々そのタイミングとともに説明する。図4(a)
〜(c)は各々、第1の消去動作例を説明するための図
である。図4(a)はソース拡散層への印加電圧Vs、
制御ゲートへの印加電圧Vg、およびドレイン部拡散層
への印加電圧Vdそれぞれの供給タイミングを示す図、
図4(b)はF−Nトンネリングによる電子の注入の状
態を示す図、図4(c)はアバランシェ・ホットキャリ
ア注入による電子の注入の状態を示す図である。まず、
図4(a)および(b)に示すように、制御ゲート11
5に+15V、ソース拡散層103、ドレイン部拡散層
105に0V(またはオープン)、基板101に0Vを
それぞれ印加する状態を、例えば100μ秒間設ける。
これにより、チャネル107中の電子eを浮遊ゲート1
11へと、F−Nトンネリングによって注入させる。こ
の動作に続いて、図4(a)および(c)に示すように
制御ゲート115に8V、ソース拡散層103に0V、
ドレイン部拡散層103に5Vをそれぞれ印加する状態
を、例えば1秒間設ける。これによって、ドレイン部拡
散層105側から浮遊ゲート111にアバランシェ・ホ
ットキャリア注入が起こり、電子eまたは正孔hが、浮
遊ゲート111に注入される。これにより、F−Nトン
ネリングによる電子の注入直後にばらつきを持ったセル
のしきい値分布は、平衡しきい値電圧Vth* に収束する
ように再分布が起こるとともに、バラツキも小さくな
る。
Next, two specific examples of the erasing operation will be described with reference to their timings with reference to FIGS. 4A to 4C and 5A to 5C. Figure 4 (a)
(C) is a diagram for explaining a first erase operation example. FIG. 4A shows a voltage Vs applied to the source diffusion layer,
A diagram showing the supply timing of the voltage Vg applied to the control gate and the voltage Vd applied to the drain diffusion layer,
FIG. 4B is a diagram showing a state of electron injection by FN tunneling, and FIG. 4C is a diagram showing a state of electron injection by avalanche hot carrier injection. First,
As shown in FIGS. 4A and 4B, the control gate 11
For example, a state of applying +15 V to 5, 5 V to the source diffusion layer 103, 0 V (or open) to the drain diffusion layer 105, and 0 V to the substrate 101 is provided for 100 μsec.
As a result, the electrons e in the channel 107 are transferred to the floating gate 1
Injection into 11 by FN tunneling. Following this operation, as shown in FIGS. 4A and 4C, 8V is applied to the control gate 115 and 0V is applied to the source diffusion layer 103.
A state in which 5 V is applied to the drain diffusion layer 103 is provided for 1 second, for example. As a result, avalanche hot carrier injection occurs from the drain diffusion layer 105 side into the floating gate 111, and electrons e or holes h are injected into the floating gate 111. As a result, the threshold distribution of cells having variations immediately after the injection of electrons by F-N tunneling is re-distributed so as to converge to the equilibrium threshold voltage Vth * , and the variations are reduced.

【0022】図5(a)〜(c)はそれぞれ、第2の消
去動作例を説明するための図である。図5(a)はソー
ス拡散層への印加電圧Vs、制御ゲートへの印加電圧V
g、およびドレイン部拡散層への印加電圧Vdそれぞれ
の供給タイミングを示す図、図5(b)はF−Nトンネ
リングによる電子の注入の状態を示す図、図5(c)は
アバランシェ・ホット・キャリア注入による電子の注入
の状態を示す図である。まず、図5(a)および(b)
に示すように制御ゲート115に+15V、ソース拡散
層103、ドレイン部拡散層105に0V(またはオー
プン)、基板101に0Vをそれぞれ印加する状態を、
例えば100μ秒間設ける。これにより、チャネル10
7中の電子eを浮遊ゲート111へとF−Nトンネリン
グによって注入させる。この後、図5(a)および
(c)に示すように制御ゲート115に8V、ソース拡
散層103に5V、ドレイン部拡散層105に+0Vを
それぞれ印加する状態を、例えば1秒間設ける。これに
より、ソース拡散層103側から浮遊ゲート111にア
バランシェ・ホット・キャリア注入によって電子eまた
は正孔hを注入するようにしても良い。このように、ソ
ース拡散層103側から電子eまたは正孔hをアバラン
シェ・ホット・キャリア注入により注入しても、第1の
動作実施例と同様、セルのしきい値の再分布が起こり、
バラツキも小さくなる。
FIGS. 5A to 5C are views for explaining the second erase operation example. FIG. 5A shows a voltage Vs applied to the source diffusion layer and a voltage V applied to the control gate.
g, and the timing of supplying the applied voltage Vd to the drain diffusion layer, FIG. 5B is a diagram showing a state of electron injection by FN tunneling, and FIG. 5C is an avalanche hot It is a figure which shows the state of the injection | pouring of the electron by carrier injection. First, FIGS. 5A and 5B
As shown in, a state in which + 15V is applied to the control gate 115, 0V (or open) is applied to the source diffusion layer 103, the drain diffusion layer 105, and 0V is applied to the substrate 101, respectively,
For example, it is provided for 100 μs. This allows the channel 10
The electrons e in 7 are injected into the floating gate 111 by FN tunneling. Thereafter, as shown in FIGS. 5A and 5C, a state in which 8 V is applied to the control gate 115, 5 V to the source diffusion layer 103, and +0 V to the drain diffusion layer 105 is provided for 1 second, for example. As a result, electrons a or holes h may be injected from the source diffusion layer 103 side to the floating gate 111 by avalanche hot carrier injection. Thus, even if the electrons e or holes h are injected from the source diffusion layer 103 side by avalanche hot carrier injection, redistribution of the threshold value of the cell occurs as in the first operation example.
The variation is also small.

【0023】尚、上記実施例においては、F−Nトンネ
ル注入制御回路26およびアバランシェ・ホットキャリ
ア注入制御回路28を、データ消去回路24内に設けら
れた消去動作制御部30により制御したが、このF−N
トンネル注入制御回路26及びアバランシェ・ホットキ
ャリア注入制御回路28の制御を、例えばCPUに行な
わせることも可能である。
In the above embodiment, the FN tunnel injection control circuit 26 and the avalanche hot carrier injection control circuit 28 are controlled by the erase operation control section 30 provided in the data erase circuit 24. F-N
The tunnel injection control circuit 26 and the avalanche hot carrier injection control circuit 28 can be controlled by the CPU, for example.

【0024】また、データ消去回路24は、必ずしもメ
モリセルアレイ14と同一の基板上に設ける必要もな
い。例えばプログラムライタ等にデータ消去機能を持た
せ、この機能によるデータ消去を、上記実施例で説明し
たように電荷蓄積部へ電子を注入し、この後、電荷蓄積
部にアバランシェ・ホットキャリア注入により電子また
は正孔を注入させるように構成すれば良い。
The data erasing circuit 24 does not necessarily have to be provided on the same substrate as the memory cell array 14. For example, a program writer is provided with a data erasing function, and data erasing by this function is performed by injecting electrons into the charge storage section as described in the above embodiment, and then by avalanche hot carrier injection into the charge storage section. Alternatively, it may be configured to inject holes.

【0025】上記構成のフラッシュEEPROMである
と、消去後におけるセルのしきい値のバラツキが低減す
るという利点が得られる。従来の消去方式ではF−Nト
ンネリングだけによって注入を行う為に、注入消去後の
セルのしきい値がばらついてしまう。特に消去後のしき
い値はゲート絶縁膜の膜質に敏感に反応する。また、浮
遊ゲートがポリシリコンで成る場合には、その結晶粒界
がトンネル領域にあるかどうかということもも注入後に
おけるしきい値のバラツキの要因となるのだが、本発明
によれば、F−Nトンネリングの後、アバランシェ・ホ
ットキャリア注入によるチューニング動作を行うので、
F−Nトンネリングでばらついたしきい値はホットエレ
クトロン注入後(通常、EPROMで用いられる、浮遊
ゲートに電子が注入された状態)におけるしきい値なみ
にバラツキが低減される。これは、平衡しきい値電圧V
th* が、ホットエレクトロン注入後のしきい値Vthと
同様に加工バラツキが生んだ容量結合バラツキのみしか
反映されない為である。
The flash EEPROM having the above structure has an advantage that variations in threshold voltage of cells after erasing are reduced. In the conventional erasing method, since the implantation is performed only by FN tunneling, the threshold value of the cell after the implantation and erasing varies. In particular, the threshold value after erasing is sensitive to the film quality of the gate insulating film. Further, when the floating gate is made of polysilicon, whether or not the crystal grain boundary is in the tunnel region also causes a variation in the threshold value after implantation, but according to the present invention, F -After N tunneling, tuning operation by avalanche hot carrier injection is performed.
The threshold value varied by F-N tunneling is reduced as much as the threshold value after hot electron injection (normally used in EPROM, in which electrons are injected into a floating gate). This is the equilibrium threshold voltage V
This is because th * reflects only the capacitive coupling variation caused by the processing variation like the threshold Vth after the hot electron injection.

【0026】なお、上記第1の消去動作例で説明したよ
うな半導体基板と制御ゲート(ワード線)とを選択して
データの消去を行う方式においては、制御ゲートを共有
するセルをいくつかのロウ毎にまとめてブロック化して
おくと、データをブロック単位で消去することができ
る。このような場合、ドレイン部拡散層側からアバラン
シェ・ホットキャリア注入を行えば、選択ブロック図に
対してのみストレスが印加されるようになる。またブロ
ック毎にソース拡散層と独立させておく場合には、ソー
スからアバラシェ注入を行えば非選択ブロックは完全に
ストレスフリーとなり、信頼性はより向上する。
In the method of erasing data by selecting the semiconductor substrate and the control gate (word line) as described in the first erase operation example, some cells sharing the control gate are used. Data can be erased in block units by grouping each row into blocks. In such a case, if avalanche hot carrier injection is performed from the drain diffusion layer side, stress is applied only to the selected block diagram. Further, in the case where each block is independent of the source diffusion layer, the non-selected block becomes completely stress-free by performing the avalanche implantation from the source, and the reliability is further improved.

【0027】次に、この発明に係わる不揮発性半導体記
憶装置における物理現象について、図6〜図8を参照し
て説明する。図6は、上記物理現象を説明するための図
で、図6(a)はMOSFETのゲート電流をゲート電
圧に対してプロットして示した図、図6(b)はその試
験に用いられたMOSFETの断面図である。図6
(b)において、参照符号108はゲート絶縁膜を、参
照符号110はゲートをそれぞれ示している。図6
(a)および(b)に示すように、MOSFETのソー
ス拡散層103を接地し、ドレイン部拡散層105に例
えば6Vの電位を印加すると、ドレイン部拡散層105
近傍で、アバランシェにより電子eおよび正孔hのホッ
トキャリアが発生する。この電子eと正孔hの両方がゲ
ートへ注入されるが、その注入効率はゲート電圧に依存
する。ゲート電圧には、電子注入と正孔注入とがつり合
う平衡電圧Vg*が存在する。ゲート電圧Vgがこの平
衡電圧Vg* より低いと、正孔hが支配的にゲート11
0に注入され、ゲート電流Igが流れ出す。逆に、ゲー
ト電圧Vgが平衡電圧Vg* より高いと、電子eが支配
的にゲート110に注入され、同様にゲート電流Igが
流れる。尚、ゲート電圧Vgが平衡電圧Vg* よりはる
かに高い場合には、チャネル・ホット・キャリア(この
例はnチャネル型MOSFETであるので電子)がゲー
ト110に注入され、ゲート電流Igが流れる。
Next, physical phenomena in the nonvolatile semiconductor memory device according to the present invention will be described with reference to FIGS. FIG. 6 is a diagram for explaining the physical phenomenon described above. FIG. 6A is a diagram showing the gate current of the MOSFET plotted against the gate voltage, and FIG. 6B was used for the test. It is sectional drawing of MOSFET. Figure 6
In (b), reference numeral 108 indicates a gate insulating film, and reference numeral 110 indicates a gate. Figure 6
As shown in (a) and (b), when the source diffusion layer 103 of the MOSFET is grounded and a potential of 6 V, for example, is applied to the drain diffusion layer 105, the drain diffusion layer 105 is formed.
In the vicinity, hot carriers of electrons e and holes h are generated by the avalanche. Both the electron e and the hole h are injected into the gate, but the injection efficiency depends on the gate voltage. The gate voltage has an equilibrium voltage Vg * at which electron injection and hole injection are balanced. When the gate voltage Vg is lower than the equilibrium voltage Vg * , the holes h are predominantly applied to the gate 11
It is injected into 0 and the gate current Ig flows out. On the contrary, when the gate voltage Vg is higher than the equilibrium voltage Vg * , the electrons e are predominantly injected into the gate 110, and the gate current Ig similarly flows. When the gate voltage Vg is much higher than the equilibrium voltage Vg * , channel hot carriers (electrons because this example is an n-channel MOSFET) are injected into the gate 110, and a gate current Ig flows.

【0028】ここで、このような現象をメモリセルに置
き換えて考える。F−N注入されたセルにある制御ゲー
ト電圧を与えた時、基板からみた浮遊ゲート電位が平衡
電圧よりも高くなるように帯電している場合は、上記M
OSFETと同様に、発生したアバランシェ・ホット・
キャリアのうち、電子eが支配的に浮遊ゲートに注入さ
れるようになる。結果として、浮遊ゲートの電位が下が
り、浮遊ゲートの電位は正の方向から平衡電圧Vg*
漸近する。反対に、F−N注入されたセルの浮遊ゲート
がある制御ゲート電圧を与えた時、平衡電圧よりも低く
なるように帯電している場合は、正孔hが支配的に浮遊
ゲートに注入されるようになる。よって、浮遊ゲートの
電位が上がり、浮遊ゲートの電位は負の方向から平衡電
圧Vg*に漸近する。結局、セルのしきい値もある一定
のしきい値Vth* に漸近することになる。すなわち、ア
バランシェ・ホットキャリア注入によって浮遊ゲートが
この平衡電圧Vg* になったセルしきい値電圧がVth*
である。このことからVth* を平衡しきい値電圧と呼ん
でいる。具体的に書くと、制御ゲートからみたセルの平
衡しきい値をVth c* 、制御ゲ−ト電圧を0Vとしたと
きの平衡しきい値をVth c* 0 とし、収束時に制御ゲー
トに与えている電位をVpとすると、Vth c* =Vp+
Vth c* 0 が成り立つ。図6(c)にこの関係を示す。
Here, consider such a phenomenon by replacing it with a memory cell. If a floating gate potential seen from the substrate is higher than the equilibrium voltage when a certain control gate voltage is applied to the FN-implanted cell, the above M
Similar to OSFET, avalanche hot
Among the carriers, the electrons e are predominantly injected into the floating gate. As a result, the potential of the floating gate drops, and the potential of the floating gate gradually approaches the equilibrium voltage Vg * from the positive direction. On the contrary, when the floating gate of the FN-implanted cell is charged to a voltage lower than the equilibrium voltage when a certain control gate voltage is applied, holes h are predominantly injected into the floating gate. Become so. Therefore, the potential of the floating gate rises, and the potential of the floating gate gradually approaches the equilibrium voltage Vg * from the negative direction. Eventually, the cell threshold value also approaches the certain threshold value Vth * . That is, the cell threshold voltage at which the floating gate becomes the equilibrium voltage Vg * due to avalanche hot carrier injection is Vth *.
Is. For this reason, Vth * is called the equilibrium threshold voltage. Specifically, the equilibrium threshold of the cell viewed from the control gate is Vth c * , and the equilibrium threshold when the control gate voltage is 0 V is Vth c * 0. If the potential present is Vp, Vth c * = Vp +
Vth c * 0 holds. This relationship is shown in FIG.

【0029】図7は、この発明に係わるセルのしきい値
の変動を説明するための図で、図7(a)はドレインス
トレス時間と、セルのしきい値との関係を示した図、図
7(b)はその試験に用いられたメモリセルの断面図で
ある。図7(a)および(b)に示すように、セル12
のソース拡散層103を接地し、制御ゲート115に0
V、ドレイン部拡散層105に例えば6Vの電位を印加
する。このようにドレイン部拡散層105にストレスを
与えておくと、そのストレス時間の経過に伴い、セル1
2のしきい値が変化する。例えばセルの初期のしきい値
Vth intを1.5V程度としてストレスを印加した場
合、1000m秒経過した時には約0.7Vに下がって
いる。また、セルの初期のしきい値Vth intを−0.5
V程度としてストレスを印加した場合、1000m秒経
過した時には約0.7Vに上がっている。すなわち、こ
の試験に用いたセル12では平衡しきい値電圧Vth*
約0.7Vであることが示される。
FIG. 7 is a diagram for explaining the variation of the threshold voltage of the cell according to the present invention. FIG. 7A is a diagram showing the relation between the drain stress time and the threshold value of the cell. FIG. 7B is a sectional view of the memory cell used for the test. As shown in FIGS. 7A and 7B, the cell 12
The source diffusion layer 103 of the
A potential of 6 V, for example, is applied to the V and drain diffusion layers 105. If stress is applied to the drain diffusion layer 105 in this way, the cell 1 is
The threshold value of 2 changes. For example, when stress is applied with the initial threshold voltage Vth int of the cell being about 1.5 V, the voltage drops to about 0.7 V after 1000 msec. Also, the initial threshold value Vth int of the cell is −0.5.
When stress is applied at about V, it rises to about 0.7 V after 1000 msec. That is, it is shown that the cell 12 used in this test has a balanced threshold voltage Vth * of about 0.7V.

【0030】このように、例えばドレイン部拡散層10
5にストレスを与えることで、この0.7Vより初期の
しきい値Vth intが高い場合、浮遊ゲート111には正
孔hが注入され、また、初期のしきい値Vth intが低い
場合、浮遊ゲート111には電子eが注入され、そのス
トレス印加時間の経過に伴ってセルしきい値のシフトが
起こる。そして、セルのしきい値は平衡しきい値電圧V
th* に収束して行く。
Thus, for example, the drain diffusion layer 10
5 is stressed, holes h are injected into the floating gate 111 when the initial threshold Vth int is higher than 0.7 V, and when the initial threshold Vth int is low, the holes h are floated. Electrons e are injected into the gate 111, and the cell threshold shifts as the stress application time elapses. The threshold value of the cell is the equilibrium threshold voltage V
converge to th * .

【0031】次に、このセルをF−N注入により消去
し、消去制御後のしきい値が6.8Vから4.8Vに分
布した場合を考える。読みだし時の制御ゲート電圧を5
Vとすると、しきい値4.8Vのセルは不良となる。し
かしF−N注入後、ドレイン電圧5V、制御ゲート電圧
5Vの条件でストレスを印加すると、しきい値は6.8
Vから5.7Vへ、4.8Vから5.7Vへそれぞれ収
束し、読み出し5V時の不良はなくなることがわかる。
また、過消去セルのVthは6.8Vから5.7Vへ低下
するため、NAND構造の場合にはセル電流の不足が解
消される。
Next, consider the case where this cell is erased by FN implantation and the threshold voltage after erase control is distributed from 6.8V to 4.8V. Control gate voltage at the time of reading is 5
At V, cells with a threshold of 4.8 V are defective. However, if stress is applied under the conditions of drain voltage 5V and control gate voltage 5V after F-N implantation, the threshold value is 6.8.
It can be seen that the voltage converges from V to 5.7V and from 4.8V to 5.7V, respectively, and there is no defect at the time of reading 5V.
Further, since the Vth of the overerased cell drops from 6.8V to 5.7V, the shortage of cell current is eliminated in the case of the NAND structure.

【0032】図8は、この発明に係わるフラッシュEE
PROMのEndurance特性を示す図である。横
軸は書き込み/消去の回数を表し、横軸はセルのしきい
値を表す。図8において、グラフ(1)は書き込み後の
しきい値を示すグラフで、グラフ(2)は消去後のしき
い値を示すグラフである。このEndurance試験
では、F−Nトンネル消去後のしきい値が設計上約0.
7Vとなり、チューニング後の平衡しきい値電圧Vth*
が約1.7Vとなるセルを使用した。
FIG. 8 shows a flash EE according to the present invention.
It is a figure which shows the Endurance characteristic of PROM. The horizontal axis represents the number of writing / erasing, and the horizontal axis represents the cell threshold value. In FIG. 8, graph (1) is a graph showing the threshold value after writing, and graph (2) is a graph showing the threshold value after erasing. In this Endurance test, the threshold after erasing the FN tunnel is about 0.
7V, which is the balanced threshold voltage Vth * after tuning
A cell having a voltage of about 1.7 V was used.

【0033】Endurance試験の消去と書き込み
の条件について説明する。まず、消去時の条件は制御ゲ
ートに+17V、基板を接地(0V)、ドレイン部拡散
層、ソース拡散層をオープンとした状態を100m秒間
保つ。その後、チューニング動作として制御ゲートを
5.5V、ドレインを6V、ソースを0Vとした状態を
0.5秒間保つ。また、書込み時の条件は制御ゲートに
−10V、ドレイン部拡散層に5V、ソース拡散層をオ
ープンとした状態を100m秒間保つ。このような条件
の書き込み/消去を繰り返し行った。
The erase and write conditions of the Endurance test will be described. First, the erasing condition is that the control gate is +17 V, the substrate is grounded (0 V), and the drain diffusion layer and the source diffusion layer are open for 100 msec. After that, as a tuning operation, the state in which the control gate is 5.5 V, the drain is 6 V, and the source is 0 V is maintained for 0.5 seconds. Further, the write condition is to keep the control gate at −10 V, the drain diffusion layer at 5 V, and the source diffusion layer open for 100 msec. Writing / erasing under these conditions was repeated.

【0034】上記Endurance試験による結果
は、図8に示されるように書き込み/消去の回数が10
5 回に至っても約0.2V程度という、実使用上問題が
無い結果が得られた。よって本発明は、セルのEndu
rance等の信頼性に与える影響も少ない。
As a result of the Endurance test, as shown in FIG.
Even after reaching 5 times, the result was about 0.2 V, which was not a problem in actual use. Therefore, the present invention is directed to the Endu of a cell.
There is little influence on reliability such as rance.

【0035】尚、この発明は上記実施例に限られるもの
ではなく、種々の変形が可能である。例えばこの発明を
実施するにあたり、メモリセルの形状は問われない。一
例を挙げると、上記実施例で示したセルの他、絶縁膜を
介して浮遊ゲートと一部が重なっている消去ゲートを有
し、この消去ゲートに電圧を印加することで、絶縁膜を
F−Nトンネリングさせて電子を浮遊ゲートに注入する
セルにおいてもこの発明を適用することができる。すな
わち、電子を浮遊ゲート中に注入した後、ソース、ある
いはドレイン部拡散層に電圧を印加して電子または正孔
を浮遊ゲート内にアバランシェ・ホットキャリア注入す
れば、上記実施例と同様の効果を得ることができる。
The present invention is not limited to the above embodiment, but various modifications can be made. For example, in carrying out the present invention, the shape of the memory cell does not matter. As an example, in addition to the cell shown in the above embodiment, an erase gate partially overlapping with the floating gate via an insulating film is provided, and by applying a voltage to the erase gate, the insulating film F The present invention can also be applied to a cell in which electrons are injected into a floating gate by -N tunneling. That is, if electrons are injected into the floating gate and then a voltage is applied to the source or drain diffusion layer to inject electrons or holes into the floating gate, avalanche hot carriers are obtained. Obtainable.

【0036】また、データを記憶するための電荷蓄積部
としては、浮遊ゲートの他、シリコン酸化膜とシリコン
窒化膜との積層膜をゲート絶縁膜に用い、これらの膜の
界面並びに窒化膜側に広がったトラップに電子を注入し
て書き込み、所謂“MNOS(Metal Nitri
de Oxide Semiconductor)”型
としても良い。
In addition to the floating gate, a stacked film of a silicon oxide film and a silicon nitride film is used as a gate insulating film as a charge storage part for storing data, and the interface between these films and the nitride film side are used. Injecting electrons into the spread traps for writing, the so-called “MNOS (Metal Nitri)
de Oxide Semiconductor) ”type.

【0037】またF−Nトンネル注入直後の初期しきい
値Vth intは、上記実施例で説明したように、制御ゲー
トに読み出し時の電圧を与えたときに得られる平衡しき
い値電圧Vth* より、正/負いずれの方向にあっても構
わない。しかし正孔の注入効率よりも電子の注入効率の
ほうが良いので、チューニング動作を速めるには、電子
注入が起こるように初期しきい値Vth intをこの平衡し
きい値電圧Vth* より負の方向に設定しておいても良
い。
Further, the initial threshold value Vth int immediately after the F-N tunnel injection is obtained from the balanced threshold voltage Vth * obtained when the read voltage is applied to the control gate, as described in the above embodiment. It may be either positive or negative. However, since the electron injection efficiency is better than the hole injection efficiency, in order to speed up the tuning operation, the initial threshold value Vth int is set to a negative direction from this equilibrium threshold voltage Vth * so that electron injection occurs. You may set it.

【0038】また、ソース/ドレイン部拡散層へ印加す
べき電圧をパルス状に加えれば、正孔の注入効率を高め
ることができる。さらに、上記実施例ではF−Nトンネ
リングによる注入が1回の動作で行われているが、この
注入をインテリジェント消去方式を用いて行っても良
い。すなわち、インテリジェント注入方式によって全て
セルがオフセルとなる状態まで“消去−ベリファイ”を
繰り返し、全てのセルが所望のしきい値以上になったと
判断されてから、上記アバランシェ・ホットキャリア注
入を用いたチューニング動作を行っても良い。
If the voltage to be applied to the source / drain diffusion layer is applied in a pulsed manner, the hole injection efficiency can be improved. Further, in the above embodiment, the injection by F-N tunneling is performed by one operation, but this injection may be performed by using the intelligent erase method. That is, "erase-verify" is repeated until all cells are turned off by the intelligent injection method, and after it is judged that all the cells have exceeded the desired threshold value, tuning using the avalanche hot carrier injection is performed. You may take action.

【0039】またこの発明によれば、究極的には、イン
テリジェント注入方式を用いなくてもセル消去不足を防
止することが出来る。これは、F−Nトンネル注入後に
おいてセルが消去不足状態となっていても、アバランシ
ェ・ホットキャリア注入により消去不足のセルに電子が
注入され、そのしきい値を上昇させることができるため
である。
Further, according to the present invention, ultimately, it is possible to prevent insufficient cell erasing without using the intelligent injection method. This is because even if the cell is in an insufficiently erased state after the FN tunnel injection, electrons are injected into the insufficiently erased cell by avalanche hot carrier injection, and the threshold value can be increased. .

【0040】さらに、注入前のセルに対してデータを書
き込む動作も、必ずしも行わなくても良い。この動作
は、消去状態(浮遊ゲートに電子が存在する状態)のセ
ルを、さらに消去すると過消去状態になってしまうた
め、それに対して行われるものである。しかし本発明に
よれば、過消去状態のセルでもアバランシェ・ホットキ
ャリア注入によって正孔が注入され、過消去ではない状
態に戻せるため、データを書き込む動作を必ずしも行う
必要はない。
Furthermore, the operation of writing data to the cell before the injection need not necessarily be performed. This operation is performed for a cell in the erased state (state in which electrons are present in the floating gate), when the cell is further erased, the cell is brought into an over-erased state. However, according to the present invention, holes are injected by avalanche hot carrier injection even in a cell in the over-erased state, and the cell can be returned to the non-over-erased state, so that it is not always necessary to write data.

【0041】また、次のような消去方式も本発明の範囲
である。すなわち、F−Nトンネリングにより消去後に
ベリファイを行って、消去不足のセルが無いと判断され
た場合には、アバランシェ・ホットキャリア注入を用い
たチューニング動作を行わず、消去不足のセルが有ると
判断された場合にのみ、そのビット線を検知してそのビ
ット線に電位を与え、例えばドレイン部拡散層側からの
アバランシェ・ホットキャリア注入により、チューニン
グ動作を行う方式である。このような方式を使用した場
合には、動作電流を低減できる。
The following erasing method is also within the scope of the present invention. That is, if it is determined that there is no cell that is not sufficiently erased by performing verification after erasing by F-N tunneling, it is determined that there is a cell that is not sufficiently erased without performing the tuning operation using avalanche hot carrier injection. Only in this case, the bit line is detected, a potential is applied to the bit line, and the tuning operation is performed by, for example, avalanche hot carrier injection from the drain diffusion layer side. When such a method is used, the operating current can be reduced.

【0042】[0042]

【発明の効果】以上説明したように、本発明によれば、
電荷蓄積部へ電子を注入した後において、セルのしきい
値バラツキの小さい不揮発性半導体記憶装置を提供する
ことができる。
As described above, according to the present invention,
It is possible to provide a non-volatile semiconductor memory device having a small threshold variation of cells after injecting electrons into the charge storage section.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例に係わるフラッシュEEPR
OMの全体構成を示すブロック図、
FIG. 1 is a flash EEPR according to an embodiment of the present invention.
Block diagram showing the overall configuration of the OM,

【図2】本発明の一実施例に係わるフラッシュEEPR
OMが有するデータ消去回路の一構成例を示すブロック
図、
FIG. 2 is a flash EEPR according to an embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration example of a data erasing circuit included in the OM;

【図3】本発明の一実施例に係わる消去動作制御部の動
作を説明するためのフローチャート、
FIG. 3 is a flowchart for explaining the operation of an erase operation control unit according to an embodiment of the present invention,

【図4】本発明に係わる第1の消去動作例を説明するた
めの図で、(a)はソース拡散層への印加電圧Vs、制
御ゲートへの印加電圧Vg、およびドレイン部拡散層へ
の印加電圧Vdの供給タイミングを示す図、(b)はF
−Nトンネリングによる電子の注入の状態を示す図、
(c)はアバランシェ・ホットキャリア注入による電子
または正孔の注入の状態を示す図、
FIG. 4 is a diagram for explaining a first erase operation example according to the present invention, in which (a) shows a voltage Vs applied to a source diffusion layer, a voltage Vg applied to a control gate, and a drain portion diffusion layer. The figure which shows the supply timing of the applied voltage Vd, (b) is F
A diagram showing a state of electron injection by N-tunneling,
(C) is a diagram showing a state of injection of electrons or holes by avalanche hot carrier injection,

【図5】本発明に係わる第2の消去動作例を説明するた
めの図で、(a)は制御ゲートへの印加電圧Vg、ソー
ス拡散層への印加電圧Vs、およびドレイン部拡散層へ
の印加電圧Vdの供給タイミングを示す図、(b)はF
−Nトンネリングによる電子の注入状態を示す図、
(c)はアバランシェ・ホットキャリア注入による電子
または正孔の注入の状態を示す図、
FIG. 5 is a diagram for explaining a second erase operation example according to the present invention, in which (a) shows a voltage Vg applied to the control gate, a voltage Vs applied to the source diffusion layer, and a voltage applied to the drain diffusion layer. The figure which shows the supply timing of the applied voltage Vd, (b) is F
A diagram showing an electron injection state by N tunneling,
(C) is a diagram showing a state of injection of electrons or holes by avalanche hot carrier injection,

【図6】本発明に係わる物理現象を説明するための図
で、(a)はMOSFETのゲート電流をゲート電圧に
対してプロットして示した図、(b)はその試験に用い
られたMOSFETの断面図、(c)はセルにおけるス
トレス時の制御ゲート電圧Vpとセルの平衡しきい値V
th c* の関係を示す図、
6A and 6B are diagrams for explaining a physical phenomenon according to the present invention, FIG. 6A is a diagram showing a gate current of a MOSFET plotted against a gate voltage, and FIG. 6B is a MOSFET used for the test. And (c) is a control gate voltage Vp at the time of stress in the cell and the equilibrium threshold V of the cell.
a diagram showing the relationship of th c * ,

【図7】本発明に係わるセルのしきい値の変動を説明す
るための図で、(a)はドレインストレス時間とセルの
しきい値との関係を示した図、(b)はその試験に用い
られたメモリセルの断面図、
7A and 7B are diagrams for explaining the variation of the threshold voltage of the cell according to the present invention, where FIG. 7A shows the relationship between the drain stress time and the threshold value of the cell, and FIG. 7B shows the test. Cross-sectional view of the memory cell used in

【図8】本発明に係わるフラッシュEEPROMに於け
るEndurance特性を示す図、
FIG. 8 is a diagram showing Endurance characteristics in the flash EEPROM according to the present invention;

【図9】従来例に於けるフラッシュEEPROMのセル
の断面図。
FIG. 9 is a sectional view of a cell of a flash EEPROM in a conventional example.

【符号の説明】[Explanation of symbols]

10 チップ 12 メモリセル 14 メモリセルアレイ 24 データ消去回路 26 F−Nトンネル注入制御回路 28 アバランシェ・ホットキャリア注入制御回路 30 消去動作制御部 101 半導体基板 103 ソース部拡散層 105 ドレイン部拡散層 107 チャネル領域 109 第1のゲート絶縁膜 111 浮遊ゲート 113 第2のゲート絶縁膜 115 制御ゲート Reference Signs List 10 chip 12 memory cell 14 memory cell array 24 data erasing circuit 26 F-N tunnel injection control circuit 28 avalanche hot carrier injection control circuit 30 erasing operation control unit 101 semiconductor substrate 103 source diffusion layer 105 drain diffusion layer 107 channel region 109 First gate insulating film 111 Floating gate 113 Second gate insulating film 115 Control gate

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/792 H01L 29/78 371 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical display location H01L 29/792 H01L 29/78 371

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】 電荷蓄積部を有し、この電荷蓄積部に蓄
えられた電子の量によりデータを記憶するメモリセル
と、 このメモリセルを複数個、行列状に配列したメモリセル
アレイと、 前記電荷蓄積部に電子を注入する第1の注入手段、およ
び前記第1の注入手段により電子が注入された後、前記
電荷蓄積部に電子または正孔をアバランシェ・ホットキ
ャリア注入する第2の注入手段とから成る前記メモリセ
ルに記憶されたデータを消去する消去手段とを具備する
ことを特徴とする不揮発性半導体記憶装置。
1. A memory cell having a charge storage section for storing data according to the amount of electrons stored in the charge storage section, a memory cell array in which a plurality of the memory cells are arranged in a matrix, and the charge First injection means for injecting electrons into the storage section, and second injection means for injecting electrons or holes into the charge storage section after avalanche hot carriers are injected into the charge storage section. And a erasing means for erasing the data stored in the memory cell.
【請求項2】 前記電荷蓄積部が半導体基板上に形成さ
れた絶縁膜上に設けられており、 前記第1の注入手段が、トンネル現象を利用し、前記絶
縁膜を介して電子を前記電荷蓄積部に注入するものであ
り、 前記第2の注入手段が、前記第1の注入手段により電子
を注入した後、前記電荷蓄積部に前記絶縁膜を介して電
子または正孔をアバランシェ・ホットキャリア注入し、
前記複数個のメモリセルのしきい値を各々特定の値に収
束させるものであることを特徴とする請求項1記載の不
揮発性半導体記憶装置。
2. The charge storage part is provided on an insulating film formed on a semiconductor substrate, and the first injection means utilizes a tunneling phenomenon to transfer electrons to the charge via the insulating film. An avalanche hot carrier for injecting electrons or holes into the charge storage unit through the insulating film after the second injection unit injects electrons by the first injection unit. Inject and
2. The non-volatile semiconductor memory device according to claim 1, wherein the threshold values of the plurality of memory cells are each made to converge to a specific value.
【請求項3】 前記電荷蓄積部が半導体基板上に形成さ
れたトンネル絶縁膜上に設けられた浮遊ゲートにより形
成され、 前記第1の注入手段が、前記絶縁膜を介し、Fowlo
r−Nordheimトンネル現象を利用して電子を前
記電荷蓄積部に注入させるものであり、 前記第2の注入手段は、前記第1の注入手段により電子
を注入した後、前記電荷蓄積部に前記トンネル絶縁膜を
介して電子または正孔をアバランシェ・ホットキャリア
注入し、前記複数個のメモリセルのしきい値を各々特定
の値に収束させるものであることを特徴とする請求項1
記載の不揮発性半導体記憶装置。
3. The charge storage section is formed by a floating gate provided on a tunnel insulating film formed on a semiconductor substrate, and the first injection means is provided with Fowlo via the insulating film.
An electron is injected into the charge storage unit by utilizing an r-Nordheim tunnel phenomenon, and the second injection unit injects the electron by the first injection unit and then tunnels into the charge storage unit. 2. An avalanche hot carrier injection of electrons or holes through an insulating film to converge the threshold values of the plurality of memory cells to specific values.
The nonvolatile semiconductor memory device described.
【請求項4】 前記電荷蓄積部が、半導体基板上に形成
された絶縁膜上に設けられた浮遊ゲートにより形成さ
れ、 前記第1の注入手段が、電子を励起し、前記絶縁膜が有
する障壁を越えさせて前記電荷蓄積部に注入させるもの
であり、 前記第2の注入手段が、前記第1の注入手段により電子
を注入した後、前記電荷蓄積部に前記絶縁膜を介して電
子または正孔をアバランシェ・ホットキャリア注入し、
前記複数個のメモリセルのしきい値を各々特定の値に収
束させるものであることを特徴とする請求項1記載の不
揮発性半導体記憶装置。
4. The charge storage section is formed by a floating gate provided on an insulating film formed on a semiconductor substrate, and the first injection means excites electrons to cause a barrier of the insulating film. And injecting electrons into the charge storage portion by means of the second injection means, after injecting electrons by the first injection means, electrons or positive electrons are injected into the charge storage portion through the insulating film. Avalanche hot carrier injection into the hole,
2. The non-volatile semiconductor memory device according to claim 1, wherein the threshold values of the plurality of memory cells are each made to converge to a specific value.
【請求項5】 前記第1の注入手段の制御を行う第1の
注入手段制御回路、および前記第2の注入手段の制御を
行う第2の注入手段制御回路から成る消去回路を、前記
メモリセルアレイと同一の半導体基板上に設けたことを
特徴とする請求項1ないし3のいずれかに記載の不揮発
性半導体記憶装置。
5. An erasing circuit comprising a first injection means control circuit for controlling the first injection means and a second injection means control circuit for controlling the second injection means is provided in the memory cell array. 4. The nonvolatile semiconductor memory device according to claim 1, wherein the nonvolatile semiconductor memory device is provided on the same semiconductor substrate.
【請求項6】 半導体基板内に形成されたソース部拡散
層およびドレイン部拡散層と、 前記ソース部拡散層と前記ドレイン部拡散層とを結ぶチ
ャネル領域上に絶縁膜を介して形成された電荷蓄積部
と、 この電荷蓄積部上に形成された制御ゲートから成るメモ
リセルと、 このメモリセルを複数個、行列状に配列したメモリセル
アレイと、 電子を前記絶縁膜を介して前記電荷蓄積部に注入する第
1の注入手段と、この第1の注入手段により電子を注入
した後、前記電荷蓄積部に前記絶縁膜を介して電子また
は正孔をアバランシェ・ホットキャリア注入する第2の
注入手段とから成る前記メモリセルに記憶されたデータ
を消去する消去手段とを具備することを特徴とする不揮
発性半導体記憶装置。
6. A charge formed through an insulating film on a source region diffusion layer and a drain region diffusion layer formed in a semiconductor substrate, and a channel region connecting the source region diffusion layer and the drain region diffusion layer. A storage section, a memory cell including a control gate formed on the charge storage section, a memory cell array in which a plurality of the memory cells are arranged in a matrix, and electrons to the charge storage section through the insulating film. A first injecting means for injecting, and a second injecting means for injecting electrons by the first injecting means and then injecting electrons or holes into the charge storage portion via the insulating film by avalanche hot carriers. And a erasing means for erasing the data stored in the memory cell.
【請求項7】 前記第1の注入手段は前記ソース部拡散
層の電位または前記ドレイン部拡散層の電位を前記制御
ゲートの電位よりも低くし、電子を前記絶縁膜を介して
前記電荷蓄積部に前記ソース部拡散層または前記ドレイ
ン部拡散層から注入するものであり、 前記第2の注入手段は前記ソース部拡散層と前記ドレイ
ン部拡散層との間に電位差を生じさせ、かつ第2の制御
ゲート電位を発生させ、前記電子が注入された前記電荷
蓄積部に前記絶縁膜を介してアバランシェ・ホットキャ
リア注入し、前記複数個のメモリセルのしきい値を各々
特定の値に収束させるものであることを特徴とする請求
項6記載の不揮発性半導体記憶装置。
7. The first injecting means lowers a potential of the source diffusion layer or a potential of the drain diffusion layer lower than a potential of the control gate to allow electrons to pass through the insulating film and the charge storage portion. To the source part diffusion layer or the drain part diffusion layer, and the second injection means causes a potential difference between the source part diffusion layer and the drain part diffusion layer. A control gate potential is generated, and avalanche hot carriers are injected into the charge storage part, in which the electrons are injected, through the insulating film to converge the threshold values of the plurality of memory cells to specific values. 7. The non-volatile semiconductor memory device according to claim 6, wherein
【請求項8】 前記第1の注入手段は前記制御ゲートの
電位を前記基板の電位よりも高くし、電子を前記絶縁膜
を介して前記基板から前記電荷蓄積部に注入するもので
あり、 前記第2の注入手段は前記ソース部拡散層と前記ドレイ
ン部拡散層との間に電位差を生じさせ、かつ第2の制御
ゲート電位を生じさせ、前記電子が注入された前記電荷
蓄積部に前記絶縁膜を介してアバランシェ・ホットキャ
リア注入し、前記複数個のメモリセルのしきい値を各々
特定の値に収束させるものであることを特徴とする請求
項6記載の不揮発性半導体記憶装置。
8. The first injecting means makes the electric potential of the control gate higher than the electric potential of the substrate, and injects electrons from the substrate to the charge storage section through the insulating film, The second injecting means causes a potential difference between the source diffusion layer and the drain diffusion layer and a second control gate potential to insulate the charge storage portion into which the electrons are injected. 7. The non-volatile semiconductor memory device according to claim 6, wherein avalanche hot carrier injection is performed through the film to converge the threshold values of the plurality of memory cells to specific values.
【請求項9】 前記ソース部拡散層の電位または前記ド
レイン部拡散層の電位を前記制御ゲートの電位よりも低
く設定する前記第1の注入手段を制御する第1の注入手
段制御回路、および前記ソース部拡散層と前記ドレイン
部拡散層との間に電位差を生じさせ、データ読み出し時
の制御ゲート電位より高い第2の制御ゲート電位を発生
させる前記第2の注入手段を制御する第2の注入手段制
御回路から成る消去回路を、前記メモリセルアレイと同
一の半導体基板上に設けたことを特徴とする請求項7記
載の不揮発性半導体記憶装置。
9. A first injection means control circuit for controlling the first injection means for setting the potential of the source part diffusion layer or the potential of the drain part diffusion layer lower than the potential of the control gate, and the first injection part control circuit. Second injection for controlling the second injection means for generating a potential difference between the source diffusion layer and the drain diffusion layer and generating a second control gate potential higher than the control gate potential at the time of data reading. 8. The non-volatile semiconductor memory device according to claim 7, wherein an erasing circuit including a means control circuit is provided on the same semiconductor substrate as the memory cell array.
【請求項10】 前記制御ゲートの電位を前記基板の電
位よりも高く設定する前記第1の注入手段を制御する第
1の注入手段制御回路、および前記ソース部拡散層と前
記ドレイン部拡散層との間に電位差を生じさせ、データ
読み出し時の制御ゲート電位より高い第2の制御ゲート
電位を発生させる前記第2の注入手段を制御する第2の
注入手段制御回路から成る消去回路を、前記メモリセル
アレイと同一の半導体基板上に設けたことを特徴とする
請求項8記載の不揮発性半導体記憶装置。
10. A first injection means control circuit for controlling the first injection means for setting the potential of the control gate higher than the potential of the substrate, and the source part diffusion layer and the drain part diffusion layer. An erasing circuit comprising a second injection means control circuit for controlling the second injection means for generating a second control gate potential higher than the control gate potential at the time of data reading, 9. The non-volatile semiconductor memory device according to claim 8, which is provided on the same semiconductor substrate as the cell array.
JP10202693A 1993-04-28 1993-04-28 Nonvolatile semiconductor storage device Pending JPH06309884A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999022374A1 (en) * 1997-10-28 1999-05-06 Sony Corporation Data recording apparatus and data recording method, and data editing apparatus and data editing method
US9030877B2 (en) 2007-08-30 2015-05-12 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device

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