JPH06276086A - フィールドプログラマブルゲートアレイ - Google Patents
フィールドプログラマブルゲートアレイInfo
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- JPH06276086A JPH06276086A JP5059083A JP5908393A JPH06276086A JP H06276086 A JPH06276086 A JP H06276086A JP 5059083 A JP5059083 A JP 5059083A JP 5908393 A JP5908393 A JP 5908393A JP H06276086 A JPH06276086 A JP H06276086A
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- 238000010276 construction Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/17724—Structural details of logic blocks
- H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ロジックエレメントの使用効率が高い加算器
や論理演算器の構成を可能にするフィールドプログラマ
ブルゲートアレイを提供すること。 【構成】 複数のロジックエレメント１を２次元的に配
置し、上下左右に隣接するロジックエレメントを接続す
る接続線を設けると共に、上下左右に１つおきのロジッ
クエレメントを接続する接続線を設ける。
や論理演算器の構成を可能にするフィールドプログラマ
ブルゲートアレイを提供すること。 【構成】 複数のロジックエレメント１を２次元的に配
置し、上下左右に隣接するロジックエレメントを接続す
る接続線を設けると共に、上下左右に１つおきのロジッ
クエレメントを接続する接続線を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、ユーザによる機能の定
義あるいは再定義が可能なフィールドプログラマブルゲ
ートアレイに関するものである。
義あるいは再定義が可能なフィールドプログラマブルゲ
ートアレイに関するものである。
【０００２】
【従来の技術】フィールドプログラマブルゲートアレイ
は複数のロジックエレメントを有しており、隣接するロ
ジックエレメント間を配線することにより所望の論理機
能を得ている（たとえば、Ｆｒｅｄｅｒｉｃｋ Ｆｕｒ
ｔｅｋ ｅｔ ａｌ．，“ＬＡＢＹＲＩＮＴＨ：Ａ Ｈ
ｏｍｏｇｅｎｅｏｕｓ ＣｏｍｐｕｔａｔｉｏｎａｌＭ
ｅｄｉｕｍ”，ＩＥＥＥ １９９０ Ｃｕｓｔｏｍ Ｉ
ｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ， ｐｐ３１．１．１
−３１．１．４，１９９０、及び、Ｔａｐｉｏ Ｋｏｒ
ｐｉｈａｒｊｕ ｅｔ ａｌ，“ＴＵＴＣＡ ｃｏｎｆ
ｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｃｅｌｌ ａｒｒａｙ
ａｒｃｈｉｔｅｃｔｕｒｅ”， １９９１ ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ ＡＳＩＣ Ｃｏｎｆｅ
ｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ， Ｐ３−３．１
−Ｐ３−３．４，１９９１参照）。
は複数のロジックエレメントを有しており、隣接するロ
ジックエレメント間を配線することにより所望の論理機
能を得ている（たとえば、Ｆｒｅｄｅｒｉｃｋ Ｆｕｒ
ｔｅｋ ｅｔ ａｌ．，“ＬＡＢＹＲＩＮＴＨ：Ａ Ｈ
ｏｍｏｇｅｎｅｏｕｓ ＣｏｍｐｕｔａｔｉｏｎａｌＭ
ｅｄｉｕｍ”，ＩＥＥＥ １９９０ Ｃｕｓｔｏｍ Ｉ
ｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅ
ｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ， ｐｐ３１．１．１
−３１．１．４，１９９０、及び、Ｔａｐｉｏ Ｋｏｒ
ｐｉｈａｒｊｕ ｅｔ ａｌ，“ＴＵＴＣＡ ｃｏｎｆ
ｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｃｅｌｌ ａｒｒａｙ
ａｒｃｈｉｔｅｃｔｕｒｅ”， １９９１ ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ ＡＳＩＣ Ｃｏｎｆｅ
ｒｅｎｃｅ Ｐｒｏｃｅｅｄｉｎｇｓ， Ｐ３−３．１
−Ｐ３−３．４，１９９１参照）。
【０００３】従来、フィールドプログラマブルゲートア
レイのロジックエレメント間の配線に“ローカル”な信
号線のみを用いる場合、お互いに離れた位置にあるロジ
ックエレメント間を配線することが困難であるため、柔
軟性がないという問題点があった。ここで、“ローカ
ル”という意味は最も近接するロジックエレメント間の
接続を行なう際に用いるものという意味である。なお、
“ローカル”な信号線は、他の“グローバル”な信号線
（例えば、クロック信号線）やその外お互いに離れた位
置にあるロジックエレメント間を直接に結ぶ信号線に比
べて、より小さい負荷容量と配線遅延を伴うものであ
る。
レイのロジックエレメント間の配線に“ローカル”な信
号線のみを用いる場合、お互いに離れた位置にあるロジ
ックエレメント間を配線することが困難であるため、柔
軟性がないという問題点があった。ここで、“ローカ
ル”という意味は最も近接するロジックエレメント間の
接続を行なう際に用いるものという意味である。なお、
“ローカル”な信号線は、他の“グローバル”な信号線
（例えば、クロック信号線）やその外お互いに離れた位
置にあるロジックエレメント間を直接に結ぶ信号線に比
べて、より小さい負荷容量と配線遅延を伴うものであ
る。
【０００４】図８は、上記した二つの文献に記載されて
いる従来型フィールドプログラマブルゲートアレイに共
通する“ローカル”な信号線の形態を示すものである。
いる従来型フィールドプログラマブルゲートアレイに共
通する“ローカル”な信号線の形態を示すものである。
【０００５】図８において、５０はロジックエレメント
である。図９は、ロジックエレメントの内部構成を示す
図である。ロジックエレメント５０は、上下左右に隣接
する４つのロジックエレメントからそれぞれ１本の信号
線を介して信号５１−ａ，５１−ｂ，５１−ｃ，５１−
ｄを入力し、それぞれ１本の信号線を介して信号５３−
ａ，５３−ｂ，５３−ｃ，５３−ｄを出力する。ロジッ
クエレメント５０は、図９に示すように、５２−ａ，５
２−ｂ，５２−ｃ，５２−ｄの四つの回路から成る。各
回路５２−ａ，５２−ｂ，５２−ｃ，５２−ｄは、ロジ
ックエレメント５０への４つの信号５１−ａ，５１−
ｂ，５１−ｃ，５１−ｄを入力し、それぞれ上方向の信
号５３−ａ、下方向の信号５３−ｂ、左方向の信号５３
−ｃ、右方向の信号５３−ｄを出力する。
である。図９は、ロジックエレメントの内部構成を示す
図である。ロジックエレメント５０は、上下左右に隣接
する４つのロジックエレメントからそれぞれ１本の信号
線を介して信号５１−ａ，５１−ｂ，５１−ｃ，５１−
ｄを入力し、それぞれ１本の信号線を介して信号５３−
ａ，５３−ｂ，５３−ｃ，５３−ｄを出力する。ロジッ
クエレメント５０は、図９に示すように、５２−ａ，５
２−ｂ，５２−ｃ，５２−ｄの四つの回路から成る。各
回路５２−ａ，５２−ｂ，５２−ｃ，５２−ｄは、ロジ
ックエレメント５０への４つの信号５１−ａ，５１−
ｂ，５１−ｃ，５１−ｄを入力し、それぞれ上方向の信
号５３−ａ、下方向の信号５３−ｂ、左方向の信号５３
−ｃ、右方向の信号５３−ｄを出力する。
【０００６】
【発明が解決しようとする課題】ここで、上述したフィ
ールドプログラマブルゲートアレイを使用して各種の回
路を構成する場合について、荷重平均回路と加算器を例
に挙げて説明する。
ールドプログラマブルゲートアレイを使用して各種の回
路を構成する場合について、荷重平均回路と加算器を例
に挙げて説明する。
【０００７】図１０に荷重平均回路、図１１に加算器の
構成を示す。図１０及び図１１において、１００は遅延
回路、１０１は加算器、１０２は除算器、１０３は全加
算器、１０４は半加算器である。
構成を示す。図１０及び図１１において、１００は遅延
回路、１０１は加算器、１０２は除算器、１０３は全加
算器、１０４は半加算器である。
【０００８】図１０からも判るように、各加算器１００
に対する２入力が同一方向から入力され出力が反対方向
に出ていくという信号の流れは、回路の物理的配置、パ
イプライン処理の観点から理にかなっており、最も自然
である。
に対する２入力が同一方向から入力され出力が反対方向
に出ていくという信号の流れは、回路の物理的配置、パ
イプライン処理の観点から理にかなっており、最も自然
である。
【０００９】いま、図８に示される従来のフィールドプ
ログラマブルゲートアレイを用いて、ｎビットの加算器
を構成することを考える。ここで、１つのロジックエレ
メントが１ビット全加算器の機能を持つとする。
ログラマブルゲートアレイを用いて、ｎビットの加算器
を構成することを考える。ここで、１つのロジックエレ
メントが１ビット全加算器の機能を持つとする。
【００１０】図１２は、従来のフィールドプログラマブ
ルゲートアレイを用いて、ｎビットの加算器を構成した
場合の１ビット分の接続関係を示すものである。図１２
において、５０−ａ，５０−ｂ，５０−ｃ，５０−ｄは
いずれもロジックエレメント、５５はｎビットの加算器
のうち１ビット分の部分回路である。ロジックエレメン
ト５０−ａ及び５０−ｂはそれぞれ入力Ａi 、Ｂi を蓄
えており、右方向に出力する。ロジックエレメント５０
−ｃは、左方向からの入力をそのまま下方向に出力する
と同時に、下方向からの入力（キャリアウト信号Ｃ
Ｏi ）をそのまま上方向へ出力する。ロジックエレメン
ト５０−ｄは、上方向からの入力Ａi 、左方向からの入
力Ｂi 、下方向からの入力ＣＩi を入力して、それらを
加算し、和Ｓi を右方向へ、また、キャリアウト信号Ｃ
Ｏi を上方向に出力する。
ルゲートアレイを用いて、ｎビットの加算器を構成した
場合の１ビット分の接続関係を示すものである。図１２
において、５０−ａ，５０−ｂ，５０−ｃ，５０−ｄは
いずれもロジックエレメント、５５はｎビットの加算器
のうち１ビット分の部分回路である。ロジックエレメン
ト５０−ａ及び５０−ｂはそれぞれ入力Ａi 、Ｂi を蓄
えており、右方向に出力する。ロジックエレメント５０
−ｃは、左方向からの入力をそのまま下方向に出力する
と同時に、下方向からの入力（キャリアウト信号Ｃ
Ｏi ）をそのまま上方向へ出力する。ロジックエレメン
ト５０−ｄは、上方向からの入力Ａi 、左方向からの入
力Ｂi 、下方向からの入力ＣＩi を入力して、それらを
加算し、和Ｓi を右方向へ、また、キャリアウト信号Ｃ
Ｏi を上方向に出力する。
【００１１】以上で説明した構成において、ｎビットの
加算器は４×ｎ個のロジックエレメントを要する。ま
た、ビットパラレルな論理演算器についても全く同様で
あり、ｎビットの論理演算器は４×ｎ個のロジックエレ
メントを要する。
加算器は４×ｎ個のロジックエレメントを要する。ま
た、ビットパラレルな論理演算器についても全く同様で
あり、ｎビットの論理演算器は４×ｎ個のロジックエレ
メントを要する。
【００１２】従来型フィールドプログラマブルゲートア
レイを用いた場合に生ずる問題は、このようなｎビット
の加算器や論理演算器を構成する場合、ロジックエレメ
ントの使用効率が悪いということである。
レイを用いた場合に生ずる問題は、このようなｎビット
の加算器や論理演算器を構成する場合、ロジックエレメ
ントの使用効率が悪いということである。
【００１３】そこで、本発明の課題は、ロジックエレメ
ントの使用効率が高い加算器や論理演算器の構成を可能
にするフィールドプログラマブルゲートアレイを提供す
ることにある。
ントの使用効率が高い加算器や論理演算器の構成を可能
にするフィールドプログラマブルゲートアレイを提供す
ることにある。
【００１４】
【課題を解決するための手段】本発明のフィールドプロ
グラマブルゲートアレイは、規則的に配列されたロジッ
クエレメントと、隣接する前記ロジックエレメントを相
互に接続する第１の配線群と、隣接していない前記ロジ
ックエレメントを相互に接続する第２の配線群と、を有
することを特徴とする。
グラマブルゲートアレイは、規則的に配列されたロジッ
クエレメントと、隣接する前記ロジックエレメントを相
互に接続する第１の配線群と、隣接していない前記ロジ
ックエレメントを相互に接続する第２の配線群と、を有
することを特徴とする。
【００１５】
【作用】本発明においては、隣接するロジックエレメン
ト間だけではなく、隣接していないロジックエレメント
間も相互に接続するようにしたので、単に信号を通過さ
せるためだけに使用されるロジックエレメントの数が減
少する。これにより、ロジックエレメントの使用効率が
向上し、従来より少ない数のロジックエレメントで同一
機能を実現することができる。
ト間だけではなく、隣接していないロジックエレメント
間も相互に接続するようにしたので、単に信号を通過さ
せるためだけに使用されるロジックエレメントの数が減
少する。これにより、ロジックエレメントの使用効率が
向上し、従来より少ない数のロジックエレメントで同一
機能を実現することができる。
【００１６】
【実施例】以下、図面を参照しながら実施例に基づいて
本発明の特徴を具体的に説明する。
本発明の特徴を具体的に説明する。
【００１７】図１は、第１の実施例のプログラマブルゲ
ートアレイの信号線の接続を表す。また、図２は第１の
実施例のプログラマブルゲートアレイのロジックエレメ
ントのブロック図である。
ートアレイの信号線の接続を表す。また、図２は第１の
実施例のプログラマブルゲートアレイのロジックエレメ
ントのブロック図である。
【００１８】図において、１はロジックエレメント、２
−ａ〜２−ｄはそれぞれ上下左右に接するロジックエレ
メントからの入力信号、２−ｅ〜２−ｈはそれぞれ１つ
おきに上下左右に接するロジックエレメントからの入力
信号、３−ａ〜３−ｈはそれぞれ信号４−ａ〜４−ｈを
出力する回路、４−ａ〜４−ｄはそれぞれ上下左右に接
するロジックエレメントへの出力信号、４−ｅ〜４−ｈ
はそれぞれ１つおきに上下左右に接するロジックエレメ
ントへの出力信号である。回路３−ａ〜３−ｈはそれぞ
れ入力信号２−ａ〜２−ｈを入力し、組み合わせ回路ま
たは順序回路を含む。
−ａ〜２−ｄはそれぞれ上下左右に接するロジックエレ
メントからの入力信号、２−ｅ〜２−ｈはそれぞれ１つ
おきに上下左右に接するロジックエレメントからの入力
信号、３−ａ〜３−ｈはそれぞれ信号４−ａ〜４−ｈを
出力する回路、４−ａ〜４−ｄはそれぞれ上下左右に接
するロジックエレメントへの出力信号、４−ｅ〜４−ｈ
はそれぞれ１つおきに上下左右に接するロジックエレメ
ントへの出力信号である。回路３−ａ〜３−ｈはそれぞ
れ入力信号２−ａ〜２−ｈを入力し、組み合わせ回路ま
たは順序回路を含む。
【００１９】また、回路３−ａ〜３−ｈは、ハードウェ
ア量を減らすために部分的に共通化を計ることも可能で
ある。この場合のロジックエレメント１の構成を図３に
示す。図３において、２０は８−４のセレクタ、２１〜
２４は１６ビットのＲＡＭ、２５〜２８は２−１のセレ
クタ、２９は１ビットのラッチ、３０〜３３は５−１の
セレクタ、３４は２５ビットのレジスタ、３５は４−２
のセレクタである。
ア量を減らすために部分的に共通化を計ることも可能で
ある。この場合のロジックエレメント１の構成を図３に
示す。図３において、２０は８−４のセレクタ、２１〜
２４は１６ビットのＲＡＭ、２５〜２８は２−１のセレ
クタ、２９は１ビットのラッチ、３０〜３３は５−１の
セレクタ、３４は２５ビットのレジスタ、３５は４−２
のセレクタである。
【００２０】８−４のセレクタ２０は、５ビットの制御
信号を２５ビットのレジス３４から入力して、入力２−
ａ，２−ｂ，２−ｃ，２−ｄ，２−ｅ，２−ｆ，２−
ｇ，２−ｈの内４つを選択して出力する。１６ビットＲ
ＡＭ２１〜２４は、４ビットの入力をアドレスとして１
ビットを読み出して出力する。２−１セレクタ２５〜２
８は、２５ビットレジスタ３４からそれぞれ１ビットの
選択信号を入力して、１６ビットＲＡＭ２１〜２４の出
力、あるいは、１ビットのラッチ２９の出力のいずれか
を選択して出力する。１ビットのラッチ２９は、４−２
セレクタ３５の出力の１ビットを入力し、クロック入力
信号ＣＬＫと４−２セレクタの出力の１ビットの入力イ
ネーブル信号ＥＮの制御により、入力をラッチする。５
−１セレクタ３０〜３３は、１６ビットＲＡＭ２１〜２
４の出力及び１ビットラッチ２９の出力を入力し、１ビ
ットを選択して出力する。この選択は、２５ビットレジ
スタ３４より入力される３ビットの選択信号により制御
される。２５ビットレジスタ３４は、ロジックエレメン
ト内の制御信号を出力する。４−２セレクタ３５は、１
６ビットＲＡＭ２１〜２４の出力を入力し、１ビットを
選択して出力する。この選択は、２５ビットレジスタ３
４より入力される４ビットの選択信号により制御され
る。１６ビットＲＡＭ２１〜２４及び２５ビットレジス
タ３４のデータ書き込みは、図３に示されていない手段
により行なわれる。
信号を２５ビットのレジス３４から入力して、入力２−
ａ，２−ｂ，２−ｃ，２−ｄ，２−ｅ，２−ｆ，２−
ｇ，２−ｈの内４つを選択して出力する。１６ビットＲ
ＡＭ２１〜２４は、４ビットの入力をアドレスとして１
ビットを読み出して出力する。２−１セレクタ２５〜２
８は、２５ビットレジスタ３４からそれぞれ１ビットの
選択信号を入力して、１６ビットＲＡＭ２１〜２４の出
力、あるいは、１ビットのラッチ２９の出力のいずれか
を選択して出力する。１ビットのラッチ２９は、４−２
セレクタ３５の出力の１ビットを入力し、クロック入力
信号ＣＬＫと４−２セレクタの出力の１ビットの入力イ
ネーブル信号ＥＮの制御により、入力をラッチする。５
−１セレクタ３０〜３３は、１６ビットＲＡＭ２１〜２
４の出力及び１ビットラッチ２９の出力を入力し、１ビ
ットを選択して出力する。この選択は、２５ビットレジ
スタ３４より入力される３ビットの選択信号により制御
される。２５ビットレジスタ３４は、ロジックエレメン
ト内の制御信号を出力する。４−２セレクタ３５は、１
６ビットＲＡＭ２１〜２４の出力を入力し、１ビットを
選択して出力する。この選択は、２５ビットレジスタ３
４より入力される４ビットの選択信号により制御され
る。１６ビットＲＡＭ２１〜２４及び２５ビットレジス
タ３４のデータ書き込みは、図３に示されていない手段
により行なわれる。
【００２１】上述した本発明の第１の実施例のフィール
ドプログラマブルゲートアレイを用いてｎビットの加算
器を構成した場合、１ビット分の接続関係は図４のよう
になる。図４において、１−ａ、１−ｂ、１−ｃはいず
れもロジックエレメント、７は１ビット分の部分回路で
ある。ロジックエレメント１−ａは加算器の入力Ａiを
蓄えており、ロジックエレメント１−ｃにこれを出力す
る。ロジックエレメント１−ｂは加算器の入力Ｂi を蓄
えており、ロジックエレメント１−ｃにこれを出力す
る。ロジックエレメント１−ｃは、左方向からＡi とＢ
i 、下方向からＣＩi をそれぞれ入力する。また、ロジ
ックエレメント１−ｃは右方向へ和Ｓi 、上方向へキャ
リアウト信号ＣＯi を出力する。従って、従来は４×ｎ
個のロジックエレメントが必要であったビットパラレル
なｎビットの加算器を、３×ｎ個のロジックエレメント
で構成することができ、ロジックエレメントの数を減ら
すことができる。
ドプログラマブルゲートアレイを用いてｎビットの加算
器を構成した場合、１ビット分の接続関係は図４のよう
になる。図４において、１−ａ、１−ｂ、１−ｃはいず
れもロジックエレメント、７は１ビット分の部分回路で
ある。ロジックエレメント１−ａは加算器の入力Ａiを
蓄えており、ロジックエレメント１−ｃにこれを出力す
る。ロジックエレメント１−ｂは加算器の入力Ｂi を蓄
えており、ロジックエレメント１−ｃにこれを出力す
る。ロジックエレメント１−ｃは、左方向からＡi とＢ
i 、下方向からＣＩi をそれぞれ入力する。また、ロジ
ックエレメント１−ｃは右方向へ和Ｓi 、上方向へキャ
リアウト信号ＣＯi を出力する。従って、従来は４×ｎ
個のロジックエレメントが必要であったビットパラレル
なｎビットの加算器を、３×ｎ個のロジックエレメント
で構成することができ、ロジックエレメントの数を減ら
すことができる。
【００２２】次に、本発明の第２の実施例を述べる。図
５は、第２の実施例のプログラマブルゲートアレイの信
号線の接続を表す。図５において２はロジックエレメン
トである。第２の実施例では、任意のロジックエレメン
トは隣接する４つのロジックエレメントと右上及び左下
に位置するロジックエレメントと入出力信号線を介して
接続されている。このような斜め方向に伸延する信号線
による各ロジックエレメント間の接続は、フィールドプ
ログラマブルゲートアレイ上に並列型乗算器等を構成す
るのに都合が良い。以下、その理由を説明する。
５は、第２の実施例のプログラマブルゲートアレイの信
号線の接続を表す。図５において２はロジックエレメン
トである。第２の実施例では、任意のロジックエレメン
トは隣接する４つのロジックエレメントと右上及び左下
に位置するロジックエレメントと入出力信号線を介して
接続されている。このような斜め方向に伸延する信号線
による各ロジックエレメント間の接続は、フィールドプ
ログラマブルゲートアレイ上に並列型乗算器等を構成す
るのに都合が良い。以下、その理由を説明する。
【００２３】図６は、図５のフィールドプログラマブル
ゲートアレイ上に４ビット×４ビットの並列型乗算器を
構成した図である。図６（ａ）は、一つのロジックエレ
メント２に対する入出力信号を示す説明図、同図（ｂ）
は各ロジックエレメント間の接続関係を示すブロック
図、同図（ｃ）は各ロジックエレメント２−１〜２−２
０の配置を示す説明図である。
ゲートアレイ上に４ビット×４ビットの並列型乗算器を
構成した図である。図６（ａ）は、一つのロジックエレ
メント２に対する入出力信号を示す説明図、同図（ｂ）
は各ロジックエレメント間の接続関係を示すブロック
図、同図（ｃ）は各ロジックエレメント２−１〜２−２
０の配置を示す説明図である。
【００２４】この乗算器は、２進数Ａ（ａ３，ａ２，ａ
１，ａ０）とＢ（ｂ３，ｂ２，ｂ１，ｂ０）を入力し、
積Ｐ（ｐ７，ｐ６，ｐ５，ｐ４，ｐ３，ｐ２，ｐ１，ｐ
０）を出力する。ロジックエレメント２において、右へ
向かう入力信号をＴｉ，出力信号をＴｏ、左へ向かう入
力信号をＵｉ，出力信号をＵｏ、上へ向かう入力信号を
Ｖｉ，出力信号をＶｏ、下へ向かう入力信号をＷｉ，出
力信号をＷｏ、右上へ向かう入力信号をＸｉ，出力信号
をＸｏ、左下へ向かう入力信号をＹｉ，出力信号をＹｏ
とする。
１，ａ０）とＢ（ｂ３，ｂ２，ｂ１，ｂ０）を入力し、
積Ｐ（ｐ７，ｐ６，ｐ５，ｐ４，ｐ３，ｐ２，ｐ１，ｐ
０）を出力する。ロジックエレメント２において、右へ
向かう入力信号をＴｉ，出力信号をＴｏ、左へ向かう入
力信号をＵｉ，出力信号をＵｏ、上へ向かう入力信号を
Ｖｉ，出力信号をＶｏ、下へ向かう入力信号をＷｉ，出
力信号をＷｏ、右上へ向かう入力信号をＸｉ，出力信号
をＸｏ、左下へ向かう入力信号をＹｉ，出力信号をＹｏ
とする。
【００２５】このとき、次のような入力信号を各ロジッ
クエレメント２−１〜２−２０に入力する。ロジックエ
レメント２−１７，２−１８，２−１９，２−２０のそ
れぞれのＸｉ信号線にａ３，ａ２，ａ１，ａ０を入力す
る。ロジックエレメント２−１，２−５，２−９，２−
１３のそれぞれのＴｉ信号線にｂ３，ｂ２，ｂ１，ｂ０
を入力する。ロジックエレメント２−１，２−２，２−
３，２−４，２−５，２−９，２−１３，２−１７のそ
れぞれのＷｉ信号線に値０を入力する。
クエレメント２−１〜２−２０に入力する。ロジックエ
レメント２−１７，２−１８，２−１９，２−２０のそ
れぞれのＸｉ信号線にａ３，ａ２，ａ１，ａ０を入力す
る。ロジックエレメント２−１，２−５，２−９，２−
１３のそれぞれのＴｉ信号線にｂ３，ｂ２，ｂ１，ｂ０
を入力する。ロジックエレメント２−１，２−２，２−
３，２−４，２−５，２−９，２−１３，２−１７のそ
れぞれのＷｉ信号線に値０を入力する。
【００２６】また、出力信号として、ロジックエレメン
ト２−１７，２−１８，２−１９，２−２０，２−１
６，２−１２，２−８，２−４のそれぞれのＷｏ信号線
からｐ７，ｐ６，ｐ５，ｐ４，ｐ３，ｐ２，ｐ１，ｐ０
を得る。
ト２−１７，２−１８，２−１９，２−２０，２−１
６，２−１２，２−８，２−４のそれぞれのＷｏ信号線
からｐ７，ｐ６，ｐ５，ｐ４，ｐ３，ｐ２，ｐ１，ｐ０
を得る。
【００２７】各ロジックエレメント上に実現すべき機能
を以下に示す。
を以下に示す。
【００２８】ｉ）ロジックエレメント２−１〜２−１６ Ｘｏ←Ｘｉ， Ｔｏ←Ｔｉ， Ｗｏ←Ｗｉ＃Ｙｉ＃（Ｘｉ＊Ｔｉ）， Ｙｏ←Ｗｉ＊Ｙｉ＋Ｗｉ＊Ｘｉ＊Ｔｉ＋Ｙｉ＊Ｘｉ＊Ｔ
ｉ ｉｉ）ロジックエレメント２−１７〜２−２０ Ｘｏ←Ｘｉ， Ｔｏ←Ｔｉ， Ｗｏ←Ｗｉ＃Ｙｉ＃（Ｘｉ＊Ｔｉ）， Ｕｏ←Ｗｉ＊Ｙｉ＋Ｗｉ＊Ｘｉ＊Ｔｉ＋Ｙｉ＊Ｘｉ＊Ｔ
ｉ ただし、記号＃、記号＊、記号＋は、それぞれ排他的論
理和、論理積、論理和を表す。
ｉ ｉｉ）ロジックエレメント２−１７〜２−２０ Ｘｏ←Ｘｉ， Ｔｏ←Ｔｉ， Ｗｏ←Ｗｉ＃Ｙｉ＃（Ｘｉ＊Ｔｉ）， Ｕｏ←Ｗｉ＊Ｙｉ＋Ｗｉ＊Ｘｉ＊Ｔｉ＋Ｙｉ＊Ｘｉ＊Ｔ
ｉ ただし、記号＃、記号＊、記号＋は、それぞれ排他的論
理和、論理積、論理和を表す。
【００２９】図７は、図５のフィールドプログラマブル
ゲートアレイのロジックエレメント２の内部構成であ
る。図７において、３６は６−４のセレクタ、２１〜２
４は１６ビットのＲＡＭ、２５〜２８は２−１のセレク
タ、２９は１ビットのラッチ、３０，３１は５−１のセ
レクタ、３７は１８ビットのレジスタ、３５は４−２の
セレクタである。
ゲートアレイのロジックエレメント２の内部構成であ
る。図７において、３６は６−４のセレクタ、２１〜２
４は１６ビットのＲＡＭ、２５〜２８は２−１のセレク
タ、２９は１ビットのラッチ、３０，３１は５−１のセ
レクタ、３７は１８ビットのレジスタ、３５は４−２の
セレクタである。
【００３０】６−４のセレクタ３６は、４ビットの制御
信号を１８ビットのレジスタ３７から入力して、入力Ｔ
ｉ，Ｕｉ，Ｖｉ，Ｗｉ，Ｘｉ，Ｙｉの内４つを選択して
出力する。１６ビットＲＡＭ２１〜２４は、４ビットの
入力をアドレスとして１ビットを読み出して出力する。
２−１セレクタ２５〜２８は、１８ビットレジスタ３７
からそれぞれ１ビットの選択信号を入力して、１６ビッ
トＲＡＭ２１〜２４の出力あるいは１ビットのラッチ２
９の出力のいずれかを選択して出力する。１ビットのラ
ッチ２９は、４−２セレクタ３５の出力の１ビットを入
力し、クロック入力信号ＣＬＫと４−２セレクタ３５の
出力の１ビットの入力イネーブル信号ＥＮの制御によ
り、入力をラッチする。５−１セレクタ３０〜３１は、
１６ビットＲＡＭ２１〜２４の出力及び１ビットラッチ
２９の出力を入力し１ビットを選択して出力する。この
選択は、１８ビットレジスタ３７より入力される３ビッ
トの選択信号により制御される。１８ビットレジスタ３
７は、ロジックエレメント内の制御信号を出力する。４
−２セレクタ３５は、１６ビットＲＡＭ２１〜２４の出
力を入力し、１ビットを選択して出力する。この選択
は、１８ビットレジスタ３７より入力される４ビットの
選択信号により制御される。１６ビットＲＡＭ２１〜２
４及び１８ビットレジスタ３７のデータ書き込みは、図
７に示されていない手段により行なわれる。
信号を１８ビットのレジスタ３７から入力して、入力Ｔ
ｉ，Ｕｉ，Ｖｉ，Ｗｉ，Ｘｉ，Ｙｉの内４つを選択して
出力する。１６ビットＲＡＭ２１〜２４は、４ビットの
入力をアドレスとして１ビットを読み出して出力する。
２−１セレクタ２５〜２８は、１８ビットレジスタ３７
からそれぞれ１ビットの選択信号を入力して、１６ビッ
トＲＡＭ２１〜２４の出力あるいは１ビットのラッチ２
９の出力のいずれかを選択して出力する。１ビットのラ
ッチ２９は、４−２セレクタ３５の出力の１ビットを入
力し、クロック入力信号ＣＬＫと４−２セレクタ３５の
出力の１ビットの入力イネーブル信号ＥＮの制御によ
り、入力をラッチする。５−１セレクタ３０〜３１は、
１６ビットＲＡＭ２１〜２４の出力及び１ビットラッチ
２９の出力を入力し１ビットを選択して出力する。この
選択は、１８ビットレジスタ３７より入力される３ビッ
トの選択信号により制御される。１８ビットレジスタ３
７は、ロジックエレメント内の制御信号を出力する。４
−２セレクタ３５は、１６ビットＲＡＭ２１〜２４の出
力を入力し、１ビットを選択して出力する。この選択
は、１８ビットレジスタ３７より入力される４ビットの
選択信号により制御される。１６ビットＲＡＭ２１〜２
４及び１８ビットレジスタ３７のデータ書き込みは、図
７に示されていない手段により行なわれる。
【００３１】
【発明の効果】以上で説明したように本発明によれば、
フィールドプログラマブルゲートアレイ上にビットパラ
レルな演算器を構成する場合、より少ないロジックエレ
メントしか要さないというメリットがある。また、演算
器のサイズが小さくなるため信号伝搬による遅延が少な
く高速な演算器が構成できるというメリットがある。
フィールドプログラマブルゲートアレイ上にビットパラ
レルな演算器を構成する場合、より少ないロジックエレ
メントしか要さないというメリットがある。また、演算
器のサイズが小さくなるため信号伝搬による遅延が少な
く高速な演算器が構成できるというメリットがある。
【図１】 本発明の第１の実施例のフィールドプログラ
マブルゲートアレイにおけるロジックエレメント間の信
号線の接続を表す図である。
マブルゲートアレイにおけるロジックエレメント間の信
号線の接続を表す図である。
【図２】 図１に示されるフィールドプログラマブルゲ
ートアレイにおいて使用されるロジックエレメント内部
の構成を表す図である。
ートアレイにおいて使用されるロジックエレメント内部
の構成を表す図である。
【図３】 ロジックエレメント内部の別の構成を表す図
である。
である。
【図４】 本発明に係わるフィールドプログラマブルゲ
ートアレイを用いてビットパラレルな加算器を構成した
場合の１ビット分の構成を表す図である。
ートアレイを用いてビットパラレルな加算器を構成した
場合の１ビット分の構成を表す図である。
【図５】 本発明の第２の実施例のフィールドプログラ
マブルゲートアレイにおけるロジックエレメント間の信
号線の接続を表す図である。
マブルゲートアレイにおけるロジックエレメント間の信
号線の接続を表す図である。
【図６】 本発明の第２の実施例のフィールドプログラ
マブルゲートアレイ上に４ビット×４ビットの並列型乗
算器を構成した図である。
マブルゲートアレイ上に４ビット×４ビットの並列型乗
算器を構成した図である。
【図７】 本発明の第２の実施例のフィールドプログラ
マブルゲートアレイの内部構成を表す図である。
マブルゲートアレイの内部構成を表す図である。
【図８】 従来のフィールドプログラマブルゲートアレ
イのロジックエレメント間の信号線の接続を表す図であ
る。
イのロジックエレメント間の信号線の接続を表す図であ
る。
【図９】 従来のフィールドプログラマブルゲートアレ
イのロジックエレメント内部の構成を表す図である。
イのロジックエレメント内部の構成を表す図である。
【図１０】 加重平均回路の構成を表す図である。
【図１１】 ８ビット加算器の構成を表す図である。
【図１２】 従来のフィールドプログラマブルゲートア
レイを用いてビットパラレルな加算器を構成した場合の
１ビット分の構成を表す図である。
レイを用いてビットパラレルな加算器を構成した場合の
１ビット分の構成を表す図である。
【符号の説明】 １，１ａ，１ｂ，１ｃ…ロジックエレメント、２−１〜
２−２０…ロジックエレメント、２ａ〜２ｄ…入力信
号、２ｅ〜２ｈ…入力信号、３ａ〜３ｈ…出力回路、４
ａ〜４ｈ…出力信号、２０…８−４セレクタ、２１〜２
４…ＲＡＭ、２５〜２８…２−１セレクタ、２９…ラッ
チ、３０〜３３…５−１セレクタ、３４…レジスタ、３
５…４−２セレクタ、２６…６−４セレクタ、３７…レ
ジスタ、５０，５０ａ〜５０ｄ…ロジックエレメント、
５１ａ〜５１ｄ…信号線、５２ａ〜５２ｄ…回路、５３
ａ〜５３ｄ…信号線、５５…部分回路、１００…遅延回
路、１０１…加算器、１０２…除算器、１０３…全加算
器、１０４…半加算器
２−２０…ロジックエレメント、２ａ〜２ｄ…入力信
号、２ｅ〜２ｈ…入力信号、３ａ〜３ｈ…出力回路、４
ａ〜４ｈ…出力信号、２０…８−４セレクタ、２１〜２
４…ＲＡＭ、２５〜２８…２−１セレクタ、２９…ラッ
チ、３０〜３３…５−１セレクタ、３４…レジスタ、３
５…４−２セレクタ、２６…６−４セレクタ、３７…レ
ジスタ、５０，５０ａ〜５０ｄ…ロジックエレメント、
５１ａ〜５１ｄ…信号線、５２ａ〜５２ｄ…回路、５３
ａ〜５３ｄ…信号線、５５…部分回路、１００…遅延回
路、１０１…加算器、１０２…除算器、１０３…全加算
器、１０４…半加算器
Claims (1)
- 【請求項１】 規則的に配列されたロジックエレメント
と、 隣接する前記ロジックエレメントを相互に接続する第１
の配線群と、 隣接していない前記ロジックエレメントを相互に接続す
る第２の配線群と、 を有するフィールドプログラマブルゲートアレイ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059083A JPH06276086A (ja) | 1993-03-18 | 1993-03-18 | フィールドプログラマブルゲートアレイ |
| US08/214,135 US5448186A (en) | 1993-03-18 | 1994-03-16 | Field-programmable gate array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059083A JPH06276086A (ja) | 1993-03-18 | 1993-03-18 | フィールドプログラマブルゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06276086A true JPH06276086A (ja) | 1994-09-30 |
Family
ID=13103104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5059083A Pending JPH06276086A (ja) | 1993-03-18 | 1993-03-18 | フィールドプログラマブルゲートアレイ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5448186A (ja) |
| JP (1) | JPH06276086A (ja) |
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