JPH06261044A - 等時性ｆｉｆｏ化を用いてケーブル長遅延に適応する装置及び方法 - Google Patents

Abstract

(57)【要約】 【構成】 ローカルエリアネットワークの如きデータ通
信システムに、等時性データ伝送性能が備えられる。こ
のシステムは等時性データと非等時性データの両者を、
４ビットニブル単位で繰り返しフレーム構造へと時分割
多重化することにより伝送する。到着したデータはハブ
において脱多重化され、適切なハードウェアにより個別
のデータストリームを処理すべく、個別のチャネルとさ
れる。 【効果】 伝送されたデータとハブにより受信されたデ
ータとの間でのスキューを補償すべく、ハブの受信デー
タストリーム中にバッファが用いられ、データサイクル
が正確に整列される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ローカルエリアネット
ワーク又はワイドエリアネットワークのようなデータ通
信ネットワークに関し、詳しくは等時性データを転送す
るためのネットワークに関するものである。

【０００２】

【従来の技術】等時性（isochronous）データは一般的
には、パケット化されていない、不確定な、潜在的に連
続長であるデータとして記述することができる。等時性
データソースには、イメージ及びそれに伴うサウンドを
表すデータの実質的に連続的なストリームを出力するビ
デオカメラ、及び実質的に連続的な音声データのストリ
ームを出力する電話がある。等時性データシンクの例
は、表示を行うために、実質的に連続的なビデオデータ
のストリームを受信するビデオモニターである。

【０００３】図１（Ａ）は、等時性データ転送接続を概
略的に示している。データの転送は最初に、例えば電話
での会話を開始し、又はビデオカメラ転送を開始12する
ことによって開始される。データ転送が開始された後
に、データの転送が、例えば電話会話又はビデオ伝送の
終了14に至るまでの、不確定期間にわたって実質的に連
続的にもたらされる。転送される全てのビットがデータ
ビットを表す必要はない。宛先局及びタイミングを制御
する「ハウスキーピング」ビットも転送されうる。さら
にまた、転送されるデータが、電話での会話に際しての
沈黙、又は空白のビデオイメージの転送といったよう
に、「空」データからなることができる。等時性データ
転送の１つの形式は、例えば1991年３月25日のFDDI-II
Hybrid Multiplexer, Revision 2.4に記載された如き、
ファイバ分散データインタフェース-II（FDDI-II）であ
る。

【０００４】非等時性ソース及びシンクに加えて等時性
ソース及びシンクを含むマルチメディアコンピュータ及
びワークステーションの利用可能性の増大により、ネッ
トワーク環境において等時性データを伝送することにつ
いての関心が高まっている。多くの既存のネットワーク
は、ネットワーク上のステーション間で、非等時性デー
タ通信を用いている。一般に用いられているデータ転送
プロトコルは、パケット転送システム及びトークンリン
グシステムを含んでいる。

【０００５】パケット化データ転送の１つの例は、一般
に用いられているイーサネットシステムである。10BASE
-Tとして知られている１つの実施形態が、1989年11月15
日の、IEEE Standard 802.3に補充されたドラフト９に
記述されている。図１（Ｂ）は、パケット伝送22を示し
ている。

【０００６】トークンリングシステムでは、ノードは電
子的トークンを捕獲した後においてのみ、データを転送
する。一般に用いられているトークンリングシステムの
１つは、IEEE Standard 802.5に記述されている。図１
（Ｃ）はトークンリングシステムにおけるデータ転送23
を示している。

【０００７】

【発明が解決しようとする課題】これらの既存のデータ
ネットワーク上に等時性データを適応させようとする従
来の多くの試みは、不利な動作特性をもたらす結果とな
った。幾つかの従来の等時性デバイスにおいては、所与
の等時性ソース又はシンクに利用可能な帯域幅は、ネッ
トワーク上で送受信を行っている等時性ソース及びシン
クの合計数に対し、直接的に比例して減少する。

【０００８】スキューを補正するための在来の方法は、
ハブにおいてノードから受信したデータについて、３つ
のレベルのサイクルバッファリングをもたらす。第１の
バッファはノードから現在受信されているデータをロー
ドする。第２のバッファはノードから先に受信したデー
タを格納する。第３のバッファはノードから先に受信し
たデータをダウンロードして、ハブによってさらに処理
させる。このバッファリング方式は、大量のメモリ空間
を消費する。

【０００９】加えて、既存の等時性システムはまた、在
来のネットワークとの互換性を殆ど、又は全くもたらさ
ない。この非互換性は、等時性及び非等時性トラヒック
の両者に適応するために、ハードウェア又はソフトウェ
アの大規模な交換を必要とする。かくして、イーサネッ
ト性能及びビデオカメラを有するマルチメディアパソコ
ンは、等時性及び非等時性ソース／シンクの両者を同時
に利用することができない。

【００１０】

【課題を解決するための手段】同日に出願されここで参
照することによってその内容を本明細書に取り入れる
「等時性能力を備えたデータ通信ネットワーク」と題す
る本出願人の米国特許出願第969916号は、等時性データ
ソース及びシンクへ、またそれらからのデータ通信をも
たらすシステムを記述している。等時性ソース／シンク
について利用可能な帯域幅は、ネットワーク上での非等
時性要求の変化とは無関係である。さらにまた、各々の
ソース／シンクには等時性帯域幅が保証されており、こ
れはネットワーク上でのソース／シンク帯域幅の変化と
は無関係である。等時性通信システムはまた、従来の、
多くは設置済のシステムとの高度の互換性を維持し、ハ
ードウェア／ソフトウェアの交換は最小限しか必要とさ
れない。

【００１１】本発明のシステムは、スター形ネットワー
クとして実施され、その場合にデータソースは中央のハ
ブへと転送を行い、この中央のハブが次いで、データを
データシンクへと転送する。ハブを例えばリング構造で
相互接続することにより、幾つかのこのようなスター形
システムを接続することができる。ハブに到着する多重
化データは脱多重化されて、等時性ソースのデータ、非
等時性ソースのデータ、及びＤチャネルとＭチャネルの
情報が分離される。この非等時性ソースのデータは、非
等時性データストリームを取り扱うよう特化されたハブ
回路に提供されうる。好ましくは、ハブ中の回路は、分
離された非等時性データストリームを、従来の非等時性
ネットワーク上で利用可能な形式に実質的に類似した形
式へと変換する。例えば、非等時性データがイーサネッ
トＭＡＣに由来したものである場合には、ハブは分離さ
れた非等時性データを、標準的なイーサネットハブリピ
ータ回路により処理される形態へと変換する。

【００１２】本発明の１つの実施例によれば、双方向リ
ンクのケーブル長により生じたスキューは、遅延回路及
びバッファによって対処される。ハブに到着するデータ
は、ハブによりさらに処理されるように別のバッファが
スイッチ論理によって空にされると同時に、バッファへ
の装填を完了しているようにタイミング付けられる。こ
のようにして、バッファは２つしか必要とされず、従来
技術の設計で必要とされたバッファ１つ分が完全に省略
される。

【００１３】本発明の別の実施例によれば、固定長の遅
延を挿入することにより、ノードにおけるサイクルのス
タートがタイミング付けられる。この遅延は、ノードに
より送信されハブにより受信されるサイクルのスタート
が、ハブから送信される次のサイクル時間よりも僅かに
速く到着することを確実なものとする。サイクルを正確
に整列させるために、小さなＦＩＦＯがハブのデータス
トリームに挿入される。

【００１４】本発明のさらに別の実施例によれば、小さ
なＦＩＦＯがノードに挿入される。このノードＦＩＦＯ
は、ハブに対して伝送されるべきデータを、受信したサ
イクル基準と伝送データとを同期させるのに十分な期間
だけ保持するために用いられる。

【００１５】

【実施例】本明細書の末尾の表１は、本発明の１つの実
施例によりデータストリームを多重化するための時分割
多重化方式の表である。また表２は、本発明の１つの実
施例による４／５エンコードの形態をリストしている。

【００１６】本発明の詳細な説明は、非等時性及び等時
性の両者の通信をサポートするデータ転送システムに関
して与えられる。ここで与えられる記述は従って、１）
同じハブに接続された非等時性ソースと非等時性シンク
との間での転送、及び２）同じハブに接続された等時性
ソースと等時性シンクとの間での転送についてのネット
ワークシステムにおいて本発明が用いられる場合につい
ての記述を行うものである。本明細書の記載は従って、
本発明が使用されるであろうより一般的な状況の幾つか
を示すことになる。

【００１７】同日に出願されここで参照することによっ
てその内容を本明細書に取り入れる「等時性能力を備え
たデータ通信ネットワーク」と題する本出願人の米国特
許出願第969916号は、スター形に配置され、リング又は
ツリー形に相互接続されることのできる、等時性データ
用のデータ通信システムを記述している。このようなシ
ステムが、図２、図３又は図４に示されている。図２に
示された配置においては、ハブはリング形に接続されて
おり、第１のハブ44aは第２のハブ44bへとデータを送出
し、第２のハブ44bは第３のハブ44cへとデータを送出
し、第３のハブは第１のハブ44aへと戻るようデータを
送出する。ハブ相互間の接続は、タイムスロットインタ
チェンジ（ＴＳＩ）リング58f上で行われる。１つの実
施例では、ＴＳＩリング58fとして、FDDI-IIシステムを
用いることができる。図３は、単一のハブ内に多数の等
時性回路を有するスター及びリング形でもって配置され
た、ハブ44a, 44b及び44cを示している。図３は、ツリ
ー形の通信システムを示す。親ハブ44aが、バックボー
ンへと接続している。ハブ44bは親ハブ44aの子ハブとし
て動作し、ハブ44aのポート２に取着されている。子ハ
ブ44cが、子ハブ44bから縦続されている。

【００１８】スター及びリング形は、大帯域幅のバス上
で動作する単一のハブに取着された複数のノード42a, 4
2b, 42cを含む。ノードの正確な数は、データ伝送に対
するニーズと、システムの目的とに応じて変化する。ノ
ード42a-42cの各々は、厳格な等時性ソース及びシン
ク、厳格な非等時性ソース／シンク、或いは等時性及び
非等時性双方のソース及びシンクといった、種々の形式
のソース及びシンクを含むことができる。片方向ツイス
トペアケーブル46a-46rの如き、物理的なデータ伝送媒
体からなるデータリンクが、各々のノードをハブ44a-44
cの１つへと結合している。

【００１９】図５は、ハブ44a及び関連するノード42a-4
2cをより詳細に示している。図５はそれ自体、完全なス
ター形システムを形成しうる。各々のノード42a, 42b,
42cは、回路50a, 50b, 50cを含んでいる。回路50a-c
は、データを受信し、それを物理媒体46a, 46c, 46e上
での伝送に適した形へと変換し、物理媒体46b, 46d, 46
fから信号を受信し、データシンクにより用いられるの
に適した形へと変換する。

【００２０】ハブ44aは、物理媒体46a, 46c, 46eからデ
ータを受信し、等時性データを非等時性データ並びにＤ
チャネル及び保守チャネルデータから分離し、分離した
データを下流のハブ回路56により処理するのに適した形
へと変換するための回路54a,54b, 54cを含んでいる。図
示の実施例では、分離された等時性ソースからのデータ
は、データをＴＳＩバス上へと置くために、タイムスロ
ットインタチェンジコントローラ58の如き等時性スイッ
チング回路へと供給され、かくして種々の宛先局ノード
303b-fへと伝送すべく、そのハブにおける他の等価な回
路300b, 300cによって、他のハブへと伝送及びハブから
回復可能である。分離された非等時性データは、宛先局
ノード42a, 42b, 42cへと伝送するために、非等時性デ
ータを運ぶよう構成された回路60へと供給される。非等
時性ソースからのデータがイーサネットデータを含む実
施例では、ハブ回路60は標準的なイーサネットリピータ
プロセッサであり得る。このようにして、本発明のシス
テムは少なくとも部分的に、従前のイーサネットハブシ
ステムと後方互換であり得る。

【００２１】Ｄチャネル及び保守データは、シグナリン
グプロセッサ62へと供給される。シグナリングプロセッ
サ62は、種々の保守及び制御機能を営む。例えば、エラ
ー状態を識別してユーザに警告し、例えばデータ経路64
上で等時性及び非等時性コントローラ58, 60と通信する
ことにより、要求された接続、即ちソース／宛先局経路
をセットアップするものである。

【００２２】上記した構成要素の動作は、等時性ソース
であるビデオカメラ48dから、等時性シンク48bへのデー
タ転送、及び非等時性ソースであるイーサネットＭＡＣ
48cから非等時性シンク48gへのデータ転送を記述するこ
とによって理解されよう。等時性デバイス48dから送出
されるデータは、デジタル化データの連続ストリームで
あり、例えば米国「Ｔ１」標準である1.544Mbpsに等し
いデータ転送速度を有する。イーサネットＭＡＣ48cか
らのデータ出力は、標準的な10BASE-Tイーサネット転送
速度である10Mb/秒で供給される。Ｄチャネルデータ
は、イーサネットＭＡＣ48cからの出力の一部として、
或いは例えば仮想キーパッド48fから、例えば約64Kbps
を越えない転送速度の如き、可変のデータ転送速度で提
供される。

【００２３】ライン66a, 66b, 66cは、ソース48d及び48
cからのデータストリームを、ノード回路50bへと搬送す
る。図６は、この回路50bをより詳細に示している。ノ
ード回路50bは、入力されるデータストリームについて
動作するハードウェアを含み、データソースと宛先局と
の間での効率的な、互換性のある伝送を可能にしてい
る。マルチプレクサ70は、一連のフレーム又はテンプレ
ートの繰り返しを用いて、入力データを４ビット単位で
時分割多重化する。この実施例においては、フレームは
125マイクロ秒毎に繰り返される。

【００２４】表１は、種々のデータストリーム、及び付
加的なデータ及び制御バイトが時分割多重化される方式
を示している。表１における各々の記号は４ビットのデ
ータを表しており、２つの記号のグループ毎に８ビット
の１データバイトが表されることになる。表１におい
て、Ｅはイーサネットストリーム66aからの４ビットデ
ータを表し、Ｂは等時性ストリーム66bからの４ビット
データを示し、Ｄはシグナリング又はＤチャネルストリ
ーム66cからの４ビットデータを表す。Ｍは、好ましく
は回路50bにより供給される４ビットの保守データを表
している。加えて、あるバイト長のパターンがもたらさ
れる。ＪＫはフレーム同期パターンを表し、ＥＭ（表１
のブロック３の最初の２つのバイト）はイーサネット
「パッド（pad）」を表し、保守バイトがそれに続いて
いる。

【００２５】表１に見られるように、各々のフレームは
256バイトを含み、これは各々８バイトの32のグルー
プ、又は各々64バイトの４つのグループとして考えるこ
とができる。等時性ソース48dからの1.544Mb／秒のデー
タ転送速度での出力について、上記したフレーム構造
は、6.144Mb／秒の等時性帯域幅能力をもたらす。従っ
て、本実施例における単一の等時性ソース48dは、フレ
ーム当たり192の「Ｂ」記号を48だけ用いて完全に適応
することができる。等時性チャネル内の３つの64Kb／秒
を用いることにより、基本速度のＩＳＤＮチャネルをサ
ポートすることができる。かくして、利用可能な等時性
帯域幅内に、各種の等時性ソースを割り当てることがで
きる。このフレーム構造は、同日に出願されここで参照
することによってその内容を本明細書に取り入れる「フ
レーム構造を有する等時性ソースデータの伝送用ネット
ワーク」と題する本出願人の米国特許出願第969911号
に、より完全に記述されている。上述したフレーム構造
とは異なる他のフレーム構造を用いて、特定の目的に適
した帯域幅の割り当てをもたらすことも可能である。

【００２６】時分割多重化データは次いで、エンコーダ
72によりエンコードされ、２進０の長いストリングによ
って混乱される可能性のある、ケーブルのＡＣバランス
が維持される。図示の実施例においては、エンコーダは
４／５エンコードを行う。ANSII X3T9.5標準と部分的に
合致する、４／５エンコードの１つの特定の形が、表２
に示されている。これらのパターンは、適切に組み合わ
せられた場合には、最大で３ビット時間を有し、遷移は
ない。表２に示されたエンコード方式は、同日に出願さ
れここで参照することによってその内容を本明細書に取
り入れる「フレームベースのデータ伝送」と題する本出
願人の米国特許出願第970329号に、より詳細に記述され
ている。

【００２７】４／５エンコードの結果は次いで、Non-Re
turn to Zero Inverted（ＮＲＺＩ）方式を用いて、図
６のエンコーダ74によりさらにエンコードされる。この
４／５−ＮＲＺＩエンコードは、非等時性ソースが10BA
SE-Tイーサネットソースであるネットワークにおいて、
特に有用である。その理由は、このエンコードが、イー
サネットＭＡＣにより提供され予想されるデータ転送速
度と実質的に互換である、シグナリング速度での伝送を
もたらすからである。しかしながら、他の形式のエンコ
ード又はデコードもまた用いることが可能である。

【００２８】エンコードの後、データはプリエンファシ
ス回路76及び送信機又はドライバ78bへと送られる。こ
のプリエンファシス回路76は、物理媒体上を伝送される
信号を補償して、ジッタを減少させる。信号は次いで、
物理媒体46cを介してハブ44aへと伝送されるが、この物
理媒体46cは、ツイストペアケーブル、同軸ケーブル、
或いは光ファイバケーブルなどを含む。

【００２９】図５に見られるハブ44aは、複数の回路デ
バイス54a, 54b, 54cを含み、これらは各々が物理媒体4
6によってノード42a, 42b, 42cの１つへと結合されてい
る。図７に示されているように、物理媒体46を介して伝
送されるデータは、非直列化回路／デコーダ80に直列的
に到着する。非直列化回路／デコーダ80は、機能的には
上述した多重化／エンコード回路の逆である回路を含
み、４／５ＮＲＺＩエンコードをデコードして、等時性
及び非等時性ソースのデータを分離するように動作す
る。非直列化回路／デコーダ80はまた、フレーム化タイ
ミング発生器98により使用するため、ＪＫフレーム同期
記号96から導いた同期信号を出力する。リンク検出回路
82はまた、物理媒体46からのデータを受信して、ノード
が動作しているモードを検出し（例えば10BASE-T、非等
時性イーサネット又は等時性）、同日に出願されここで
参照することによってその内容を本明細書に取り入れる
「ネットワークリンク端点能力検出」と題する本出願人
の米国特許出願第971018号により完全に記述されている
ようにして、モード選択信号を出力する。

【００３０】非等時性ソースデータ94b及び等時性ソー
スデータ94aは両方とも、宛先局ノードへと伝送するた
めに、必要に応じて各種のハブ回路成分54a, 54b, 54c
に対して利用可能とされる。１つの実施例においては、
分離された等時性データ94a及び非等時性データ94bは、
それぞれインタフェース58, 60によって再構成されて、
等時性出力102及び非等時性出力104が宛先局ノードへの
伝送に適した形で提供される。１つの実施例では、非等
時性データ94bはＥインタフェース60によって構成され
て、ハブ回路54に備え、最終的に宛先局ノードへと伝送
するために、出力データ104がリピータデバイスによっ
て処理可能となるようにされる。非等時性データについ
てリピータを用いる代替として、メディアアクセスコン
トロール層ブリッジを介してパケット接続をリンクする
ことができる。

【００３１】図８は、非等時性データ94bを受信し、従
前から利用可能なリピータ回路60により処理可能な形式
の出力106, 108, 110をもたらす形式の、Ｅインタフェ
ース59の１つの実施形態を示している。この非等時性デ
ータは、先入れ先出し（ＦＩＦＯ）バッファ112におい
て受信され、データ転送速度が平滑化される。回路114
は、イーサネットデータパケットをエミュレートするた
めに提供される「キャリヤなし」記号を検出するが、こ
れは論理回路又は状態マシン116により使用されて、キ
ャリヤ検出信号が出力される。ＦＩＦＯ112からの出力1
18はマルチプレクサ120及び非直列化回路122へと提供さ
れ、データ出力106が生成される。マルチプレクサ120は
プリアンブルストリーム124を受信することができ、出
力データ106中に適切なプリアンブルビットをもたら
す。ＦＩＦＯ112からの出力118はまた、デコード回路12
8へも提供され、データ衝突及びアライメントエラー記
号が認識され、状態マシン116に対して適切な信号130,
132が出力される。受信インタフェース59の動作及び構
成要素については、「フレームベースのデータ伝送」と
題する米国特許出願第970329号において、より完全に記
述されている。

【００３２】本実施例の目的については、等時性ソース
48d（図９）からのデータは、表１のブロック０におい
て「Ｂ」記号で表された、各々のフレームの最初の24の
等時性バイト（即ちフレーム構造中の最初の48の「Ｂ」
記号）において伝送されると仮定している。図９は、本
発明の１実施例によるＢインタフェース58を示してい
る。図９の実施例においては、分離された等時性データ
94aは、２つのバッファ132a, 132bの１つに格納されて
いる。バッファ132a, 132bにおける格納のタイミング
は、125マイクロ秒のフレーム伝送タイミングでもって
調整されており、最初のフレームからのデータ94aが最
初の125マイクロ秒の期間の間に第１のバッファ132aに
格納され、次の125マイクロ秒の期間の間に、次のフレ
ームからの等時性データ94aが第２のバッファ132bに格
納されるようになっている。１つの実施例においては、
データはバッファ132へと、受信したと同じ順序で格納
されることができ、表１における最初の２つの「Ｂ」記
号により表される８ビットがバッファ132aの第１の格納
位置に格納され、表１の次の２つの「Ｂ」記号に対応す
るものがバッファ132aの第２の位置に格納され、といっ
た具合になっている。表１に示したフレーム構造はフレ
ーム当たりに96バイトの等時性データを含んでいるか
ら、バッファ132a, 132bの各々は、サポートするノード
当たりで96バイトのデータを格納する能力を有してい
る。第１のフレームからの等時性データがバッファ132
に格納された後、次の125マイクロ秒の期間の間に（次
のフレームからのデータが第２のバッファ132bに格納さ
れつつある間に）、第１のバッファ132aにおいて格納さ
れたデータが、大帯域幅のバス134上へと伝送される。
バッファ132のローディングは、ハブ44aによりサポート
されているノードの数に依存している。バス134は、ハ
ブ44aに接続された複数のノードからの等時性データ出
力を搬送するのに十分な帯域幅を有している。ハブ44a
が16のノードに接続されている実施例においては、バス
134の帯域幅は、125マイクロ秒当たりに（即ちフレーム
毎に）1536バイトのデータ（即ちノード当たり96バイト
×16ノード）を受信するのに十分なものでなければなら
ない。これは、約98304Kb／秒の帯域幅に対応する。

【００３３】ハブに取着されたノードの数や等時性デー
タ専用とされた帯域幅といったシステム構成の様相に応
じて、本発明の他の実施例を、ＴＳＩバス134用の他の
帯域幅について提供することができる。しかしながら、
98304Kb／秒の帯域幅は特に有用なものである。なぜな
らそれはFDDI-IIにおいて用いられている帯域幅と実質
的に合致し、ＴＳＩリング58がFDDI-IIシステムである
構成において、ＴＳＩバス134上のデータをＴＳＩリン
グ58（図５）へと受け渡すことを特に容易にするからで
ある。

【００３４】１つの実施例においては、データはバッフ
ァ132からバス134上のタイムスロット内へと、タイムス
ロットインタチェンジ様式で運ばれる。ＴＳＩバス134
上で運ばれるデータは、1536のタイムスロットに分割さ
れた125マイクロ秒の時間フレームにおいて伝送され、
その各々は約0.08138マイクロ秒の長さを有する。各々
のタイムスロットは、データを有し、また関連する制御
及びパリティを有することができる。かくして１バイト
は、10ビットのタイムスロット情報を表すことができ
る。かくしてバッファ132aからのデータはＴＳＩバス13
4上へと、バッファ132aに格納された1536バイトの所与
の１つを、125マイクロ秒の時間フレームの1536タイム
スロットの適切なスロットにおいてＴＳＩバス134上へ
と伝送することによって置かれる。どのタイムスロット
が「適切」であるかは、データが用いられる用途、及び
特に接続セットアップにおいて予め定められたデータの
宛先局に依存している。

【００３５】図示の実施例においては、データの宛先局
は、Ｄチャネル情報を用いて予め確立されている。この
Ｄチャネル情報は、シグナリングプロセッサ138へと送
られる。ソース、宛先局、及び必要なチャネルデータを
含むこのＤチャネル情報は、好ましくはルックアップテ
ーブル140に値を格納するために用いられる。１つの例
では、ルックアップテーブル140は、この例におけるハ
ブ回路58に関連する16のノードに対応する16の部分142a
-142pへと分割される。各々の部分142は、ＴＳＩバスの
時間フレームにある1536のタイムスロットに対応する15
36ビットを含んでいる。これらのビットは、マルチプレ
クサ146に対する制御144として用いることができる。

【００３６】この実施例においては、125マイクロ秒の
フレーム当たりの等時性ソース48dからの24バイトのデ
ータは、各々の等時性ソース48dのフレームの最初の24
のＢスロットにおいて伝送される。従って、ソース48d
からのデータは、等時性バッファ132に格納される。こ
の例において等時性データの宛先局は、モニタ48bであ
る。従ってデータの24のＢスロットはデータバッファ15
4aへと転送され、そして次のフレーム上で、その対応す
る最初の24のＢスロットにおいてシンク48bへと転送さ
れる。

【００３７】24のＢスロットはＴＳＩバスに向けること
ができ、その場合には等時性バッファ132の24のＢスロ
ットはＴＳＩバス上へと切り換えられる。スイッチテー
ブルの内容のビットがライン150を制御し、ＴＳＩのタ
イムスロット毎に１ビットの速度（即ち0.08138マイク
ロ秒毎に１ビット）でマルチプレクサ146を制御する。
ＴＳＩバスの最初の10タイムスロットが、最初のＴＳＩ
タイムスロットに際して別のハブに取着されたノードに
向けられているＢデータを受信しないと仮定すると、マ
ルチプレクサ制御114は「０」であり、バッファ132から
バス134へはデータは出力されない。マルチプレクサ146
は単に、ＴＳＩバス134に沿って、最初のタイムスロッ
トにおいて既にＴＳＩバス上にある何らかのデータを伝
達するに過ぎない。この状態はＴＳＩバスの11番目のタ
イムスロットまで継続され、その時点で別のハブに取着
されたノードに向けられたＢデータがＴＳＩバス上へと
出力され始める。次の24のＴＳＩバスのタイムスロット
の各々に際して、マルチプレクサ146に対する制御信号
は「１」であり、バッファ132の適当なデータ位置に格
納されたデータバイトは、マルチプレクサ146からバス1
34上へと出力される。バッファ132のどのデータ位置が
「適当」であるかは、スイッチテーブルに含まれている
読み取りポインタにより決定することができる。好まし
くは、バッファ132はランダムアクセスメモリ（ＲＡ
Ｍ）であり、読み取りポインタは、ＴＳＩスロットフレ
ームを表しているスイッチテーブル位置の内容に応じて
決定される。24バイトのＴＳＩバス上への伝達が完了し
た後、このＴＳＩフレームの後続のタイムスロットに際
してはバッファ132aからの出力はない。このようにし
て、ＴＳＩバス上のフレームについてのタイムスロット
11から35は、バッファ132aに格納されたデータ、即ち等
時性ソース48dによる24バイトのデータ出力で満たされ
る。

【００３８】図９はまた、ＴＳＩバス134から回復され
る等時性データの、宛先局ノードへの転送を示してい
る。この実施例では、ハブ44aが、伝送されたフレーム
の最初の24の偶数タイムスロットに格納された24バイト
のデータを回復することが必要である。ＴＳＩリングか
らのデータは、シンク48bに関連したＢインタフェース5
8により回復される。

【００３９】ＴＳＩリングからの回復は、マルチプレク
サ146の制御について記述したのと同様の仕方でもって
テーブル162に依存して、信号プロセッサ138からライン
160を介して出力される制御信号158により制御されたマ
ルチプレクサ156によって達成される。

【００４０】ハブ44aのＥインタフェース60は、非等時
性シンク48gを意図するリピータ60からの非等時性デー
タ（ソース48c）を回復する。Ｅ伝送インタフェース168
の例が、図10に示されている。図10に示された伝送イン
タフェースは一般に、図８に示されたＥ受信インタフェ
ースと機能的に逆である。並列インタフェースをもたら
すことも可能であり、ＭＡＣにある場合にＦＩＦＯの必
要はない。データ166は非直列化され、次いで何らかの
必要なアライメントエラービット172とマルチプレクサ1
74において組み合わせられ、その出力はＦＩＦＯ176へ
と出力される。同期検出回路178はリピータ出力166から
同期情報を抽出し、状態マシン180へと伝達する。状態
マシン180はまた、キャリヤ検出情報184、フレーム化カ
ウンタ情報186をも受信し、制御信号188をＦＩＦＯ176
へと提供する。ＦＩＦＯ176からのデータ出力は、プリ
アンブルビット190及び「沈黙」（０キャリヤ）ビット1
94と、マルチプレクサ196によって多重化される。Ｅ伝
送インタフェースの動作については、「フレームベース
のデータ伝送」と題する米国特許出願第970329号におい
て、より完全に記述されている。

【００４１】Ｅ伝送インタフェース168から出力される
データ198は、等時性データ出力164並びに保守及びＤチ
ャネルデータ170と共に、図11に示すようにしてエンコ
ーダ直列化回路202へと提供される。このエンコーダ／
直列化回路202は、図６に示したエンコード回路と実質
的に同様にして構成されている。詳しくは、エンコーダ
／直列化回路202は、データ198, 170, 164の３つのスト
リームを組み合わせるためのマルチプレクサと、４／５
エンコーダと、ＮＲＺＩエンコーダと、プリエンファシ
ス回路とをもたらす。伝送のタイミングは、伝送タイミ
ング回路204により制御される。エンコーダ／直列化回
路からの出力206は、より完全には本出願人の米国特許
出願第971018号に記述されているようにして、マルチプ
レクサ210により、リンク端点検出の目的で、リンクう
なり（beat）発生器208からのリンクうなりと選択的に
結合される。

【００４２】ハブ44aからノード42へと送られる等時性
及び非等時性の両方のデータは、上述したようにノード
48からハブ44aへと送られるデータについて用いられる
フレームフォーマットと実質的に同じであることが好ま
しいフレームフォーマットでもって送られる。ノード42
において、回路50はデータをデコードし脱多重化するた
めの、ハブにおいてこれらの機能を実行するとして上述
したデバイスに類似のデバイス（図６）、主として位相
同期デコード回路86、ＮＲＺＩデコード回路88、４／５
デコード回路90及びデマルチプレクサ92を含む。デコー
ドされ脱多重化されたデータは次いで、ノード42にある
各種のデータシンクへと伝達される。

【００４３】等時性ソース及びシンクの間での等時性デ
ータの交換において、データ交換は、交換について感知
できる程の遅延なしに、タイトリーカップルドにされ
る。例えば、データはビデオモニタに対して、ユーザが
データの受信における何らかの遅延又はジッタに気付か
ないように提供されねばならない。また、知覚可能な遅
延は、音声データの伝達及び返信において電話会話に悪
影響を与える。

【００４４】本明細書に記載のデータネットワークにお
いては、ハブの受信及び送信部分は各々、それぞれ２つ
のバッファ132a, 132b及び154a, 154bを含んでいる。理
想的には、各バッファ対の第１のものが、サイクルの開
始に当たって等時性データのフレームのロードを開始す
る。次のサイクルの開始に当たり、各バッファ対の第２
のものが、第１のバッファが空にされる間に充填され
る。このようにして、データ交換は所望の通りタイトリ
ーカップルドとなり、バッファのハードウェアは最小限
とされる。

【００４５】ハブの送信及び受信バッファの動作を上記
したように調整するために、ノードの送信及び受信バッ
ファはハブのバッファと同期して動作しなければならな
い。例えば、ノードの受信回路のバッファは、ハブのバ
ッファから伝送されたデータを、サイクルの開始に当た
って受信する用意ができていなければならない。ノード
のバッファが空でなくて、新たなデータフレームを受信
する準備ができていなければ、遅延が生ずることにな
り、付加的なバッファリングが必要とされ、また混乱的
なジッタを生ずる可能性がある。しかしながら、ノード
及びハブは、有限の、しかしゼロではない長さを有する
物理媒体46によって隔てられている。ノードとハブの間
を伝送されるデータは、従って、この距離を横断するた
めに有限の時間周期を必要とする。かくしてデータはこ
れら２つの端点において、殆ど常に時間的にスキューさ
れている。

【００４６】図12は、減衰、ジッタを減少し、上述した
バッファリング動作を可能にするタイミングスキームの
詳細を示している。図12に示されている如く、このタイ
ミングは125マイクロ秒の基準クロック信号214と同期さ
せることができ、基準信号214は125マイクロ秒毎に立ち
上がるクロックエッジをもたらす。この基準信号は、ワ
イドエリアネットワーク又はFDDI-IIリングからの基準
信号の如き外部クロック基準との同期を含めて、多数の
ソースの何れにより供給することもできる。サイクルの
開始に当たり、時間ライン216上のタイミングマークに
より示されているように、ハブ44はノードへとフレーム
の伝送を開始する。時間ライン218により示されている
如く、物理媒体におけるライン遅延の故に、またハブ及
びノードにより導入されるエンコード／デコード遅延の
故に、ノードがハブにより伝送されたフレームを受信す
る時点は、それらがハブから送出された時点から遅れ
る。そこで、ノードがハブ222へと次のフレームの伝送
を開始する前に、遅延220が導入される。この遅延220
は、物理媒体46上での伝送により導入されるレータンシ
イに対処するものであり、ハブがクロック信号214の立
ち上がりエッジとほぼ一致する時点224において伝送さ
れたフレームの受信を開始するような値を有している。

【００４７】図13は、送信データと受信データとを整列
させて、ライン遅延を補償するのに有用な遅延回路のブ
ロック図である。図11の遅延回路は、データ制御回路22
6を含む。制御回路226は、有限状態マシン及び加算器、
及び／又はレジスタ回路からなる。制御回路226は、ハ
ブ44に結合されたノードの各々について、既知の、固定
された遅延初期値を格納しうる。ラッチ236もまた、既
知の固定した遅延に初期化されうる。100メートル未満
の短いケーブル長については、このことと、小さなＦＩ
ＦＯが必要なだけである。調節可能な遅延は、光ファイ
バについての如き、より長い距離に適応している。

【００４８】この調節可能な遅延値は制御ビットのスト
リームとして、サイクル基準フレームと共に、ハブ送信
機228によって物理媒体46を介してノード受信機230へと
出力される。このサイクル基準フレームは、前述した多
数の考えられるソースの何れによって供給されることも
できる。

【００４９】ノード受信機230においては、サイクル基
準が抽出され、ノード遅延回路232へと供給される。遅
延制御ビットは、ノードデータ制御回路234へと提供さ
れる。ノードデータ制御回路234はまた状態マシン、レ
ジスタ、及び／又はカウンタ回路からなることができ
る。

【００５０】ノード制御回路234の出力は、回路236を制
御する。本発明の１つの実施例によれば、回路236はメ
モリ又はカウンタデバイスであり、現在の遅延値を格納
し、この値を遅延回路232へと出力する。遅延回路232は
次いで、ノードの送信回路238に対してサイクル基準フ
レームを伝送する前に、受信したサイクル基準の受信時
から回路236の出力により与えられた時間周期ｔだけ待
つ。ノードの送信機238からのデータは、サイクル基準
フレームと同相で伝送される。

【００５１】ノードの送信機238により伝送されたデー
タは、物理媒体46を介してハブ受信機240によって受信
される。ハブ受信機240は伝送されたサイクル基準を抽
出し、このデータを遅延測定回路244へと出力する。遅
延測定回路244は、ノードから受信したサイクル基準を
外部のサイクル基準に比較して、オフセット値246を得
る。

【００５２】オフセット値246は、ハブのデータ制御回
路226へと提供される。オフセット値246は、受信したデ
ータと送信したデータとを整列させるのに必要な遅延を
示している。オフセット値がゼロの場合には、受信フレ
ームと送信フレームとは同相である。オフセット値は、
制御回路226に格納された初期遅延値をインクリメント
するのに使用することができ、制御回路226に格納され
た現在の遅延値に付加され、或いは回路226の格納され
た現在の遅延値を上書きして、ノードへと出力する新た
な現在の遅延値を得るために使用することができる。

【００５３】本発明の遅延回路は、遅延のサイクル基準
長さに至るまでの、ケーブルの全ての長さに適応してい
る。データは多重化されているから、本発明の遅延回路
はまた、ノードに結合された多くの個々の等時性ソース
の遅延に適応するという利点をも有する。

【００５４】遅延についての特徴はより詳しくは、同日
に出願されここで参照することによってその内容を本明
細書に取り入れる「等時性リンクプロトコル」と題する
本出願人の米国特許出願第970313号により完全に記述さ
れている上述したタイミングスキームは、ノードから受
信したサイクルが、ハブから次のサイクルが伝送される
よりも僅かに早く到着することを保証する。小さなＦＩ
ＦＯをハブが受信したデータストリーム中に挿入し、サ
イクルの到着を正確に整列させることができる。同様の
ＦＩＦＯ構造をノードにおいても使用して、データを受
信したサイクル基準と、それが転送されるまで同期させ
ることができる。

【００５５】図14は、本発明の１つの実施例による、サ
イクル時間を整列させるのに有用なＦＩＦＯシステムの
ブロック図を示す。図14のシステムは、図12及び図13に
関して前述したようにして動作することのできる遅延回
路300を含む。この遅延回路は、ノードによるサイクル
生成のスタートを、約１サイクル時間だけ遅延させるよ
うに機能する。ここで記述する実施例及び図12において
は、この遅延は約125マイクロ秒である。図12に示され
ているように、遅延回路は、ハブにおいて受信されるノ
ードからのサイクルが、ハブから次のサイクルが送信さ
れるよりも僅かに前に到着することを保証する。

【００５６】ノードからのデータはハブへと、次のハブ
サイクルのスタートよりも僅かに早く到着するから、バ
ッファ132a（図９参照）に格納されたデータはまだ完全
には空にされていない。従ってこのバッファは、入力デ
ータを受信するために直ちに利用可能な訳ではない。こ
の理由から、ＦＩＦＯ310が、ノードから受信される入
力データを一時的に格納する。

【００５７】書き込みポインタ320が、ＦＩＦＯ310の充
填を指令する。書き込みポインタ320は、ノードから伝
送されるサイクル基準によってリセットされる。従っ
て、ＦＩＦＯ320の充填は、ノードからのデータの受信
と同時に開始される。読み取りポインタ330は、バッフ
ァ132へのＦＩＦＯ310のダウンロードを指令する。読み
取りポインタ330は、ハブの内部サイクル基準によって
リセットされる。従って、バッファ132へのデータのロ
ーディングは、バッファ132が空になるや否や開始され
る。ノードからのデータの受信の開始と、ハブの内部サ
イクルの開始との間におけるいかなる遅延も、かくして
適応されうるものである。

【００５８】ハブにより受信されたノードサイクルのス
タートと、ハブの内部サイクルのスタートとの間の相違
は、ノードとハブとの間のケーブル長距離の関数であ
る。各々ノードはハブに対し、固有のケーブル長でもっ
て接続される。従ってサイクル遅延は、固定値ではな
い。この理由からＦＩＦＯ310は、物理媒体46の最大長
によって導入される遅延、又は１サイクル長の何れか大
きいほうに適応するような大きさでなければならない。
本発明の１つの実施例では、ＦＩＦＯ310は、100メート
ルの最大イーサネットケーブル距離、即ち往復で200メ
ートルに対応するような大きさである。

【００５９】ハブ44のＦＩＦＯの構成及び動作に類似の
送信又は受信バッファがノードに対して備えられる場
合、ノードの受信及び送信部分もまた同期されることが
できる。この同期は、ノードの送信ＦＩＦＯが、受信し
たサイクル基準のスタートに当たって充填を開始するこ
とを可能にし、また遅延されたサイクル基準のスタート
に当たってこの送信バッファが空にされることを可能に
する。

【００６０】図15は、本発明の１つの実施例によるノー
ドバッファリングアーキテクチャのブロック図を示して
いる。図15においては、ＦＩＦＯ400がノード送信機440
のデータ経路に挿入されている。書き込みポインタ450
がこのＦＩＦＯ400の充填を指令する。書き込みポイン
タ450は、ハブから伝送され、又はノードに接続された
別のデータソースから受信されるサイクル基準455によ
ってリセットされる。サイクル基準455は、ノードのサ
イクル基準として考えることもできる。従って、ＦＩＦ
Ｏ400の充填は、ノードにおけるデータの受信と同時に
開始される。読み取りポインタ460が、ＦＩＦＯ400のダ
ウンロードを指令する。読み取りポインタ460は、遅延
されたサイクル基準を受信する。従って、ＦＩＦＯ440
のダウンロードは、遅延されたサイクルの開始と同時に
開始される。ノードにおいて受信されるデータのスター
トと、ノードからの送信の開始との間における如何なる
遅延も、かくして適応されうるものである。

【００６１】

【発明の効果】以上の如く本発明によれば、スキューを
補正するための在来の方法とは異なって、２つのレベル
のバッファリングしか必要とされない。かくしてメモリ
空間の節約が図られる。

【００６２】本発明は好ましい実施例、並びに特定の設
計変更及び修正によって記述されたが、他の設計変更及
び修正を使用することも可能である。例えば、ノードに
おけるＦＩＦＯは、代替としては受信データ経路にある
こともできる。この理由から、本発明は特許請求の範囲
によって規定されるものである。

【００６３】

【表１】

【００６４】

【表２】

【図面の簡単な説明】

【図１】（Ａ）は等時性データ転送のタイミング図、
（Ｂ）はパケット化データ転送のタイミング図、及び
（Ｃ）はトークンリングデータ転送のタイミング図であ
る。

【図２】本発明の１実施例による、スター及びリング形
の通信システムのブロック図である。

【図３】本発明の１実施例による、単一のハブ内に多数
の等時性回路を有するスター及びリング形の通信システ
ムのブロック図である。

【図４】本発明の１つの実施例による、ツリー形の通信
システムのブロック図である。

【図５】本発明の１つの実施例により構成された通信シ
ステムのブロック図である。

【図６】本発明の１つの実施例によるノード回路のブロ
ック図である。

【図７】本発明の１つの実施例によるハブリピータ回路
のブロック図である。

【図８】本発明の１つの実施例による非等時性データの
受信インタフェースのブロック図である。

【図９】本発明の１つの実施例による等時性データの受
信インタフェース及び関連するハブ回路のブロック図で
ある。

【図１０】本発明の１つの実施例による非等時性データ
用のハブ伝送インタフェースのブロック図である。

【図１１】本発明の１つの実施例による非等時性データ
用のハブ送信機インタフェースのブロック図である。

【図１２】本発明の１つの実施例によるデータ転送の調
整についてのタイミング図である。

【図１３】本発明の１つの実施例による遅延回路を有す
るノードのブロック図である。

【図１４】本発明の１つの実施例による、データスキュ
ーを補正するのに有用なハブバッファリングシステムの
ブロック図である。

【図１５】本発明の１つの実施例による、データスキュ
ーを補正するのに有用なノードバッファリングシステム
のブロック図である。

【符号の説明】

42a, 42b, 42c ノード 44a ハブ 46a-f 物理媒体 48a, 48d 等時性ソース 48b, 48e 等時性シンク 48c 非等時性ソース 48g 非等時性シンク 48f Ｄチャネルソース 50a, 50b, 50c ノード回路 54a, 54b, 54c ハブ成分 56 ハブ回路 300 遅延回路 310, 400 ＦＩＦＯ 320, 450 書き込みポインタ 330, 460 読み取りポインタ 420 ノード受信機 440 ノード送信機 MUX マルチプレクサ DEMUX デマルチプレクサ Tx 送信 Rx 受信 isoPhy 等時性物理層 iso 等時性

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8732−5Ｋ Ｈ０４Ｌ 11/00 ３４０ (72)発明者 マイケル・エス・エヴァンス アメリカ合衆国カリフォルニア州95133サ ン・ホセ，ケープ・ヒルダ・プレイス・ 1966 (72)発明者 デブラ・ジェイ・ワースリー アメリカ合衆国カリフォルニア州94086サ ニーヴェイル，イースト・レッド・オー ク・ドライヴ・224−ジー

Claims (7)

【特許請求の範囲】
1. 【請求項１】 送信機及び受信機を有する等時性通信シ
   ステムにおいて、データスキューを補正するための装置
   であって、 前記受信機に到着するデータを受信するよう結合された
   入力を有するＦＩＦＯと、 前記ＦＩＦＯ及び受信機のサイクル基準に結合され、前
   記受信機のサイクル基準と一致して前記ハブＦＩＦＯを
   空にするのを制御するＦＩＦＯ読み取りポインタと前記
   ＦＩＦＯに結合され、また前記送信機により送信された
   送信機のサイクル基準を受信するよう結合され、前記送
   信機のサイクル基準と一致して前記ＦＩＦＯの充填を制
   御するＦＩＦＯ書き込みポインタとからなる装置。
2. 【請求項２】 ノードに結合されたハブを有する等時性
   データ通信システムにおいて、データスキューを補正す
   るためのシステムであって、 ハブＦＩＦＯであって、 （ａ）前記ノードからハブに到着するデータを受信する
   よう結合された入力と、 （ｂ）ハブの入力バッファに結合された出力と、 （ｃ）前記ＦＩＦＯ及びハブのサイクル基準に結合さ
   れ、前記ハブのサイクル基準と一致して前記ハブＦＩＦ
   Ｏを空にするのを制御するＦＩＦＯ読み取りポインタ
   と、 （ｄ）前記ＦＩＦＯに結合され、また前記ノードにより
   送信されハブにおいて受信される遅延されたサイクル基
   準を受信し、前記遅延されたサイクル基準と一致して前
   記ＦＩＦＯの充填を制御するＦＩＦＯ書き込みポインタ
   とを有するハブＦＩＦＯと、 前記ハブのサイクル基準及びサイクル遅延信号を受信す
   るよう結合され、前記ハブのサイクル基準を所定の時間
   間隔だけ遅延させて前記遅延されたサイクル基準を得る
   ノード遅延回路とからなるシステム。
3. 【請求項３】 前記ハブのサイクル基準及び前記サイク
   ル遅延信号を前記ハブから前記ノードへと伝送するため
   の手段と、 前記ハブにおいて受信した前記遅延されたサイクル基準
   と前記ハブのサイクル基準との間の位相差を測定し、前
   記サイクル遅延信号の値を更新する手段とをさらに含
   む、請求項２のシステム。
4. 【請求項４】 ノードＦＩＦＯであって、 （ａ）前記ノードに到着するデータを受信するよう結合
   された入力と、 （ｂ）等時性データシンクに結合された出力と、 （ｃ）前記ノードＦＩＦＯ及び遅延されたサイクル基準
   に結合され、前記遅延されたサイクル基準と一致して前
   記ノードＦＩＦＯを空にするのを制御するノードＦＩＦ
   Ｏ読み取りポインタと、 （ｄ）前記ノードＦＩＦＯに結合され、またノードサイ
   クル基準を受信するよう結合され、前記ノードサイクル
   基準と一致して前記ＦＩＦＯの充填を制御するノードＦ
   ＩＦＯ書き込みポインタとを有するノードＦＩＦＯをさ
   らに含む、請求項２のシステム。
5. 【請求項５】 複数のデータソース及びシンクの間でデ
   ータを通信する装置であって、前記ソース及びシンクの
   少なくとも第１のものがデータを等時性で受信又は送信
   するよう構成され、前記ソース及びシンクの第２のもの
   がデータを非等時性で伝送するよう構成されているもの
   において、前記装置が、 少なくとも第１及び第２のノードと、前記第１のノード
   が前記ソース及びシンクの前記第１及び第２のものの両
   者に結合されていることと、 少なくとも１つのハブ受信機と少なくとも１つのハブ送
   信機を含むハブ回路と、 少なくとも第１及び第２のデータリンクと、前記第１の
   リンクが前記第１のノードを前記ハブと結合し、前記第
   ２のリンクが前記第２のノードを前記ハブと結合してい
   ることと、 データを前記ハブ送信機へと伝送する、前記第１のノー
   ドにある送信機と、 前記第１及び第２のソース及びシンクの両者からのデー
   タを前記第１のリンクを介して伝送する前記第１のノー
   ドのマルチプレクサであって、少なくとも前記ソース及
   びシンクの前記第１のものを含めて等時性ソースから由
   来するデータ専用の第１の帯域幅をもたらすマルチプレ
   クサと、 ハブ受信機と前記ハブ送信機とを結合し、前記ハブ受信
   機により受信されたデータが前記ハブ送信機へと少なく
   とも前記第２のノードへの伝送のためにもたらされる、
   前記ハブのデータリンクと、 ハブＦＩＦＯであって、 （ａ）前記第１のノードからハブに到着するデータを受
   信するよう結合された入力と、 （ｂ）ハブの入力バッファに結合された出力と、 （ｃ）前記ハブＦＩＦＯ及びハブのサイクル基準に結合
   され、前記ハブのサイクル基準と一致して前記ハブＦＩ
   ＦＯを空にするのを制御するハブＦＩＦＯ読み取りポイ
   ンタと、 （ｄ）前記ハブＦＩＦＯに結合され、また前記ノードに
   より送信されハブにおいて受信される遅延されたサイク
   ル基準を受信し、前記遅延されたサイクル基準と一致し
   て前記ハブＦＩＦＯの充填を制御するハブＦＩＦＯ書き
   込みポインタとを有するハブＦＩＦＯとからなる装置。
6. 【請求項６】 前記ハブのサイクル基準及び前記サイク
   ル遅延信号を前記ハブから前記ノードへと伝送するため
   の手段と、 前記ハブにおいて受信した前記遅延されたサイクル基準
   と前記ハブのサイクル基準との間の位相差を測定し、前
   記サイクル遅延信号の値を更新する手段とをさらに含
   む、請求項５の装置。
7. 【請求項７】 ノードＦＩＦＯであって、 （ａ）前記ノードに到着するデータを受信するよう結合
   された入力と、 （ｂ）等時性データシンクに結合された出力と、 （ｃ）前記ノードＦＩＦＯ及び遅延されたサイクル基準
   に結合され、前記遅延されたサイクル基準と一致して前
   記ノードＦＩＦＯを空にするのを制御するノードＦＩＦ
   Ｏ読み取りポインタと、 （ｄ）前記ノードＦＩＦＯに結合され、またノードサイ
   クル基準を受信するよう結合され、前記ノードサイクル
   基準と一致して前記ＦＩＦＯの充填を制御するノードＦ
   ＩＦＯ書き込みポインタとを有するノードＦＩＦＯをさ
   らに含む、請求項５の装置。