JPH06259049A - Control system for crt display device - Google Patents
Control system for crt display deviceInfo
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- JPH06259049A JPH06259049A JP5073042A JP7304293A JPH06259049A JP H06259049 A JPH06259049 A JP H06259049A JP 5073042 A JP5073042 A JP 5073042A JP 7304293 A JP7304293 A JP 7304293A JP H06259049 A JPH06259049 A JP H06259049A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、各種情報処理装置のC
RT表示装置制御に係り、特にインターフェイス信号線
の本数を増加することなくCRT表示装置に種々の制御
データを供給することができるCRT表示装置の制御方
式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to C of various information processing devices.
The present invention relates to control of an RT display device, and more particularly to a control method of a CRT display device capable of supplying various control data to the CRT display device without increasing the number of interface signal lines.
【0002】[0002]
【従来の技術】近年、半導体技術の進歩により、高性能
な情報処理が可能になったり、さらにはマンマシンイン
ターフェイスを改良して使い易い情報処理装置を実現す
べきとのニーズから、パーソナルコンピュータ等の情報
処理装置においても、グラフィック表示の高性能化が進
行する一方、同一の情報処理装置で低性能表示用として
作成されたアプリケーションが動作することも求められ
ている。そのため、例えば同一の表示装置で、解像度を
640 ×400 ドット或は640 ×200 ドット等と、異なった
解像度で表示可能な表示装置が増加している。また、省
電力のニーズに応える為、情報処理装置に電源が投入さ
れていても、その情報処理装置の表示装置が待機状態に
ある時は、解像度を低下させたり表示装置の表示機能を
下げることにより表示装置の消費電力を減らす機能を持
った表示装置についての要求も高まっている。その他に
も、表示装置を制御して多機能化を実現してほしいとい
う要求は多様である。2. Description of the Related Art In recent years, advances in semiconductor technology have made it possible to perform high-performance information processing, and further to improve the man-machine interface to realize an easy-to-use information processing apparatus. In the information processing apparatus, while the performance of the graphic display is improved, it is required that the application created for the low performance display operates in the same information processing apparatus. Therefore, for example, with the same display device, the resolution
The number of display devices capable of displaying different resolutions such as 640 x 400 dots or 640 x 200 dots is increasing. In addition, in order to meet the needs for power saving, even if the information processing device is powered on, when the display device of the information processing device is in a standby state, the resolution is lowered or the display function of the display device is lowered. Therefore, there is an increasing demand for a display device having a function of reducing power consumption of the display device. In addition, there are various requests to control the display device to realize multiple functions.
【0003】そのような状況の中で、同一の表示装置で
複数の解像度を実現するというニーズに応えたCRT表
示装置の制御方式について多数の提案がなされている。
この要求を満たす為の一つのポイントとして、情報処理
装置の本体とCRT表示装置を接続するインターフェイ
ス信号線の本数を増やさないことが重要である。即ち、
インタフェース信号線を増加すると、束線の大型化、コ
ネクタの増加等、装置の大型化と製造コストの増大を伴
う。そこで、解像度の切換えを、本体から表示装置へい
かにして通知するかということが重要な課題となってい
る。つまり、既存の同期信号線と画像データ信号線を使
って解像度の切換えをいかに通知するかということであ
る。Under such circumstances, many proposals have been made for a control system for a CRT display device that meets the needs of realizing a plurality of resolutions on the same display device.
As one of the points to meet this demand, it is important not to increase the number of interface signal lines connecting the main body of the information processing device and the CRT display device. That is,
When the number of interface signal lines is increased, the size of the device is increased and the manufacturing cost is increased by increasing the size of the bundled wires and the number of connectors. Therefore, how to notify the display device of the switching of the resolution is an important issue. That is, how to notify the switching of resolution using the existing synchronization signal line and image data signal line.
【0004】この課題を解決する手段の一つとして例え
ば特開昭61−100791号公報記載の提案がある。この方法
は図7に示すように、画像データ信号線(映像信号線)
の画像データ(映像信号)のブランキング期間に判別パ
ルスを重畳して解像度の切換えを通知している。つま
り、判別パルス重畳手段と、判別パレス検出手段と、解
像度切換え手段を備え、判別パルスが重畳されていれば
Aという解像度にし、判別パルスが重畳されていなけれ
ばBという解像度にするものである。また、特開昭61−
27585 号公報にて提案された手段は図8に示すように、
同期信号の極性を反転することによってA、Bいずれか
一方の解像度を指定選択するものであった。As one of means for solving this problem, for example, there is a proposal described in Japanese Patent Laid-Open No. 61-100791. As shown in FIG. 7, this method uses image data signal lines (video signal lines).
The decision pulse is superposed during the blanking period of the image data (video signal) to notify the switching of the resolution. That is, the discrimination pulse superimposing means, the discrimination palace detecting means, and the resolution switching means are provided, and the resolution is A when the discrimination pulses are superposed, and the resolution is B when the discrimination pulses are not superposed. In addition, JP-A-61-
The means proposed in the publication No. 27585 is as shown in FIG.
The resolution of either A or B is designated and selected by reversing the polarity of the synchronization signal.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、上記か
ら明らかなように、従来提案された技術では解像度をA
またはBにするという2者択一の選択ができるのみで、
近年要求されているように3種類以上の中から所望の解
像度を選択する場合には適用不可能であった。更に表示
装置が待機状態にある時、表示装置を省電力状態にした
り、その他様々な指示を表示装置に与えて、様々な表示
装置制御をするといった要求にも応じられるものではな
かった。However, as is clear from the above, the resolution of the conventional technique has been reduced to A.
Or you can only choose between B and B,
This is not applicable when a desired resolution is selected from three or more types as recently required. Further, when the display device is in the standby state, it has not been possible to meet the demand for putting the display device into a power saving state or giving various other instructions to the display device to control various display devices.
【0006】[0006]
【発明の目的】本発明は上記のような従来技術の問題を
解決し、インターフェイス信号線の本数を増加すること
なくCRT表示装置に対し、外部から様々な指示を与
え、様々な制御を実現できるCRT表示装置の制御方式
を提供することを目的としている。SUMMARY OF THE INVENTION The present invention solves the problems of the prior art as described above, and can give various instructions to the CRT display device from the outside and realize various controls without increasing the number of interface signal lines. It is an object to provide a control system for a CRT display device.
【0007】[0007]
【課題を解決するための手段】上記目的を達成する為、
本発明では同期信号線と画像データ信号線を含むインタ
ーフェイス信号線を備えたCRT表示装置の制御におい
て、上記画像データ信号線の画像データのブランキング
期間に、上記CRT表示装置を制御するデジタルデータ
を挿入すること、同期信号線と複数本の画像データ信号
線を含むインターフェイス信号線を備えたCRT表示装
置の制御において所要の画像データ信号線のブランキン
グ期間にCRT表示装置を制御するデジタルデータを挿
入し、他の画像データ信号線のブランキング期間にクロ
ック信号を挿入するよう複数の既存の画像データ信号線
を用い数種の制御信号を伝達することを夫々特徴として
いる。[Means for Solving the Problems] To achieve the above object,
According to the present invention, in controlling a CRT display device having an interface signal line including a synchronization signal line and an image data signal line, digital data for controlling the CRT display device is supplied during a blanking period of image data on the image data signal line. Inserting the digital data for controlling the CRT display device during the blanking period of the required image data signal line in the control of the CRT display device having the interface signal line including the synchronization signal line and the plurality of image data signal lines. However, it is characterized in that a plurality of existing image data signal lines are used so as to insert a clock signal in the blanking period of other image data signal lines, and several kinds of control signals are transmitted.
【0008】[0008]
【作用】この方式によれば、画像データ信号線の画像デ
ータのブランキング期間に、CRT表示装置を制御する
デジタルデータを挿入したので、インターフェイス信号
線の本数を増やさずにCRT表示装置に対し、情報処理
装置本体から様々な指示を与えることができる。According to this method, since the digital data for controlling the CRT display device is inserted in the blanking period of the image data of the image data signal line, the digital data for controlling the CRT display device is inserted into the CRT display device without increasing the number of interface signal lines. Various instructions can be given from the information processing apparatus main body.
【0009】[0009]
【実施例】以下、図面により、本発明の実施例を詳細に
説明する。図1は本発明を適用した表示装置の基本的な
構成を示すブロック図である。同図において符号1は制
御されるCRT表示装置であって情報処理装置本体、例
えばパーソナルコンピュータの本体2と、インターフェ
イス信号線3によって接続されている。CRT表示装置
1は制御用デジタルデータ分離回路11、制御用電子回路
12及びCRT13から構成される。上記インターフェイス
信号線3は、一般的に垂直同期信号線、水平同期信号
線、1本以上の輝度信号線(画像データ信号線)から構
成される。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a basic configuration of a display device to which the present invention is applied. In the figure, reference numeral 1 is a controlled CRT display device, which is connected to an information processing apparatus main body, for example, a main body 2 of a personal computer by an interface signal line 3. The CRT display device 1 includes a control digital data separation circuit 11 and a control electronic circuit.
12 and CRT13. The interface signal line 3 is generally composed of a vertical synchronizing signal line, a horizontal synchronizing signal line, and one or more luminance signal lines (image data signal lines).
【0010】上記垂直同期信号線の垂直同期信号がオン
の期間はCRTの帰線期間に当っており、この期間はC
RT上に帰線が表示されないように、輝度信号にマスク
がかかる所謂ブランキング期間である。従って、このブ
ランキング期間の輝度信号(画像データ信号)にデジタ
ルデータを挿入してもそのデータが表示されることはな
い。本発明はこのような特性を利用して、輝度信号(画
像データ信号)のブランキング期間部分にCRT表示装
置を制御するための指示データである各種デジタルデー
タを挿入するものである。The period during which the vertical synchronizing signal on the vertical synchronizing signal line is ON corresponds to the retrace line of the CRT, and this period is C.
This is a so-called blanking period in which the luminance signal is masked so that a blank line is not displayed on RT. Therefore, even if digital data is inserted into the luminance signal (image data signal) in this blanking period, the data is not displayed. The present invention utilizes such characteristics to insert various digital data as instruction data for controlling the CRT display device in the blanking period portion of the luminance signal (image data signal).
【0011】図2に垂直同期信号、水平同期信号及び輝
度信号(画像データ信号)の一例を示す。上記のよう
に、垂直同期信号がオンの期間(図のLOWの期間)が
輝度信号のブランキング期間である。図3は図2中に符
号tで示す水平同期信号の1周期分を拡大して示したタ
イミングチャートである。この例では輝度信号(画像デ
ータ信号)に水平同期信号に同期して(水平同期信号か
らT/2なる時間遅れて)周期TでCRT表示装置制御
用のデジタルデータを挿入する場合を示している。この
1周期当りの1個のデジタルデータを1ビットのデータ
とすると、8Tの期間では8個のデジタルデータ、つま
り1バイトのデジタルデータをビットシリアルに挿入す
ることができる。なお、このデジタルデータの挿入は情
報処理装置本体2で行われる。図3に示すサンプリング
クロックは後述するように輝度信号のブランキング期間
に挿入されたデジタルデータを分離する信号であり、図
5に示すような制御用デジタルデータ分離回路11で生成
される。この例は輝度信号が一つしかない( モノクロー
ム) 場合に有効である。FIG. 2 shows an example of the vertical synchronizing signal, the horizontal synchronizing signal and the luminance signal (image data signal). As described above, the period in which the vertical synchronization signal is on (the LOW period in the figure) is the blanking period of the luminance signal. FIG. 3 is a timing chart in which one cycle of the horizontal synchronizing signal indicated by the symbol t in FIG. 2 is enlarged and shown. In this example, the digital signal for controlling the CRT display device is inserted into the luminance signal (image data signal) at a cycle T in synchronization with the horizontal synchronizing signal (after a delay of T / 2 from the horizontal synchronizing signal). . Assuming that one piece of digital data per one cycle is 1-bit data, eight pieces of digital data, that is, 1-byte digital data can be inserted into bit serial in the period of 8T. It should be noted that the insertion of this digital data is performed in the information processing device main body 2. The sampling clock shown in FIG. 3 is a signal for separating the digital data inserted in the blanking period of the luminance signal as described later, and is generated by the control digital data separation circuit 11 as shown in FIG. This example is effective when there is only one luminance signal (monochrome).
【0012】図4は輝度信号が2本以上ある(カラー)
表示装置に本発明を適用する場合の実施例のタイミング
チャートである。この例では図3に示すサンプリングク
ロックも情報処理装置本体2で生成され、図4に示す輝
度信号bとして、もう1本の輝度信号線のブランキング
期間に挿入されてCRT表示装置1に送られる。図4の
輝度信号aがブランキング期間に挿入された表示装置制
御用のデジタルデータである。この実施例によればCR
T表示装置側の制御用デジタルデータ分離回路が簡単に
なる利点がある。FIG. 4 shows that there are two or more luminance signals (color).
7 is a timing chart of an example when the present invention is applied to a display device. In this example, the sampling clock shown in FIG. 3 is also generated by the information processing device main body 2, and is inserted as the luminance signal b shown in FIG. 4 into the blanking period of another luminance signal line and sent to the CRT display device 1. . The luminance signal a in FIG. 4 is digital data for display device control inserted during the blanking period. According to this embodiment, CR
There is an advantage that the control digital data separation circuit on the T display device side is simplified.
【0013】図5は図1に示す制御用デジタルデータ分
離回路11の一実施例である。図において、21はnビッ
トシフトレジスタ、22はカウンタ、23はスイッチであ
る。本回路はスイッチ23を切換ることによりサンプリン
グクロックが本回路のカウンタ22から供給される場合に
も、またインターフェイスを介して情報処理装置本体2
から供給される場合にも対応できるように構成されてい
る。本回路におけるサンプリングクロックの生成は周期
Tの1/( 2n) 程度の周期の、速いクロックでカウン
タ22をフリーランさせ、水平同期信号でリセットして同
期を取るようにしている。つまり、カウンタ22のリセッ
ト入力端子に水平同期信号(LOWの信号)が入力して
いる間、カウンタの値は0であり、水平同期信号がHI
GHになってから図示していないクロック源からカウン
タ22のクロック入力端子に入力されるクロックパルスに
よって計数を開始し、カウンタがnになった時、LOW
からHIGHになるカウンタ22の出力端子からサンプリ
ングクロック信号を引出せば、その信号は次のn個のク
ロックの計数中HIGHになり、以下LOWとHIGH
を同様にくり返すので水平同期信号の後縁に同期した周
期Tのサンプリングクロックを生成することができる。FIG. 5 shows an embodiment of the control digital data separation circuit 11 shown in FIG. In the figure, 21 is an n-bit shift register, 22 is a counter, and 23 is a switch. In the present circuit, even when the sampling clock is supplied from the counter 22 of the circuit by switching the switch 23, the information processing apparatus main body 2 is also supplied through the interface.
It is configured so that it can be used even when supplied from. The sampling clock is generated in this circuit by free running the counter 22 with a fast clock having a period of about 1 / (2n) of the period T and resetting with a horizontal synchronizing signal to establish synchronization. That is, while the horizontal synchronizing signal (LOW signal) is being input to the reset input terminal of the counter 22, the counter value is 0 and the horizontal synchronizing signal is HI.
Counting is started by a clock pulse input to the clock input terminal of the counter 22 from a clock source (not shown) after GH, and when the counter reaches n, LOW
If a sampling clock signal is extracted from the output terminal of the counter 22 that changes from HIGH to HIGH, the signal becomes HIGH during counting of the next n clocks, and LOW and HIGH
Is similarly repeated, it is possible to generate a sampling clock having a period T synchronized with the trailing edge of the horizontal synchronizing signal.
【0014】輝度信号(輝度信号a)のブランキング期
間に挿入された制御用デジタルデータのn個のビット列
が同様に水平同期信号の後縁に同期し、周期Tの時間間
隔で図5のnビットシフトレジスタのシフト入力端子に
入力される。厳密には図3に示すように、水平同期信号
の後縁からT/2遅れて制御用デジタルデータの最初の
ビット(図3に示すデータ1)の前縁が来る。情報処理
装置本体2において上記のようなタイミングの制御用デ
ジタルデータの挿入を実現するためには図5と同様のn
ビットシフトレジスタとカウンタを備えた回路を用いれ
ばよいので図示を省略する。CRT表示装置1内のnビ
ットシフトレジスタ21への転送に先立ち、上記情報処理
装置本体2内のnビットシフトレジスタにはCRT表示
装置1に転送すべき制御用デジタルデータがセットされ
る。この時、nビットシフトレジスタのシリアル出力端
側に最初のビット(図3に示すデータ1)が位置してお
り、前記図5のカウンタ22の場合と同様に、水平同期信
号の後縁からT/2遅れて立上るクロック(図5のサン
プリングクロックに相当)により、最初のデジタルデー
タのビット(データ1)がCRT表示装置1に転送さ
れ、続いて、周期Tで立上る上記クロックによってnビ
ットシフトレジスタ内のデータがシフトしてCRT表示
装置1のnビットシフトレジスタ21に周期Tで次のデー
タビットに切換る制御用デジタルデータが次々に入力さ
れる。従って、カウンタ22からスイッチ23(その時点で
はB側に切換えられているとする)を介してnビットシ
フトレジスタ21のクロック入力に入るサンプリングクロ
ックは図3に示すように、立下がりが制御用デジタルデ
ータ1〜nの中央に位置し、この立下りによって、nビ
ットシフトレジスタ21に入力される制御用デジタルデー
タビット列はnビットシフトレジスタ21にセットされる
と共に、出力側へとシフトする。また、nビットシフト
レジスタ21のイネブル入力は必要に応じて制御される。The n bit strings of the control digital data inserted in the blanking period of the luminance signal (luminance signal a) are likewise synchronized with the trailing edge of the horizontal synchronizing signal, and n in FIG. It is input to the shift input terminal of the bit shift register. Strictly speaking, as shown in FIG. 3, the leading edge of the first bit (data 1 shown in FIG. 3) of the control digital data comes after T / 2 from the trailing edge of the horizontal synchronizing signal. In order to realize the insertion of the control digital data at the above timing in the information processing apparatus main body 2, the same n as in FIG.
A circuit provided with a bit shift register and a counter may be used, and the illustration thereof is omitted. Prior to the transfer to the n-bit shift register 21 in the CRT display device 1, the control digital data to be transferred to the CRT display device 1 is set in the n-bit shift register in the information processing device body 2. At this time, the first bit (data 1 shown in FIG. 3) is located on the serial output end side of the n-bit shift register, and as in the case of the counter 22 shown in FIG. The first rising bit of digital data (data 1) is transferred to the CRT display device 1 by the rising clock with a delay of 1/2 (corresponding to the sampling clock of FIG. 5), and then n bits are generated by the rising clock of the cycle T. The data in the shift register is shifted and the control digital data for switching to the next data bit at the cycle T is successively input to the n-bit shift register 21 of the CRT display device 1. Therefore, as shown in FIG. 3, the sampling clock which enters the clock input of the n-bit shift register 21 from the counter 22 via the switch 23 (which is assumed to be switched to the B side at that time) has a falling edge as a control digital signal. It is located at the center of the data 1 to n, and by this fall, the control digital data bit string input to the n-bit shift register 21 is set in the n-bit shift register 21 and is shifted to the output side. The enable input of the n-bit shift register 21 is controlled as needed.
【0015】上記nビットシフトレジスタ21内の制御用
デジタルデータを取出して最終的にCRT表示装置を制
御する方法としては、nビットシフトレジスタ21からパ
ラレルに制御用デジタルデータを取出す方法もあるが、
一般的には図6のように制御用デジタルデータ分離回路
11のシフトレジスタ21から制御用デジタルデータをビ
ット列としてマイクロコンピュータ31に取込み、マイク
ロコンピュータ31を用いて制御する。図6は上記制御用
デジタルデータによって電源の制御、待機モード(省電
力モード)制御、画面位置制御等をマイクロコンピュー
タ31を用いて実現した回路である。図において、32はC
RT制御回路、33はヒータ制御回路、34は電源である。
つまり、31〜33が図1における制御用電子回路12に相当
する。マイクロコンピュータ31はI/Oポート41を介し
て、マイクロコンピュータ31内のRAM(図示していな
い)に上記制御用デジタルデータを取込み、マイクロコ
ンピュータ31内のROM(図示していない)に内蔵され
たソフトウェアにより制御用デジタルデータの内容を解
読し、もし上記制御用デジタルデータがCRT表示装置
の垂直同期周波数、水平同期周波数、画面位置、輝度、
コントラスト等の制御であるならば、マイクロコンピュ
ータ31内のI/Oポート42の対応するビットに1をセッ
トし、それにより、該当する項目についてCRT制御回
路を制御する。また、上記制御用デジタルデータが待機
モード(省電力モード)制御及び電源制御の場合は、マ
イクロコンピュータ31内I/Oポート43の対応するビッ
トに1をセットして電源34を制御したり、I/Oポート
42の対応するビットに1をセットしてヒータ制御回路33
を制御する。As a method of extracting the control digital data from the n-bit shift register 21 and finally controlling the CRT display device, there is a method of extracting the control digital data from the n-bit shift register 21 in parallel.
Generally, as shown in FIG. 6, the control digital data is fetched as a bit string from the shift register 21 of the control digital data separation circuit 11 into the microcomputer 31 and is controlled by the microcomputer 31. FIG. 6 shows a circuit that realizes power supply control, standby mode (power saving mode) control, screen position control, etc. using the microcomputer 31 by the control digital data. In the figure, 32 is C
An RT control circuit, 33 is a heater control circuit, and 34 is a power source.
That is, 31 to 33 correspond to the control electronic circuit 12 in FIG. The microcomputer 31 incorporates the control digital data into a RAM (not shown) in the microcomputer 31 via the I / O port 41 and is built in a ROM (not shown) in the microcomputer 31. The contents of the control digital data are decoded by software, and if the control digital data is the vertical synchronization frequency, horizontal synchronization frequency, screen position, brightness of the CRT display device,
For control of contrast or the like, the corresponding bit of the I / O port 42 in the microcomputer 31 is set to 1 to control the CRT control circuit for the corresponding item. Further, when the control digital data is in the standby mode (power saving mode) control and the power supply control, the corresponding bit of the I / O port 43 in the microcomputer 31 is set to 1 to control the power supply 34, / O port
Heater control circuit 33 by setting 1 to the corresponding bit of 42
To control.
【0016】[0016]
【発明の効果】以上説明したように、本発明によれば、
画像データ信号線の画像データのブランキング期間に、
CRT表示装置を制御する各種デジタルデータを挿入す
ることにより、インターフェイス信号線の本数を増加す
ることなくCRT表示装置に対し、情報処理装置本体か
ら様々な指示を与えることができるので、要求に対応し
た様々なCRT表示装置制御を安価に実現できる。例え
ば、情報処理装置本体からの指示によりCRT表示装置
を待機モード(省電力モード)にすることにより、CR
T表示装置の消費電力を低減し、或は解像度の複数切替
え、垂直・水平同期周波数制御、画面位置、輝度調整、
コントラスト調整等、多数の制御を行うことができる。
また、上記デジタルデータをCRT表示装置において分
離するためのクロックを情報処理装置本体から与えるこ
とができるので、CRT表示装置自体の回路が簡単にな
り、低コスト、小型化を図る上で有効である。As described above, according to the present invention,
During the blanking period of the image data on the image data signal line,
By inserting various digital data for controlling the CRT display device, it is possible to give various instructions to the CRT display device from the information processing device body without increasing the number of interface signal lines. Various CRT display device controls can be realized at low cost. For example, by setting the CRT display device to the standby mode (power saving mode) according to an instruction from the information processing device main body, the CR
T power consumption of the display device is reduced, or multiple resolutions are switched, vertical / horizontal sync frequency control, screen position, brightness adjustment,
Many controls such as contrast adjustment can be performed.
Further, since the clock for separating the digital data in the CRT display device can be given from the information processing device main body, the circuit of the CRT display device itself becomes simple, which is effective in achieving low cost and miniaturization. .
【図1】本発明に係る表示装置の基本的な構成を示すブ
ロック図である。FIG. 1 is a block diagram showing a basic configuration of a display device according to the present invention.
【図2】本発明で使用されるインターフェイス信号のタ
イミングチャートの例を示す図である。FIG. 2 is a diagram showing an example of a timing chart of interface signals used in the present invention.
【図3】本発明の一実施例を説明するためのタイミング
チャートである。FIG. 3 is a timing chart for explaining an embodiment of the present invention.
【図4】本発明の他の実施例を説明するためのタイミン
グチャートである。FIG. 4 is a timing chart for explaining another embodiment of the present invention.
【図5】図1に示す制御用デジタルデータ分離回路の一
実施例を示す具体的回路図である。5 is a specific circuit diagram showing an embodiment of the control digital data separation circuit shown in FIG.
【図6】図1に示す制御用電子回路の一実施例を示すブ
ロック図である。FIG. 6 is a block diagram showing an embodiment of the control electronic circuit shown in FIG.
【図7】(a) 及び(b) は従来技術の一例を説明するため
の信号波形図である。7A and 7B are signal waveform diagrams for explaining an example of a conventional technique.
【図8】(a) 及び(b) は従来技術の他の一例を説明する
ための信号波形図である。8A and 8B are signal waveform diagrams for explaining another example of the conventional technique.
1…CRT表示装置、2…情報処理装置本体、3インタ
ーフェイス信号線、11…制御用デジタルデータ分離回
路、12…制御用電子回路、13…CRT、21…nビットシ
フトレジスタ、22…カウンタ、23…スイッチ、31…マイ
クロコンピュータ、32…CRT制御回路、33…ヒータ制
御回路、34…電源。DESCRIPTION OF SYMBOLS 1 ... CRT display device, 2 ... Information processing device main body, 3 interface signal lines, 11 ... Control digital data separation circuit, 12 ... Control electronic circuit, 13 ... CRT, 21 ... n-bit shift register, 22 ... Counter, 23 ... switch, 31 ... microcomputer, 32 ... CRT control circuit, 33 ... heater control circuit, 34 ... power supply.
Claims (5)
ンターフェイス信号線を備えたCRT表示装置の制御に
おいて、上記画像データ信号線の画像データのブランキ
ング期間に、上記CRT表示装置を制御するデジタルデ
ータを挿入することを特徴とするCRT表示装置の制御
方式。1. In a control of a CRT display device having an interface signal line including a synchronization signal line and an image data signal line, a digital control device for controlling the CRT display device during a blanking period of image data of the image data signal line. A control system for a CRT display device characterized by inserting data.
ランキング期間中に、複数のデジタルデータを等時間間
隔で挿入したことを特徴とする請求項1記載のCRT表
示装置の制御方式。2. The control system for a CRT display device according to claim 1, wherein a plurality of digital data are inserted at equal time intervals during the blanking period of the image data of the image data signal line.
を含むインターフェイス信号線を備えたCRT表示装置
の制御において、所望の画像データ信号線のブランキン
グ期間にCRT表示装置を制御するデジタルデータを挿
入し、他の画像データ信号線のブランキング期間にクロ
ック信号を挿入する構成にしたことを特徴とするCRT
表示装置の制御方式。3. Control of a CRT display device having an interface signal line including a synchronizing signal line and a plurality of image data signal lines, wherein digital data for controlling the CRT display device during a blanking period of a desired image data signal line. CRT, and a clock signal is inserted during the blanking period of another image data signal line.
Display system control method.
表示装置を制御するデジタルデータをCRT表示装置の
消費電力を制御するデータとし、必要に応じてCRT表
示装置を待機モードにすることを特徴とするCRT表示
装置の制御方式。4. A CRT to be inserted into the image data signal line.
A control system for a CRT display device, wherein digital data for controlling the display device is used as data for controlling power consumption of the CRT display device, and the CRT display device is set to a standby mode as necessary.
表示装置制御用デジタルデータとしてCRT表示装置の
垂直同期周波数、水平同期周波数、画面位置、輝度、コ
ントラスト、電源を制御するデータのうち少なくとも一
つを含み、該含まれたデータによりCRT表示装置の制
御を行うことを特徴とする請求項1乃至3記載のCRT
表示装置の制御方式。5. A CRT to be inserted into the image data signal line
The display device control digital data includes at least one of vertical control frequency, horizontal control frequency, screen position, brightness, contrast, and power control data of the CRT display device, and the CRT display device is controlled by the included data. The CRT according to claim 1, wherein
Display system control method.
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1993
- 1993-03-08 JP JP07304293A patent/JP3290744B2/en not_active Expired - Fee Related
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US6667730B1 (en) | 1996-05-09 | 2003-12-23 | Fujitsu Display Technologies Corporation | Display and method of and drive circuit for driving the display |
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