JPH06244359A - 多層チップ - Google Patents
多層チップInfo
- Publication number
- JPH06244359A JPH06244359A JP5030909A JP3090993A JPH06244359A JP H06244359 A JPH06244359 A JP H06244359A JP 5030909 A JP5030909 A JP 5030909A JP 3090993 A JP3090993 A JP 3090993A JP H06244359 A JPH06244359 A JP H06244359A
- Authority
- JP
- Japan
- Prior art keywords
- magnetic
- magnetic pole
- film
- chips
- magnetized
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06589—Thermal management, e.g. cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】
【目的】 複雑な積層技術を要することなく、実装密度
を上げることができる多層チップを得る。 【構成】 積層される半導体チップ１の上面２ａと下面
２ｂを、それぞれ絶縁及び磁気遮蔽用保護膜３で被うと
共にその保護膜３上に磁性膜４を被覆して平坦化し、該
磁性膜４の領域を細分化してその細分化した領域を所定
の磁極配列パターンに従って磁化し、かつ積層される半
導体チップ１の対向面の磁極配列パターンを相反する磁
極の磁極配列パターンで磁化して接合する。
を上げることができる多層チップを得る。 【構成】 積層される半導体チップ１の上面２ａと下面
２ｂを、それぞれ絶縁及び磁気遮蔽用保護膜３で被うと
共にその保護膜３上に磁性膜４を被覆して平坦化し、該
磁性膜４の領域を細分化してその細分化した領域を所定
の磁極配列パターンに従って磁化し、かつ積層される半
導体チップ１の対向面の磁極配列パターンを相反する磁
極の磁極配列パターンで磁化して接合する。
Description
【０００１】
【産業上の利用分野】この発明は、高密度実装を実現す
るための多層チップに関し、特に、半導体チップを積層
してなる超大規模集積回路の他に、集積技術を必要とす
るずべての工業製品に適用して好適なものである。
るための多層チップに関し、特に、半導体チップを積層
してなる超大規模集積回路の他に、集積技術を必要とす
るずべての工業製品に適用して好適なものである。
【０００２】
【従来の技術】従来、例えば機能体を構成する素子を複
数集積してなる半導体チップは１つ１つを個別にパッケ
ージしてきたが、パッケージの部分に体積がとられ高密
度化に限界があり、実装密度を上げることができなかっ
た。また、実装密度を上げるために、基板を幾層にも積
み重ねて高密度化を図るものがあるが、その際、高度で
かつ複雑な積層技術を必要としていた。
数集積してなる半導体チップは１つ１つを個別にパッケ
ージしてきたが、パッケージの部分に体積がとられ高密
度化に限界があり、実装密度を上げることができなかっ
た。また、実装密度を上げるために、基板を幾層にも積
み重ねて高密度化を図るものがあるが、その際、高度で
かつ複雑な積層技術を必要としていた。
【０００３】
【発明が解決しようとする課題】上述したように、従
来、集積技術を必要とする工業製品、例えば半導体チッ
プを積層して多層にする場合、複雑な積層技術を要し、
高密度化にも限界があり、実装密度を上げることが困難
であった。
来、集積技術を必要とする工業製品、例えば半導体チッ
プを積層して多層にする場合、複雑な積層技術を要し、
高密度化にも限界があり、実装密度を上げることが困難
であった。
【０００４】この発明は上述した従来例における問題点
を解消するためになされたもので、チップそのものを立
体的に組み立てることによって高密度化を図ることがで
きる多層チップを得ることを目的とするものである。
を解消するためになされたもので、チップそのものを立
体的に組み立てることによって高密度化を図ることがで
きる多層チップを得ることを目的とするものである。
【０００５】
【課題を解決するための手段】この発明の請求項１に係
る多層チップは、機能素子を有するチップを複数積層し
た多層チップにおいて、積層されるチップの対向面を、
それぞれ絶縁及び磁気遮蔽用保護膜で被うと共にその保
護膜上に磁性膜を被覆して平坦化し、該磁性膜の領域を
細分化してその細分化した領域を所定の磁極配列パター
ンに従って磁化し、かつ積層されるチップの対向面の磁
極配列パターンを相反する磁極の磁極配列パターンで磁
化して接合したことを特徴とするものである。
る多層チップは、機能素子を有するチップを複数積層し
た多層チップにおいて、積層されるチップの対向面を、
それぞれ絶縁及び磁気遮蔽用保護膜で被うと共にその保
護膜上に磁性膜を被覆して平坦化し、該磁性膜の領域を
細分化してその細分化した領域を所定の磁極配列パター
ンに従って磁化し、かつ積層されるチップの対向面の磁
極配列パターンを相反する磁極の磁極配列パターンで磁
化して接合したことを特徴とするものである。
【０００６】また、請求項２に係る多層チップは、請求
項１記載の多層チップにおいて、上記磁性膜の磁極配列
パターンに、少なくとも１個以上の磁極が空白となる領
域を設けたことを特徴とするものである。
項１記載の多層チップにおいて、上記磁性膜の磁極配列
パターンに、少なくとも１個以上の磁極が空白となる領
域を設けたことを特徴とするものである。
【０００７】また、請求項３に係る多層チップは、請求
項１または２記載の多層チップにおいて、所定の磁極配
列パターンで磁化させた上記磁性膜上に接触保護膜を被
覆して、その接触保護膜の表面を平坦化したことを特徴
とするものである。
項１または２記載の多層チップにおいて、所定の磁極配
列パターンで磁化させた上記磁性膜上に接触保護膜を被
覆して、その接触保護膜の表面を平坦化したことを特徴
とするものである。
【０００８】さらに、請求項４に係る多層チップは、請
求項１ないし３のいずれかに記載の多層チップにおい
て、上記チップを電気的機能を有する半導体チップとし
たことを特徴とするものである。
求項１ないし３のいずれかに記載の多層チップにおい
て、上記チップを電気的機能を有する半導体チップとし
たことを特徴とするものである。
【０００９】
【作用】この発明の請求項１に係る多層チップにおいて
は、積層されるチップの対向面を、それぞれ絶縁及び磁
気遮蔽用保護膜で被うと共にその保護膜上に磁性膜を被
覆して平坦化し、該磁性膜の領域を細分化してその細分
化した領域を所定の磁極配列パターンに従って磁化し、
かつ積層されるチップの対向面の磁極配列パターンを相
反する磁極の磁極配列パターンで磁化することにより、
チップ間を接合する。
は、積層されるチップの対向面を、それぞれ絶縁及び磁
気遮蔽用保護膜で被うと共にその保護膜上に磁性膜を被
覆して平坦化し、該磁性膜の領域を細分化してその細分
化した領域を所定の磁極配列パターンに従って磁化し、
かつ積層されるチップの対向面の磁極配列パターンを相
反する磁極の磁極配列パターンで磁化することにより、
チップ間を接合する。
【００１０】また、請求項２に係る多層チップにおいて
は、上記磁性膜の磁極配列パターンに、少なくとも１個
以上の磁極が空白となる領域を設けることにより、チッ
プ間の接合の際の位置合わせが容易かつ正確になる。
は、上記磁性膜の磁極配列パターンに、少なくとも１個
以上の磁極が空白となる領域を設けることにより、チッ
プ間の接合の際の位置合わせが容易かつ正確になる。
【００１１】また、請求項３に係る多層チップにおいて
は、所定の磁極配列パターンで磁化させた上記磁性膜上
に接触保護膜を被覆して、その接触保護膜の表面を平坦
化することにより、チップ間の接合の際に上記磁性膜を
保護する。
は、所定の磁極配列パターンで磁化させた上記磁性膜上
に接触保護膜を被覆して、その接触保護膜の表面を平坦
化することにより、チップ間の接合の際に上記磁性膜を
保護する。
【００１２】さらに、請求項４に係る多層チップにおい
ては、上記チップを電気的機能を有する半導体チップと
することにより、半導体チップを積層してなる超大規模
集積回路に適用する。
ては、上記チップを電気的機能を有する半導体チップと
することにより、半導体チップを積層してなる超大規模
集積回路に適用する。
【００１３】
【実施例】以下、この発明の一実施例を図に基づいて説
明する。図１はこの発明の一実施例に係る半導体チップ
を示すもので、同図（ａ）は斜視図、同図（ｂ）は平面
図、同図（ｃ）は同図（ｂ）のＡ−Ａ線断面図である。
これら図において、１は検査済みの集積回路のウエハに
所定の処理を施してカッティングした半導体チップ、２
ａと２ｂはこの半導体チップ１の上面と下面をそれぞれ
示す。
明する。図１はこの発明の一実施例に係る半導体チップ
を示すもので、同図（ａ）は斜視図、同図（ｂ）は平面
図、同図（ｃ）は同図（ｂ）のＡ−Ａ線断面図である。
これら図において、１は検査済みの集積回路のウエハに
所定の処理を施してカッティングした半導体チップ、２
ａと２ｂはこの半導体チップ１の上面と下面をそれぞれ
示す。
【００１４】上記半導体チップ１の上面２ａと下面２ｂ
は、保護膜３で被われ、さらに上に磁性膜４が被覆され
ている。上記磁性膜４は、ＣＶＤ法によって形成され、
磁極化されその表面が平坦化された接着部分４ａと、１
００μm程度の幅を有して外界に接続される端子部分４
ｂとに区分けされ、上記端子部分４ｂは溝５によって他
の領域と接触しないようになっている。なお、上記半導
体チップ１の上面２ａ側には、基体８上に機能体を構成
する複数の素子を有する集積回路部分７が設けられ、こ
の集積回路部分７の上に上記保護膜３が設けられ、該保
護膜３は絶縁材のほかに磁気遮蔽材を包含している。
は、保護膜３で被われ、さらに上に磁性膜４が被覆され
ている。上記磁性膜４は、ＣＶＤ法によって形成され、
磁極化されその表面が平坦化された接着部分４ａと、１
００μm程度の幅を有して外界に接続される端子部分４
ｂとに区分けされ、上記端子部分４ｂは溝５によって他
の領域と接触しないようになっている。なお、上記半導
体チップ１の上面２ａ側には、基体８上に機能体を構成
する複数の素子を有する集積回路部分７が設けられ、こ
の集積回路部分７の上に上記保護膜３が設けられ、該保
護膜３は絶縁材のほかに磁気遮蔽材を包含している。
【００１５】上記磁性膜４の接着部分４ａは、図２に示
すように、微細な領域でＮ極とＳ極とに分割され、この
Ｎ極とＳ極との配列は後述する所定の磁極配列パターン
によって定められている。また、上記端子部分４ｂに
は、多層基板で使用されているスルーホールのように上
から下にドリルまたはレーザ等で80μmφ程度の貫通孔
６が形成され、その貫通孔６の中はアルミメッキされて
おり、保護膜３下の基体８上に積載された集積回路部分
７は上記貫通孔６を介して外界と接続される。
すように、微細な領域でＮ極とＳ極とに分割され、この
Ｎ極とＳ極との配列は後述する所定の磁極配列パターン
によって定められている。また、上記端子部分４ｂに
は、多層基板で使用されているスルーホールのように上
から下にドリルまたはレーザ等で80μmφ程度の貫通孔
６が形成され、その貫通孔６の中はアルミメッキされて
おり、保護膜３下の基体８上に積載された集積回路部分
７は上記貫通孔６を介して外界と接続される。
【００１６】ここで、上記磁性膜４の接着部分４ａは、
図２に示す如く、所定の磁極配列パターンの繰り返しで
Ｎ極とＳ極とに磁化された領域に細分化されるものであ
るが、これは１個の微細な領域を１００μm四方とした
ときに、Ｎ極とＳ極との繰り返しで１mm四方を１０×１
０個細分化させ、磁性膜４の接着部分４ａ全体を磁化さ
せている。
図２に示す如く、所定の磁極配列パターンの繰り返しで
Ｎ極とＳ極とに磁化された領域に細分化されるものであ
るが、これは１個の微細な領域を１００μm四方とした
ときに、Ｎ極とＳ極との繰り返しで１mm四方を１０×１
０個細分化させ、磁性膜４の接着部分４ａ全体を磁化さ
せている。
【００１７】そして、Ｎ極とＳ極の配列は、図３に示す
ように、Ｂ１１行は「ＮＮＳＳＳＮＳＳＮＮ」となり、
同様に、Ａ１１列も「ＮＮＳＳＳＮＳＳＮＮ」となり、
Ｂ１３行のように、最初がＳ極で始まるときはＢ１１行
とは逆の配列順序、すなわち「ＳＳＮＮＮＳＮＮＳＳ」
となる。これはＢ１１〜Ｂ１９、Ｂ１０行までこのパタ
ーンで模様化していった場合でも、Ａ１１〜Ａ１９、Ａ
１０までの列を同様にパターン化していった場合でも同
じである。
ように、Ｂ１１行は「ＮＮＳＳＳＮＳＳＮＮ」となり、
同様に、Ａ１１列も「ＮＮＳＳＳＮＳＳＮＮ」となり、
Ｂ１３行のように、最初がＳ極で始まるときはＢ１１行
とは逆の配列順序、すなわち「ＳＳＮＮＮＳＮＮＳＳ」
となる。これはＢ１１〜Ｂ１９、Ｂ１０行までこのパタ
ーンで模様化していった場合でも、Ａ１１〜Ａ１９、Ａ
１０までの列を同様にパターン化していった場合でも同
じである。
【００１８】今、仮に、図１に示す半導体チップ１の上
面２ａの磁性膜４の接着部分４ａを図３に示す磁極配列
パターンで磁極化させておき、２個重ね合わせるときに
上面に接着する上の階の半導体チップ１の下面２ｂを上
記上面２ａと反対の磁極配列パターンで磁化させておけ
ば、正確な位置で重ねられる場合、Ｎ極とＳ極とが正反
対の磁極でぴたりと重ね合わされることになる。
面２ａの磁性膜４の接着部分４ａを図３に示す磁極配列
パターンで磁極化させておき、２個重ね合わせるときに
上面に接着する上の階の半導体チップ１の下面２ｂを上
記上面２ａと反対の磁極配列パターンで磁化させておけ
ば、正確な位置で重ねられる場合、Ｎ極とＳ極とが正反
対の磁極でぴたりと重ね合わされることになる。
【００１９】また、半導体チップ１を磁極化する際に、
同一チップの上面２ａと下面２ｂとの対称な位置にある
磁極化部分は必ず同一磁極で磁化させる必要がある。こ
れは、仮に反対の磁極にすると、図４に示すように、電
子ｅが偏向し磁極化させることができなくなるからであ
る。このことから、例えば、偶数階に位置する半導体チ
ップ１と奇数階に位置する半導体チップ１とは上面２ａ
と下面２ｂとでそれぞれ同じ磁極でかつ偶数階は奇数階
の反対の磁極配列パターンにしておかなければならな
い。
同一チップの上面２ａと下面２ｂとの対称な位置にある
磁極化部分は必ず同一磁極で磁化させる必要がある。こ
れは、仮に反対の磁極にすると、図４に示すように、電
子ｅが偏向し磁極化させることができなくなるからであ
る。このことから、例えば、偶数階に位置する半導体チ
ップ１と奇数階に位置する半導体チップ１とは上面２ａ
と下面２ｂとでそれぞれ同じ磁極でかつ偶数階は奇数階
の反対の磁極配列パターンにしておかなければならな
い。
【００２０】また、上述した如く、磁極配列パターンの
磁性膜４の接着部分４ａを有する半導体チップ１を重ね
合わせるとき、仮に１００μmずれて重ねられた場合、
図５に示すように、Ａ１１、Ａ１２〜Ａ１９、Ａ１０の
部分に配列された１０個の磁極配列パターン「ＮＮＳＳ
ＳＮＳＳＮＮ」に対し、Ｉ行に示される磁極配列パター
ン「 ＳＳＮＮＮＳＮＮＳ」は４個の部分が同じ磁極に
なって反発し合うため、接合する力は１０個で４個打ち
消し合うから完全に密着した場合の力を１０とすれば、
２の力でしか接合しない。
磁性膜４の接着部分４ａを有する半導体チップ１を重ね
合わせるとき、仮に１００μmずれて重ねられた場合、
図５に示すように、Ａ１１、Ａ１２〜Ａ１９、Ａ１０の
部分に配列された１０個の磁極配列パターン「ＮＮＳＳ
ＳＮＳＳＮＮ」に対し、Ｉ行に示される磁極配列パター
ン「 ＳＳＮＮＮＳＮＮＳ」は４個の部分が同じ磁極に
なって反発し合うため、接合する力は１０個で４個打ち
消し合うから完全に密着した場合の力を１０とすれば、
２の力でしか接合しない。
【００２１】この図５では、例えばＡ１１、Ａ１２〜Ａ
１９、Ａ１０の部分に配列された１０個の磁極配列パタ
ーン「ＮＮＳＳＳＮＳＳＮＮ」の繰り返しに対し、Ｃ列
のＩ、II、・・・、IXに示す磁極配列パターンが１００
μmずつずれていった際の打ち消し合う個数をＤ列に示
しており、磁極配列パターン「ＮＮＳＳＳＮＳＳＮＮ」
の繰り返しを有する半導体チップに対し、Ｃ列のＩ、I
I、・・・、IXの行に示されている磁極配列パターンは
偶数階に搭載される半導体チップの場合を示している。
１９、Ａ１０の部分に配列された１０個の磁極配列パタ
ーン「ＮＮＳＳＳＮＳＳＮＮ」の繰り返しに対し、Ｃ列
のＩ、II、・・・、IXに示す磁極配列パターンが１００
μmずつずれていった際の打ち消し合う個数をＤ列に示
しており、磁極配列パターン「ＮＮＳＳＳＮＳＳＮＮ」
の繰り返しを有する半導体チップに対し、Ｃ列のＩ、I
I、・・・、IXの行に示されている磁極配列パターンは
偶数階に搭載される半導体チップの場合を示している。
【００２２】図５に示されるように、例えば、２００μ
mずれると、６個の磁極部分が同じ磁極で打ち消し合う
ために、上の階と下の階の半導体チップは接着しないこ
とになる。IIないしVIII行の磁極配列パターン、すなわ
ち２００〜８００μm ずれる磁極配列パターンでは６個
打ち消し合うので接着しないことになる。さらに、IX行
の磁極配列パターンのように、９００μmずれると、２
の力でしか接着しないことになる。
mずれると、６個の磁極部分が同じ磁極で打ち消し合う
ために、上の階と下の階の半導体チップは接着しないこ
とになる。IIないしVIII行の磁極配列パターン、すなわ
ち２００〜８００μm ずれる磁極配列パターンでは６個
打ち消し合うので接着しないことになる。さらに、IX行
の磁極配列パターンのように、９００μmずれると、２
の力でしか接着しないことになる。
【００２３】そして、１０００μm、すなわち１mmずれ
ると、全く同じ磁極配列パターンとなって接合すること
になるが、１mmも違えば肉眼でも判別可能になる。した
がって、例えば複数の半導体チップを積層する際、下の
階の半導体チップを固定させておき、上の階の半導体チ
ップを８の力で前後左右に動かせてやれば、動かなくな
った地点が正確に重なり合い、端子部分４ｂと端子部分
４ｂとが密着する地点となる。なお、この説明は左右の
行について示したが、上下の列についても同様である。
ると、全く同じ磁極配列パターンとなって接合すること
になるが、１mmも違えば肉眼でも判別可能になる。した
がって、例えば複数の半導体チップを積層する際、下の
階の半導体チップを固定させておき、上の階の半導体チ
ップを８の力で前後左右に動かせてやれば、動かなくな
った地点が正確に重なり合い、端子部分４ｂと端子部分
４ｂとが密着する地点となる。なお、この説明は左右の
行について示したが、上下の列についても同様である。
【００２４】また、図６に示すように、例えば、上の階
すなわち偶数階に乗せるＣ列のＩ、II、・・・、IXの行
に示される半導体チップの磁極配列パターンを、図５に
示す１０個の磁極配列パターンのうち最初と最後のＳ極
を磁化しないで空白のままにすると、Ｄ列に示すよう
に、８個の磁極部分で最低４個が打ち消し合うことにな
り、複数の半導体チップの積層時に、同様にして、上の
階の半導体チップを上下左右に動かせば動かなくなった
地点が正確な位置に重なり合うことになり、容易に接合
することができる。なお、図６に点線で示したＳ極は磁
化しない空白域を示す。
すなわち偶数階に乗せるＣ列のＩ、II、・・・、IXの行
に示される半導体チップの磁極配列パターンを、図５に
示す１０個の磁極配列パターンのうち最初と最後のＳ極
を磁化しないで空白のままにすると、Ｄ列に示すよう
に、８個の磁極部分で最低４個が打ち消し合うことにな
り、複数の半導体チップの積層時に、同様にして、上の
階の半導体チップを上下左右に動かせば動かなくなった
地点が正確な位置に重なり合うことになり、容易に接合
することができる。なお、図６に点線で示したＳ極は磁
化しない空白域を示す。
【００２５】また、図５において、磁極配列パターンの
ずれが１００μmでなく、２５μmずれがある地点ではち
ょうど８の力で接合し合うことになり、積層される半導
体チップ１の端子部分４ｂと端子部分４ｂが２５μmの
誤差がでて重なることになるが、端子部分４ｂと端子部
分４ｂあるいは端子部分４ｂと接着部分４ａとの間の溝
５の幅を５０〜１００μmにしておけば、互いに接触す
ることはないが、何倍も積み重ねていった際に、端子部
分４ｂと接着部分４ａとで接触が起こる可能性があるの
で、磁性膜４に接触保護膜をカバーした方が良い。
ずれが１００μmでなく、２５μmずれがある地点ではち
ょうど８の力で接合し合うことになり、積層される半導
体チップ１の端子部分４ｂと端子部分４ｂが２５μmの
誤差がでて重なることになるが、端子部分４ｂと端子部
分４ｂあるいは端子部分４ｂと接着部分４ａとの間の溝
５の幅を５０〜１００μmにしておけば、互いに接触す
ることはないが、何倍も積み重ねていった際に、端子部
分４ｂと接着部分４ａとで接触が起こる可能性があるの
で、磁性膜４に接触保護膜をカバーした方が良い。
【００２６】なお、このような接触保護膜を被覆するこ
とにより磁力が下がることを考慮する必要がある。同様
に、上述した如く、磁極配列パターンに空白域を設けて
も誤差がでたときに接合力が完全に０となることはな
く、図６の場合は図５に比較して８から９の力に磁力が
落ちてしまうことを考慮する必要がある。
とにより磁力が下がることを考慮する必要がある。同様
に、上述した如く、磁極配列パターンに空白域を設けて
も誤差がでたときに接合力が完全に０となることはな
く、図６の場合は図５に比較して８から９の力に磁力が
落ちてしまうことを考慮する必要がある。
【００２７】次に、図１に示す処理が施された半導体チ
ップ１の例えば４ＭＤＲＡＭを図７に示すような４階建
ての１６ＭＤＲＡＭにする場合について説明する。ま
ず、半導体チップＣ１の底を真空にするような装置で固
定化させておき、半導体チップＣ２を空気を抜くチュー
ブのようなもので真空にする力で吸い上げ、半導体チッ
プＣ１とＣ２が密着したときの力を１０とすれば、８の
力で半導体チップＣ２を前後左右に動かしていく。
ップ１の例えば４ＭＤＲＡＭを図７に示すような４階建
ての１６ＭＤＲＡＭにする場合について説明する。ま
ず、半導体チップＣ１の底を真空にするような装置で固
定化させておき、半導体チップＣ２を空気を抜くチュー
ブのようなもので真空にする力で吸い上げ、半導体チッ
プＣ１とＣ２が密着したときの力を１０とすれば、８の
力で半導体チップＣ２を前後左右に動かしていく。
【００２８】このようにして、動かなくなった地点が正
確に重なった地点となるので、動かなくなった地点、あ
るいは半導体チップを上からレーザを照射する検査器で
正確な位置に乗せられた時点で、半導体チップ同士が接
合している領域を、プリント基板の実装で使用されてい
るＹＡＧレーザ半田等で接合させる。同様な方法で、半
導体チップＣ３及びＣ４を接合させればよい。また、放
熱板を必要とする際には、例えば半導体チップＣ２とＣ
３の間に放熱板のチップを同様な方法で乗せていけば良
い。
確に重なった地点となるので、動かなくなった地点、あ
るいは半導体チップを上からレーザを照射する検査器で
正確な位置に乗せられた時点で、半導体チップ同士が接
合している領域を、プリント基板の実装で使用されてい
るＹＡＧレーザ半田等で接合させる。同様な方法で、半
導体チップＣ３及びＣ４を接合させればよい。また、放
熱板を必要とする際には、例えば半導体チップＣ２とＣ
３の間に放熱板のチップを同様な方法で乗せていけば良
い。
【００２９】なお、磁性膜４の材料としては、現在研究
が進んでいる垂直磁気記録方式のＣｏ−ＣｒとＮｉ−Ｆ
ｅの二層合金媒体（材料ガスはフェロセンとニケロンの
混合ガスで窒素レーザを照射してＦｅ／Ｎｉの膜をつく
り、同様にＣＶＤ法でＣｏ／Ｃｒを成膜する）の膜を使
用すれば垂直に磁化させることができるので、磁束密度
を上げ強い磁力を得ることができる。あるいはフェライ
ト微粒子を磁性塗料の上に塗布させて垂直配向の磁性膜
を得ることもできる。または光磁気メモリの材料で強い
薄膜磁石を得ることも近い将来可能となる。
が進んでいる垂直磁気記録方式のＣｏ−ＣｒとＮｉ−Ｆ
ｅの二層合金媒体（材料ガスはフェロセンとニケロンの
混合ガスで窒素レーザを照射してＦｅ／Ｎｉの膜をつく
り、同様にＣＶＤ法でＣｏ／Ｃｒを成膜する）の膜を使
用すれば垂直に磁化させることができるので、磁束密度
を上げ強い磁力を得ることができる。あるいはフェライ
ト微粒子を磁性塗料の上に塗布させて垂直配向の磁性膜
を得ることもできる。または光磁気メモリの材料で強い
薄膜磁石を得ることも近い将来可能となる。
【００３０】このようにして造られた４階建てのドラム
を現在使用されているリードフレームの半導体チップを
置く部分に少し深いくぼみを造り、その部分に半導体チ
ップを乗せて同様に製品化すれば４ＭＤＲＡＭの半導体
を得ることができる。
を現在使用されているリードフレームの半導体チップを
置く部分に少し深いくぼみを造り、その部分に半導体チ
ップを乗せて同様に製品化すれば４ＭＤＲＡＭの半導体
を得ることができる。
【００３１】その他に、図８に示すように、アルミニウ
ムで配線を施し保護膜３を被わせて必要な部分に、上述
した磁性膜４上に所定の磁極配列パータンにしたがって
磁化した接着部分４ａと端子部分４ｂをつくったプリン
ト基板９上に、上記構成による半導体チップ１を上述し
た方法で搭載させればマイクロプロセッサでもテレビで
も何でも製品化することができる。
ムで配線を施し保護膜３を被わせて必要な部分に、上述
した磁性膜４上に所定の磁極配列パータンにしたがって
磁化した接着部分４ａと端子部分４ｂをつくったプリン
ト基板９上に、上記構成による半導体チップ１を上述し
た方法で搭載させればマイクロプロセッサでもテレビで
も何でも製品化することができる。
【００３２】また、スーパコンピュータでもハイビジョ
ンテレビにおいても超高密度実装が要望されているが、
この発明はその要望に応えるものであり、光メモリ、磁
気メモリに代わるＩＣメモリの道を開く可能性があり、
また、液晶ディスプレイにおいて走査線４０本ばかりを
１本にして単純マトリックスのディスプレイを製作こと
もできる。
ンテレビにおいても超高密度実装が要望されているが、
この発明はその要望に応えるものであり、光メモリ、磁
気メモリに代わるＩＣメモリの道を開く可能性があり、
また、液晶ディスプレイにおいて走査線４０本ばかりを
１本にして単純マトリックスのディスプレイを製作こと
もできる。
【００３３】
【発明の効果】以上のように、この発明の請求項１によ
れば、積層されるチップの対向面を、それぞれ絶縁及び
磁気遮蔽用保護膜で被うと共にその保護膜上に磁性膜を
被覆して平坦化し、該磁性膜の領域を細分化してその細
分化した領域を所定の磁極配列パターンに従って磁化
し、かつ積層されるチップの対向面の磁極配列パターン
を相反する磁極の磁極配列パターンで磁化するようにし
たので、集積技術を必要とする工業製品を製作するの
に、チップを積層して多層にする場合に、複雑な積層技
術を要することなく、かつ簡単に複数のチップを接合す
ることができ、実装密度を上げることができるという効
果を奏する。
れば、積層されるチップの対向面を、それぞれ絶縁及び
磁気遮蔽用保護膜で被うと共にその保護膜上に磁性膜を
被覆して平坦化し、該磁性膜の領域を細分化してその細
分化した領域を所定の磁極配列パターンに従って磁化
し、かつ積層されるチップの対向面の磁極配列パターン
を相反する磁極の磁極配列パターンで磁化するようにし
たので、集積技術を必要とする工業製品を製作するの
に、チップを積層して多層にする場合に、複雑な積層技
術を要することなく、かつ簡単に複数のチップを接合す
ることができ、実装密度を上げることができるという効
果を奏する。
【００３４】また、請求項２によれば、上記磁性膜の磁
極配列パターンに、少なくとも１個以上の磁極が空白と
なる領域を設けることにより、チップ間の接合の際の位
置合わせが容易かつ正確になるという効果を奏する。
極配列パターンに、少なくとも１個以上の磁極が空白と
なる領域を設けることにより、チップ間の接合の際の位
置合わせが容易かつ正確になるという効果を奏する。
【００３５】また、請求項３によれば、所定の磁極配列
パターンで磁化させた上記磁性膜上に接触保護膜を被覆
して、その接触保護膜の表面を平坦化することにより、
チップ間の接合の際に接触によって上記磁性膜が剥がれ
るのを防止して所定の磁極配列パターンで磁化させた上
記磁性膜を保護することができるという効果を奏する。
パターンで磁化させた上記磁性膜上に接触保護膜を被覆
して、その接触保護膜の表面を平坦化することにより、
チップ間の接合の際に接触によって上記磁性膜が剥がれ
るのを防止して所定の磁極配列パターンで磁化させた上
記磁性膜を保護することができるという効果を奏する。
【００３６】さらに、請求項４によれば、上記チップは
電気的機能を有する半導体チップとすることにより、半
導体チップを積層して超大規模集積回路を製作するのに
適用することができ、複雑な積層技術を要することな
く、かつ簡単に複数の半導体チップを接合して実装密度
を上げることができるという効果を奏する。
電気的機能を有する半導体チップとすることにより、半
導体チップを積層して超大規模集積回路を製作するのに
適用することができ、複雑な積層技術を要することな
く、かつ簡単に複数の半導体チップを接合して実装密度
を上げることができるという効果を奏する。
【図１】この発明の一実施例に係る多層チップを説明す
る構成図である。
る構成図である。
【図２】図１の磁性膜４の接着部分４ｂの説明図であ
る。
る。
【図３】上記磁性膜４の接着部分４ｂの磁極配列パター
ンの説明図である。
ンの説明図である。
【図４】同一半導体チップ１の上面と下面での上記接着
部分４ｂの磁極配列パターンの磁極配置説明図である。
部分４ｂの磁極配列パターンの磁極配置説明図である。
【図５】半導体チップ１の接合の際接合位置のずれに基
づく接合力の違いを説明する説明図である。
づく接合力の違いを説明する説明図である。
【図６】上記磁性膜４の接着部分４ｂの磁極配列パター
ンに空白域を設けた場合の接合力の違いを説明する説明
図である。
ンに空白域を設けた場合の接合力の違いを説明する説明
図である。
【図７】半導体チップ１の４層積層時の説明図である。
【図８】プリント基板へのチップの搭載時の説明図であ
る。
る。
１ 半導体チップ ２ａ 上面 ２ｂ 下面 ３ 絶縁及び磁気遮蔽用保護膜 ４ 磁性膜 ４ａ 接着部分 ４ｂ 端子部分 ５ 溝 ６ 貫通孔 ７ 集積回路部分 ８ 基体 ９ プリント基板
Claims (4)
- 【請求項１】 機能素子を有するチップを複数積層した
多層チップにおいて、積層されるチップの対向面を、そ
れぞれ絶縁及び磁気遮蔽用保護膜で被うと共にその保護
膜上に磁性膜を被覆して平坦化し、該磁性膜の領域を細
分化してその細分化した領域を所定の磁極配列パターン
に従って磁化し、かつ積層されるチップの対向面の磁極
配列パターンを相反する磁極の磁極配列パターンで磁化
して接合したことを特徴とする多層チップ。 - 【請求項２】 請求項１記載の多層チップにおいて、上
記磁性膜の磁極配列パターンに、少なくとも１個以上の
磁極が空白となる領域を設けたことを特徴とする多層チ
ップ。 - 【請求項３】 請求項１または２記載の多層チップにお
いて、所定の磁極配列パターンで磁化させた上記磁性膜
上に接触保護膜を被覆して、その接触保護膜の表面を平
坦化したことを特徴とする多層チップ。 - 【請求項４】 請求項１ないし３のいずれかに記載の多
層チップにおいて、上記チップは電気的機能素子を有す
る半導体チップであることを特徴とする多層チップ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030909A JPH06244359A (ja) | 1993-02-19 | 1993-02-19 | 多層チップ |
| US08/197,932 US5408123A (en) | 1993-02-19 | 1994-02-17 | Functional chip to be used while stacked on another chip and stack structure formed by the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030909A JPH06244359A (ja) | 1993-02-19 | 1993-02-19 | 多層チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244359A true JPH06244359A (ja) | 1994-09-02 |
Family
ID=12316841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5030909A Pending JPH06244359A (ja) | 1993-02-19 | 1993-02-19 | 多層チップ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5408123A (ja) |
| JP (1) | JPH06244359A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217222A (ja) * | 2004-01-30 | 2005-08-11 | Sony Corp | 集積回路装置 |
| JP2009004622A (ja) * | 2007-06-22 | 2009-01-08 | Sony Corp | 半導体装置 |
| JP2010199113A (ja) * | 2009-02-23 | 2010-09-09 | Nec Corp | ３次元半導体集積回路及びその製造方法 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0147259B1 (ko) * | 1994-10-27 | 1998-08-01 | 김광호 | 적층형 패키지 및 그 제조방법 |
| US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
| JP2716012B2 (ja) * | 1995-08-10 | 1998-02-18 | 日本電気株式会社 | 半導体パッケージ及びその実装方法 |
| US6002177A (en) | 1995-12-27 | 1999-12-14 | International Business Machines Corporation | High density integrated circuit packaging with chip stacking and via interconnections |
| US6809421B1 (en) | 1996-12-02 | 2004-10-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
| US6163459A (en) * | 1997-07-25 | 2000-12-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor mounting system and semiconductor chip |
| US6096576A (en) | 1997-09-02 | 2000-08-01 | Silicon Light Machines | Method of producing an electrical interface to an integrated circuit device having high density I/O count |
| US6303986B1 (en) | 1998-07-29 | 2001-10-16 | Silicon Light Machines | Method of and apparatus for sealing an hermetic lid to a semiconductor die |
| KR100844612B1 (ko) * | 2000-04-04 | 2008-07-07 | 엔이씨 도낀 가부시끼가이샤 | 반도체 소자와 전자기 노이즈 억제체 |
| US6707591B2 (en) | 2001-04-10 | 2004-03-16 | Silicon Light Machines | Angled illumination for a single order light modulator based projection system |
| US6747781B2 (en) | 2001-06-25 | 2004-06-08 | Silicon Light Machines, Inc. | Method, apparatus, and diffuser for reducing laser speckle |
| US6782205B2 (en) | 2001-06-25 | 2004-08-24 | Silicon Light Machines | Method and apparatus for dynamic equalization in wavelength division multiplexing |
| US6829092B2 (en) | 2001-08-15 | 2004-12-07 | Silicon Light Machines, Inc. | Blazed grating light valve |
| US6800238B1 (en) | 2002-01-15 | 2004-10-05 | Silicon Light Machines, Inc. | Method for domain patterning in low coercive field ferroelectrics |
| US6728023B1 (en) | 2002-05-28 | 2004-04-27 | Silicon Light Machines | Optical device arrays with optimized image resolution |
| US6767751B2 (en) | 2002-05-28 | 2004-07-27 | Silicon Light Machines, Inc. | Integrated driver process flow |
| US6822797B1 (en) | 2002-05-31 | 2004-11-23 | Silicon Light Machines, Inc. | Light modulator structure for producing high-contrast operation using zero-order light |
| US6829258B1 (en) | 2002-06-26 | 2004-12-07 | Silicon Light Machines, Inc. | Rapidly tunable external cavity laser |
| US6813059B2 (en) | 2002-06-28 | 2004-11-02 | Silicon Light Machines, Inc. | Reduced formation of asperities in contact micro-structures |
| US6801354B1 (en) | 2002-08-20 | 2004-10-05 | Silicon Light Machines, Inc. | 2-D diffraction grating for substantially eliminating polarization dependent losses |
| US6712480B1 (en) | 2002-09-27 | 2004-03-30 | Silicon Light Machines | Controlled curvature of stressed micro-structures |
| US6806997B1 (en) | 2003-02-28 | 2004-10-19 | Silicon Light Machines, Inc. | Patterned diffractive light modulator ribbon for PDL reduction |
| US6829077B1 (en) | 2003-02-28 | 2004-12-07 | Silicon Light Machines, Inc. | Diffractive light modulator with dynamically rotatable diffraction plane |
| JP3646719B2 (ja) * | 2003-06-19 | 2005-05-11 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| TW200741959A (en) * | 2006-04-20 | 2007-11-01 | Min-Chang Dong | A die and method fabricating the same |
| US7838967B2 (en) * | 2008-04-24 | 2010-11-23 | Powertech Technology Inc. | Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips |
| US8159065B2 (en) | 2009-03-06 | 2012-04-17 | Hynix Semiconductor Inc. | Semiconductor package having an internal cooling system |
| JP4472023B1 (ja) * | 2009-12-11 | 2010-06-02 | 有限会社ナプラ | 電子デバイス用基板、電子デバイス用積層体、電子デバイス及びそれらの製造方法 |
| US9070851B2 (en) | 2010-09-24 | 2015-06-30 | Seoul Semiconductor Co., Ltd. | Wafer-level light emitting diode package and method of fabricating the same |
| US9257396B2 (en) | 2014-05-22 | 2016-02-09 | Invensas Corporation | Compact semiconductor package and related methods |
| CN205944139U (zh) | 2016-03-30 | 2017-02-08 | 首尔伟傲世有限公司 | 紫外线发光二极管封装件以及包含此的发光二极管模块 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894706A (en) * | 1985-02-14 | 1990-01-16 | Nippon Telegraph And Telephone Corporation | Three-dimensional packaging of semiconductor device chips |
| JP3048592B2 (ja) * | 1990-02-20 | 2000-06-05 | ティーディーケイ株式会社 | 積層複合部品 |
-
1993
- 1993-02-19 JP JP5030909A patent/JPH06244359A/ja active Pending
-
1994
- 1994-02-17 US US08/197,932 patent/US5408123A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217222A (ja) * | 2004-01-30 | 2005-08-11 | Sony Corp | 集積回路装置 |
| JP2009004622A (ja) * | 2007-06-22 | 2009-01-08 | Sony Corp | 半導体装置 |
| JP2010199113A (ja) * | 2009-02-23 | 2010-09-09 | Nec Corp | ３次元半導体集積回路及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5408123A (en) | 1995-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06244359A (ja) | 多層チップ | |
| US5801437A (en) | Three-dimensional warp-resistant integrated circuit module method and apparatus | |
| US20140197505A1 (en) | Shields for magnetic memory chip packages | |
| JPS58159360A (ja) | 半導体装置 | |
| JPH04233264A (ja) | コンパクト型高密度接続構造 | |
| JP4618859B2 (ja) | 積層ウエハーのアライメント方法 | |
| KR102378232B1 (ko) | 자기 차폐 층을 가진 디바이스 및 방법 | |
| JPH07221260A (ja) | 集積回路装置とその製造方法 | |
| JP4399768B2 (ja) | 磁気シールドパネル及びそれを用いた磁気シールドルーム | |
| KR100652440B1 (ko) | 반도체 패키지, 그 패키지를 이용한 스택 패키지 및 그스택 패키지 형성 방법 | |
| JP2000315765A (ja) | 半導体装置とそれに用いる配線基板 | |
| US5933940A (en) | Method of manufacturing a recording/reading matrix magnetic head | |
| JPS60194508A (ja) | ワイヤボンデイングにより形成されたインダクタンス | |
| JPH0521703A (ja) | 半導体装置 | |
| JPH01258446A (ja) | 混成集積回路の多層厚膜基板 | |
| US7825340B2 (en) | Double-sided wiring board, manufacturing method of double-sided wiring board, and mounting double-sided wiring board | |
| JPH0225100A (ja) | 多層プリント基板の配線方法 | |
| JPH09119965A (ja) | ３軸型磁束検出用コイル | |
| JPH0351772Y2 (ja) | ||
| JPH05235259A (ja) | 半導体装置及び半導体装置ユニット | |
| JP3434807B2 (ja) | テープキャリアパッケージとその製造方法 | |
| JP2533929B2 (ja) | 電子素子実装用パッケ―ジ | |
| JP2504969Y2 (ja) | 半導体の実装構造 | |
| JPH04130767A (ja) | 半導体装置 | |
| JPH11220090A (ja) | 多層基板構造 |