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JPH062335Y2 - Balanced amplifier - Google Patents

Balanced amplifier

Info

Publication number
JPH062335Y2
JPH062335Y2 JP1986099474U JP9947486U JPH062335Y2 JP H062335 Y2 JPH062335 Y2 JP H062335Y2 JP 1986099474 U JP1986099474 U JP 1986099474U JP 9947486 U JP9947486 U JP 9947486U JP H062335 Y2 JPH062335 Y2 JP H062335Y2
Authority
JP
Japan
Prior art keywords
input
output
differential amplifier
inverting input
terminal
Prior art date
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Application number
JP1986099474U
Other languages
Japanese (ja)
Other versions
JPS635717U (en
Inventor
讓治 笠井
Original Assignee
オンキヨ−株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by オンキヨ−株式会社 filed Critical オンキヨ−株式会社
Priority to JP1986099474U priority Critical patent/JPH062335Y2/en
Publication of JPS635717U publication Critical patent/JPS635717U/ja
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Description

【考案の詳細な説明】 [産業上の利用分野] 本考案はオーディオ用などの平衡増幅器に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention relates to a balanced amplifier for audio and the like.

[従来の技術] 従来の平衡増幅器は、第3図に示すような構成である。[Prior Art] A conventional balanced amplifier has a configuration as shown in FIG.

第1の入力を第1の入力抵抗1を介して第1の差動型増
幅器2の非反転入力端子に入力し、その増幅出力を第1
の出力端子3から出力するとともに、この出力を第1の
帰還抵抗4を介して上記第1の差動型増幅器2の反転入
力端子に負帰還する。また、第2の入力を第2の入力抵
抗5を介して第2の差動型増幅器6の非反転入力端子に
入力し、その増幅出力を第2の出力端子7から出力する
とともに、この出力を第2の帰還抵抗8を介して上記第
2の差動型増幅器6の反転入力端子に負帰還する。
The first input is input to the non-inverting input terminal of the first differential amplifier 2 via the first input resistor 1, and the amplified output is input to the first input.
Is output from the output terminal 3 of the first differential amplifier 2 and is negatively fed back to the inverting input terminal of the first differential amplifier 2 via the first feedback resistor 4. The second input is input to the non-inverting input terminal of the second differential amplifier 6 via the second input resistor 5, and its amplified output is output from the second output terminal 7 and Is negatively fed back to the inverting input terminal of the second differential amplifier 6 via the second feedback resistor 8.

そして、上記第1の差動型増幅器2の反転入力端子を上
記第2の差動型増幅器6の非反転入力端子に接続し、上
記第2の差動型増幅器6の反転入力端子を上記第1の差
動型増幅器2の非反転入力端子に接続する。
The inverting input terminal of the first differential amplifier 2 is connected to the non-inverting input terminal of the second differential amplifier 6, and the inverting input terminal of the second differential amplifier 6 is connected to the above 1 to the non-inverting input terminal of the differential amplifier 2.

また、9は正、負の電源電圧VA,VBを出力し、この正、
負の電源電圧VA,VBを上記第1、第2の差動型増幅器
2,6にそれぞれ供給する電源回路である。
Further, 9 outputs the positive and negative power supply voltages VA and VB.
The power supply circuit supplies negative power supply voltages VA and VB to the first and second differential amplifiers 2 and 6, respectively.

ここで、第1の入力抵抗1と第2の入力抵抗5とは同一
の抵抗値R1、第1の帰還抵抗4と第2の帰還抵抗8とは
同一の抵抗値R2にそれぞれ設定される。
Here, the first input resistance 1 and the second input resistance 5 are set to the same resistance value R1, and the first feedback resistance 4 and the second feedback resistance 8 are set to the same resistance value R2, respectively.

このような構成において、第4図に示すように、第1の
入力電圧をe1、第2の入力電圧をe2、第1の出力端子3
の出力電圧をV1、第2の出力端子7の出力電圧をV2、第
1、第2の差動増幅器2,6の裸利得をそれぞれA1,A2
とし、上記第1、第2の差動増幅器2,6の非反転入力
端子の電圧をそれぞれv3,v4とすると、それぞれ次式が
導かれる。
In such a configuration, as shown in FIG. 4, the first input voltage is e1, the second input voltage is e2, and the first output terminal 3 is
Output voltage of V1, the output voltage of the second output terminal 7 is V2, and the bare gains of the first and second differential amplifiers 2 and 6 are A1 and A2, respectively.
And the voltages at the non-inverting input terminals of the first and second differential amplifiers 2 and 6 are v3 and v4, respectively, the following equations are derived.

V1=A1(v3-v4) …(1) V2=A2(v4-v3)=-A2(v3-v4) …(2) (1),(2)式より、 V1-V2=(A1+A2)(v3-v4) …(5) (3),(4)式より、 (6)式を(5)式に代入すると、 となる。これを整理すると、 となる。ここで、A1,A2は10のオーダーであり、R2/
R1は高々数十程度であるので、 (A1+A2)R1》R1+R2 とすると、上式は、 ただし、e1:第1の入力電圧 e2:第2の入力電圧 R1:第1、第2の入力抵抗 R2:第1、第2の帰還抵抗 となる。
V1 = A1 (v3-v4)… (1) V2 = A2 (v4-v3) =-A2 (v3-v4)… (2) From equations (1) and (2), V1-V2 = (A1 + A2) (v3-v4)… (5) From equations (3) and (4), Substituting equation (6) into equation (5), Becomes If you organize this, Becomes Where A1 and A2 are on the order of 10 5 and R2 /
Since R1 is at most several tens, if (A1 + A2) R1 >> R1 + R2, then the above formula becomes However, e1: first input voltage e2: second input voltage R1: first and second input resistance R2: first and second feedback resistance.

すなわち、このような構成の平衡増幅器においては、第
1、第2の入力が同相入力の場合、第1、第2の出力端
子3,7間にはその出力は現れない。
That is, in the balanced amplifier having such a configuration, when the first and second inputs are in-phase inputs, the output does not appear between the first and second output terminals 3 and 7.

したがって、オーディオ用増幅器として使用される場合
には、第1の差動型増幅器2と第2の差動型増幅器6と
が逆相入力で動作するように構成される。
Therefore, when used as an audio amplifier, the first differential amplifier 2 and the second differential amplifier 6 are configured to operate with anti-phase inputs.

[考案が解決しようとする問題点] このような構成において、第5図に示すように、入力端
子を接地し、第1、第2の差動増幅器2,6の入力換算
オフセット電圧をそれぞれΔe1,Δe2とし、第1、第2
の出力端子3,7における、対アースに対する出力オフ
セット電圧V10,V20を求める。
[Problems to be Solved by the Invention] In such a configuration, as shown in FIG. 5, the input terminals are grounded and the input conversion offset voltages of the first and second differential amplifiers 2 and 6 are each Δe1. , Δe2, the first and second
The output offset voltages V10 and V20 with respect to the ground at the output terminals 3 and 7 are obtained.

同図からそれぞれ次式が導かれる。The following equations are derived from the figure respectively.

V10=A1(v3−v4+Δe1) =A1(v3−v4)+A1Δe1 …(7) V20=A2(v4−v3+Δe2) =−A2(v3−v4)+A2Δe2 …(8) (9),(10)式より、 (7),(8)式より、 V10-V20=(A1+A2)(v3-v4) +A1Δe1−A2Δe2 …(12) (11)式を(12)式に代入すると、 これを整理すると、 となる。ここで、同様に、 (A1+A2)R1》R1+R2 とすると、上式は、 となる。V10 = A1 (v3-v4 + Δe1) = A1 (v3-v4) + A1Δe1 (7) V20 = A2 (v4-v3 + Δe2) = -A2 (v3-v4) + A2Δe2 (8) From equations (9) and (10), From equations (7) and (8), V10-V20 = (A1 + A2) (v3-v4) + A1Δe1-A2Δe2 (12) Substituting equation (11) into equation (12) gives If you organize this, Becomes Similarly, if (A1 + A2) R1 >> R1 + R2, then the above formula becomes Becomes

また、(7),(8)式より、 V10+V20=(A1+A2)(v3-v4) +A1Δe1+A2Δe2 …(14) この(14)式に(11)式を代入すると、 この(15)式に(13)式を代入すると、 これを整理すると、 ここで、同様に、 2A2R1》R1+R1 2A2R1》R1+R2 (A1+A2)R1》R1+R2 とすると、上式は、 となる。From equations (7) and (8), V10 + V20 = (A1 + A2) (v3-v4) + A1Δe1 + A2Δe2 (14) Substituting equation (11) into equation (14) gives Substituting equation (13) into equation (15), If you organize this, Here, similarly, if 2A2R1 >> R1 + R1 2A2R1 >> R1 + R2 (A1 + A2) R1 >> R1 + R2, then the above formula becomes Becomes

また、(13),(16)式により、 ゆえに、 同様にして、 となる。Also, according to equations (13) and (16), therefore, Similarly, Becomes

すなわち、出力オフセット電圧V10,V20は、ほぼ同じ値
をもち、第1、第2の差動増幅器2,6の入力換算オフ
セット電圧Δe1,Δe2の和の電圧(Δe1+Δe2)を(A1A
2/(A1+A2))倍したものとなる。
That is, the output offset voltages V10 and V20 have almost the same value, and the sum voltage (Δe1 + Δe2) of the input conversion offset voltages Δe1 and Δe2 of the first and second differential amplifiers 2 and 6 is (A1A
2 / (A1 + A2)) times.

ここで、一般に、A1,A2は10程度のオーダーである
から、(A1A2/(A1+A2))も10程度のオーダーとなる
ため、|Δe1+Δe2|が数mVだとしても、出力オフセッ
ト電圧|V10|,|V20|は論理上数10〜数100Vの
値となり、この値は一般に電源電圧|VA|、|VB|より
も高い。
Here, in general, A1 and A2 are on the order of 10 5, so (A1A2 / (A1 + A2)) is also on the order of 10 5, so even if | Δe1 + Δe2 | is several mV, the output The offset voltages | V10 | and | V20 | are theoretically values of several tens to several hundreds of volts, and these values are generally higher than the power supply voltages | VA | and | VB |.

したがって、(Δe1+Δe2)>0であれば、出力オフセ
ット電圧V10,V20は正の電源電圧VAによって制限され、
いずれも電圧VAに固定される。逆に、(Δe1+Δe2)<
0であれば、出力オフセット電圧V10,V20は負の電源電
圧VBによって制限され、いずれも電圧VBに固定されるこ
とになる。そして、これらの状態が無信号時の出力バイ
アス電圧となる。
Therefore, if (Δe1 + Δe2)> 0, the output offset voltages V10 and V20 are limited by the positive power supply voltage VA,
Both are fixed to the voltage VA. Conversely, (Δe1 + Δe2) <
When it is 0, the output offset voltages V10 and V20 are limited by the negative power supply voltage VB, and both are fixed to the voltage VB. Then, these states become the output bias voltage when there is no signal.

この状態(V10,V20=VA((Δe1+Δe2)>0))で、第
1、第2の入力に信号e1(第1の入力電圧e1)、e2(第
2の入力電圧e2)を入力した場合について考える。
In this state (V10, V20 = VA ((Δe1 + Δe2)> 0)), input signals e1 (first input voltage e1) and e2 (second input voltage e2) to the first and second inputs. Think about when you do.

この場合においても、上記した関係が成立する。Even in this case, the above relationship is established.

たとえば、(e1-e2)>0のとき、正常な動作であれば、
出力電圧V1は正方向に、出力電圧V2は負方向に動作する
はずであるが、出力電圧V1は正の電源電圧VAよりは大き
くならず固定されているので、上式から、 となり、結局出力電圧V2のみが動作することになる。
For example, when (e1-e2)> 0, if it is normal operation,
The output voltage V1 should operate in the positive direction and the output voltage V2 should operate in the negative direction, but the output voltage V1 is not larger than the positive power supply voltage VA and is fixed. Therefore, eventually, only the output voltage V2 operates.

逆に、(e1-e2)<0のときは、出力電圧V2は正の電源電
圧VAよりは大きくならず固定されているので、上式か
ら、 としなり、結局出力電圧V1のみが動作することになる。
On the other hand, when (e1-e2) <0, the output voltage V2 is not larger than the positive power supply voltage VA and is fixed. In the end, only the output voltage V1 operates.

すなわち、第1の差動型増幅器2と第2の差動型増幅器
6とが逆相で同時に動作するように構成されているにも
かかわらず、入力信号の正、負の半サイクルをそれぞれ
第1、第2の差動型増幅器2,6が交互に増幅動作を行
うことになり、従って、対称的な増幅動作ではないの
で、バランスが悪く、かつ、歪みも増大する。
That is, even though the first differential amplifier 2 and the second differential amplifier 6 are configured to operate in opposite phases at the same time, the positive and negative half cycles of the input signal are respectively divided into the first and second half cycles. Since the first and second differential amplifiers 2 and 6 alternately perform the amplifying operation, and therefore the symmetrical amplifying operation is not performed, the balance is poor and the distortion increases.

[問題点を解決するための手段] 本考案は、 第1の入力を増幅する第1の増幅器2と、 第2の入力を増幅する第2の増幅器6と を具備し、 上記第1の増幅器2の第1の出力端子3と、第2の増幅
器6の第2の出力端子7との間から出力を取り出すよう
にした平衡増幅器において、 上記第1の出力端子3と第2の出力端子7との間に直列
接続した等しい抵抗値を有する第1、第2の積分抵抗1
1,12を接続し、この第1、第2の積分抵抗11,1
2の接続中点を第2の差動型増幅器14の反転入力端子
に接続し、この反転入力端子を積分コンデンサ13を介
して上記第3の差動型増幅器14の出力に接続するとと
もに、この第3の差動型増幅器14の非反転入力端子に
電源電圧を等分した電圧を供給してミラー積分回路10
を構成し、 このミラー積分回路10によって検出、増幅された所定
の周波数以下の超低周波成分および直流成分を上記第1
の差動型増幅器2、第2の差動型増幅器6の入力側へそ
れぞれ負帰還してなる、ことを特徴とするものである。
[Means for Solving the Problems] The present invention comprises a first amplifier 2 for amplifying a first input and a second amplifier 6 for amplifying a second input, wherein the first amplifier is provided. In the balanced amplifier in which the output is taken out between the first output terminal 3 of No. 2 and the second output terminal 7 of the second amplifier 6, the first output terminal 3 and the second output terminal 7 are provided. First and second integration resistors 1 having the same resistance value connected in series between
1 and 12 are connected, and the first and second integration resistors 11 and 1 are connected.
The connection midpoint of 2 is connected to the inverting input terminal of the second differential type amplifier 14, and this inverting input terminal is connected to the output of the third differential type amplifier 14 via the integrating capacitor 13 and The non-inverting input terminal of the third differential amplifier 14 is supplied with a voltage obtained by equally dividing the power supply voltage to supply the Miller integrating circuit 10
And the ultra low frequency component and the direct current component of a predetermined frequency or lower, which are detected and amplified by the Miller integrating circuit 10,
The differential amplifier 2 and the second differential amplifier 6 are negatively fed back to the respective input sides.

[作用] 以下、第1、第2の差動型増幅器2,6において、第
1、第2の入力が同相入力の場合について説明する。
[Operation] Hereinafter, in the first and second differential amplifiers 2 and 6, the case where the first and second inputs are in-phase inputs will be described.

所定の周波数以下の超低周波領域から直流領域におい
て、ミラー積分回路10によって、正、負の電源電圧V
A,VBを等分した電位 を基準として、第1、第2の出力端子3,7の出力電圧
V1,V2の同相成分の和(V1+V2)の所定の周波数以下の超低
周波成分および直流成分が検出、増幅され、この成分が
第1、第2の差動型増幅器2,6の入力側へそれぞれ負
帰還される。そして、この帰還量βsは第1、第2の差
動型増幅器2,6の負帰還増幅器としての帰還量βfよ
りはるかに大きいため、第1、第2の出力端子3,7の
出力電圧V1,V2は、超低周波領域から直流領域では、 となる。
From the ultra-low frequency region below a predetermined frequency to the direct current region, the Miller integrating circuit 10 causes the positive and negative power supply voltages V
A and VB divided equally The output voltage of the first and second output terminals 3 and 7 with reference to
Ultra-low frequency components and DC components below the predetermined frequency of the sum of the in-phase components of V1 and V2 (V1 + V2) are detected and amplified, and these components are input to the first and second differential amplifiers 2 and 6. Negative feedback to each side. Since this feedback amount βs is much larger than the feedback amount βf of the first and second differential amplifiers 2 and 6 as negative feedback amplifiers, the output voltage V1 of the first and second output terminals 3 and 7 is , V2 is from the very low frequency region to the DC region, Becomes

すなわち、出力電圧V1,V2は直流的には正、負の電源電
圧VA,VBのセンターに固定されるため、第1、第2の差
動型増幅器2,6はバランスのとれた対称的な増幅動作
をする。
That is, since the output voltages V1 and V2 are fixed at the centers of the positive and negative DC power supply voltages VA and VB, the first and second differential amplifiers 2 and 6 are balanced and symmetrical. Amplify operation.

[実施例] (実施例I) 第1図において説明する。図中、第3図の従来例と同等
部分については同一符号を付し、その説明は省略する。
[Embodiment] (Embodiment I) This will be described with reference to FIG. In the figure, those parts that are the same as those corresponding to the conventional example shown in FIG. 3 are designated by the same reference numerals, and a description thereof will be omitted.

第1の出力端子3と第2の出力端子7との間に直列接続
した第1、第2の積分抵抗11,12(ともに等しい抵
抗2Rを有する)を接続し、この第1、第2の積分抵抗
11,12の接続中点を第3の差動型増幅器14の反転
入力端子に接続し、この反転入力端子を積分コンデンサ
13(キャパシタンスC)を介して上記第3の差動型増
幅器14の出力に接続する。そして、正、負の電源電圧
VA,VBが供給される正、負の電源供給端子15,16間
に直列接続した第1、第2の抵抗17,18(等しい抵
抗値Rを有する)を接続し、この第1、第2の抵抗1
7,18の接続中点を上記第3の差動型増幅器14の非
反転入力端子に接続してミラー積分回路10を構成す
る。
The first and second integrating resistors 11 and 12 (both having the same resistance 2R) connected in series are connected between the first output terminal 3 and the second output terminal 7, and the first and second integrating resistors 11 and 12 are connected to each other. The connection midpoint of the integrating resistors 11 and 12 is connected to the inverting input terminal of the third differential amplifier 14, and the inverting input terminal is connected via the integrating capacitor 13 (capacitance C) to the third differential amplifier 14 described above. Connect to the output of. And positive and negative power supply voltage
The first and second resistors 17 and 18 (having the same resistance value R 5 ) connected in series are connected between the positive and negative power supply terminals 15 and 16 to which VA and VB are supplied. 2 resistance 1
The Miller integrating circuit 10 is constructed by connecting the midpoint of connection of 7 and 18 to the non-inverting input terminal of the third differential amplifier 14.

このミラー積分回路10は、6dB/octで増強する低域増
強特性を持つから、上記第1、第2の差動型増幅器2,
6の出力(出力電圧V1,V2の同相成分の和(V1+V2))から
所定の周波数以下の超低周波成分および直流成分が検出
され、増幅される。
Since the Miller integrating circuit 10 has a low-frequency enhancement characteristic that enhances at 6 dB / oct, the first and second differential amplifiers 2 and 2 described above are provided.
From the output of 6 (the sum (V1 + V2) of the in-phase components of the output voltages V1 and V2), the ultra-low frequency component and the direct current component below a predetermined frequency are detected and amplified.

この成分を第3の抵抗19を介して上記第1の差動型増
幅器2の非反転入力端子に負帰還するとともに、この非
反転入力端子と第1の入力抵抗7との間に第4の抵抗1
9を接続する。
This component is negatively fed back to the non-inverting input terminal of the first differential amplifier 2 via the third resistor 19, and a fourth feedback circuit is provided between the non-inverting input terminal and the first input resistor 7. Resistance 1
Connect 9.

同様に、上記超低周波成分および直流成分を第5の抵抗
21を介して上記第2の差動型増幅器6の非反転入力端
子に負帰還するとともに、この非反転入力端子と第2の
入力抵抗5との間に第6の抵抗22を接続する。
Similarly, the ultra low frequency component and the direct current component are negatively fed back to the non-inverting input terminal of the second differential amplifier 6 via the fifth resistor 21, and the non-inverting input terminal and the second input are also fed back. The sixth resistor 22 is connected between the resistor 5 and the resistor 5.

ここで、第1の抵抗17と第2の抵抗18とは同一の抵
抗値R、第3の抵抗19と第5の抵抗21とは同一の
抵抗値R、第4の抵抗20と第6の抵抗22とは同一
の抵抗値Rにそれぞれ設定される。
Here, the first resistor 17 and the second resistor 18 have the same resistance value R 5 , the third resistor 19 and the fifth resistor 21 have the same resistance value R 3 , the fourth resistor 20 and the fourth resistor 20 have the same resistance value R 5 . The same resistance value R 4 as that of the resistor 22 of 6 is set.

第1、第2の差動型増幅器2,6において、第1、第2
の入力が同相入力の場合について、その動作を説明す
る。
In the first and second differential amplifiers 2 and 6, the first and second differential amplifiers
The operation will be described for the case where the input is the in-phase input.

数Hz以下の超低周波領域から直流領域おいて、ミラー積
分回路10によって、正、負の電源電圧VA,VBを等分し
た電位 を基準として、第1、第2の差動型増幅器2,6の出力
(出力電圧V1,V2の同相成分の和(V1+V2)から所定の周波
数以下の超低周波成分および直流成分が検出、増幅され
る。そして、この成分が上記第1、第2の差動型増幅器
2,6の入力側へそれぞれ帰還れるから、超低周波領域
から直流領域では、ミラー積分回路10を含む増幅型負
帰還ループによる帰還量βsが第1、第2の帰還抵抗
4,8による帰還量βfよりはるかに大きくなる。そし
て、総合帰還量は上記帰還量βsと帰還量βfとを総合
したものとなり、超低周波領域から直流領域にかけて急
激に増大する。
A potential obtained by equally dividing the positive and negative power source voltages VA and VB by the Miller integrator circuit 10 in the direct current region from the ultra-low frequency region of several Hz or less. Based on, the output of the first and second differential amplifiers 2 and 6 (the sum of the in-phase components of the output voltages V1 and V2 (V1 + V2) is detected as an ultra-low frequency component and a DC component below a predetermined frequency. Since this component is fed back to the input side of each of the first and second differential amplifiers 2 and 6, the amplification type including the Miller integrator circuit 10 in the ultra low frequency region to the DC region. The feedback amount βs by the negative feedback loop is much larger than the feedback amount βf by the first and second feedback resistors 4 and 8. Then, the total feedback amount is the total of the feedback amount βs and the feedback amount βf, It rapidly increases from the very low frequency region to the DC region.

したがって、総合利得は超低周波領域から直流領域にお
いて著しく小さくなる。
Therefore, the total gain is significantly reduced from the very low frequency region to the DC region.

超低周波領域において、第1、第2の入力(同相入力)
に対する出力電圧V1,V2の和(V1,V2)に対して、の総合帰
還量が増大し、総合利得が減衰し始めるターンオーバー
周波数ω1は次のようになる。
In the very low frequency range, the first and second inputs (common mode input)
With respect to the sum (V1, V2) of the output voltages V1 and V2 with respect to, the turnover frequency ω1 at which the total feedback amount of increases and the total gain begins to decay is as follows.

ここで、ω1はは同相入力(e1+e2)、入力換算同
相オフセット(Δe1+Δe2)に対するターンオーバ
ー周波数である。
Here, ω1 is a turnover frequency for the in-phase input (e1 + e2) and the input conversion in-phase offset (Δe1 + Δe2).

以下、同相入力(e1+e2)、入力換算同相オフセッ
ト(Δe1+Δe2)に対する第1、第2の出力端子
3,7の端子間電圧(V1+V2)を求めることにより、上記
の特性を簡単に説明する。
The above characteristics will be briefly described below by obtaining the inter-terminal voltage (V1 + V2) of the first and second output terminals 3 and 7 with respect to the in-phase input (e1 + e2) and the input conversion in-phase offset (Δe1 + Δe2).

第6図において、第1、第2の入力電圧をそれぞれe1,e
2、第1、第2の出力端子3,7の出力電圧をそれぞれV
1,V2、第1、第2の差動増幅器2,6の非反転入力端子
の電圧をそれぞれv3,v4、ミラー積分回路10の出力電
圧をv5、ミラー積分回路10を構成する第3の差動型増
幅器14の非反転入力端子の接続点の電圧をVcとする。
In FIG. 6, the first and second input voltages are designated as e1 and e, respectively.
2, the output voltage of the first and second output terminals 3 and 7, respectively
1, V2, the voltages at the non-inverting input terminals of the first and second differential amplifiers 2 and 6 are v3 and v4, respectively, the output voltage of the Miller integrating circuit 10 is v5, and the third difference forming the Miller integrating circuit 10 is The voltage at the connection point of the non-inverting input terminal of the dynamic amplifier 14 is Vc.

また、第1、第2、第3の差動型増幅器2,6,14の
入力換算オフセット電圧(若しくは入力換算ノイズ)を
それぞれΔe1,Δe2,Δe3とする。
Further, the input conversion offset voltage (or input conversion noise) of the first, second, and third differential amplifiers 2, 6, and 14 is set to Δe1, Δe2, and Δe3, respectively.

各部の電圧を上記のように定めると、それぞれ次の関係
式が導かれる。
When the voltage of each part is determined as described above, the following relational expressions are derived.

なお、上記第1、第2の差動増幅器2,6の裸利得はA
1,A2は十分大きく、かつ、式およびその式展開も相当複
雑になるので、これらの裸利得はA1,A2は他の定数関係
から(∞)として取り扱うことにする。
The bare gain of the first and second differential amplifiers 2 and 6 is A
Since 1 and A2 are large enough and the formula and its formula are considerably complicated, these naked gains are treated as (∞) from A1 and A2 because of other constant relations.

Vc=VA+VB/2 以上の各式から、途中の計算は省略するが、(V1+V2)、
(V1-V2)を求めると、 ただし、ω0=1/CR となる。
Vc = VA + VB / 2 From the above equations, the calculation in the middle is omitted, but (V1 + V2),
When (V1-V2) is calculated, However, ω0 = 1 / CR Becomes

ここで、同相入力2ec、逆相入力2ed、入力換算同相オ
フセット2Δec、入力換算逆相オフセット2Δedをそれ
ぞれ、 2ec=e1+e2 2ed=e2−e2 2Δec=Δe1+Δe2 2Δed=Δe1−Δe2 と定義すると、(22),(23)式は、 のようになる。
Here, if the in-phase input 2ec, the anti-phase input 2ed, the input conversion in-phase offset 2Δec, and the input conversion in-phase offset 2Δed are defined as 2ec = e1 + e2 2ed = e2-e2 2Δec = Δe1 + Δe2 2Δed = Δe1-Δe2, respectively (22) , (23) is become that way.

この(24),(25)式から、V1,V2を求めると、 となる。If V1 and V2 are calculated from these equations (24) and (25), Becomes

これらの式から、平衡増幅器としての本来の増幅動作す
なわち入力信号の差(e1−e2)に対する出力電圧(V
1-V2)については、(24)式から明らかなように、直流領
域まで増幅動作をする直流増幅器として動作し、かつ、
入力信号の同相入力成分2ec(=e1+e2)、入力換
算同相オフセット2Δec(=Δe1+Δe2)に対して
は、超低周波領域において総合帰還量が増大し、ターン
オーバー周波数ω1から総合利得が減衰し始めるハイパ
ス特性となる特性となり、ターンオーバー周波数ω1以
下の成分は減衰される。
From these expressions, the original amplification operation as the balanced amplifier, that is, the output voltage (V
As for 1-V2), as is clear from the equation (24), it operates as a DC amplifier that performs amplification operation up to the DC region, and
For the in-phase input component 2ec (= e1 + e2) of the input signal and the input conversion in-phase offset 2Δec (= Δe1 + Δe2), the total feedback amount increases in the ultra-low frequency region, and the total gain starts to attenuate from the turnover frequency ω1. The characteristic becomes a characteristic, and the components having the turnover frequency ω1 or less are attenuated.

また、出力電圧V1,V2の直流バイアスは、上記の式にお
いて、 ω=0 とし、かつ、同相入力2ec、逆相入力2edは ec=0 ed=0 であるから、 となる。
Further, the DC bias of the output voltages V1 and V2 is ω = 0 in the above equation, and the in-phase input 2ec and the anti-phase input 2ed are ec = 0 ed = 0. Becomes

したがって、第3の差動型増幅器14の入力換算オフセ
ット電圧Δe3、入力換算逆相オフセット2Δedは高々数
mVであるので、 V1(DC-OFFSET)≒V2(DC-OFFSET)≒Vc となる。
Therefore, the input conversion offset voltage Δe3 and the input conversion negative phase offset 2Δed of the third differential amplifier 14 are at most several.
Since it is mV, V1 (DC-OFFSET) ≈V2 (DC-OFFSET) ≈Vc.

すなわち、出力電圧V1,V2は、超低周波領域から直流領
域において、 となり、直流的には正、負の電源電圧VA,VBのセンター
に固定されるため、第1、第2の差動型増幅器2,6は
バランスのとれた対称的な増幅動作をする。
That is, the output voltage V1, V2, from the ultra-low frequency region to the DC region, Therefore, since the direct current is fixed to the center of the positive and negative power supply voltages VA and VB, the first and second differential amplifiers 2 and 6 perform balanced and symmetrical amplification operation.

(実施例II) 第2図に示すように、本実施例は、第1、第2の差動型
増幅器2,6部分を半導体増幅素子をデイスクリートに
組み込んだ他の実施例を示すもので、その作用、効果に
ついては(実施例I)と同等である。
(Embodiment II) As shown in FIG. 2, this embodiment shows another embodiment in which the semiconductor amplifying element is incorporated in the first and second differential amplifiers 2 and 6 in a discrete form. The action and effect are the same as in (Example I).

なお、(実施例I)、(実施例II)において、第1、第
2の増幅型負帰還ループにおいて、第1、第2の差動型
増幅器2,6の入力側へ負帰還する箇所は実施例のみに
限定されるものではなく、出力同相電位が可変できる箇
所であって、回路構成上対称な箇所であればよい。
In addition, in (Example I) and (Example II), in the first and second amplification type negative feedback loops, negative feedback to the input side of the first and second differential type amplifiers 2 and 6 is The present invention is not limited to the embodiment, and may be a location where the output common-mode potential can be varied and a location symmetrical in terms of circuit configuration.

[考案の効果] 本考案は、所定の周波数以下の超低周波領域から直流領
域において、第1、第2の差動型増幅器2,6の第1、
第2の出力端子3,7の出力電圧V1,V2に関して、第
1、第2の差動型増幅器2,6の入力換算オフセット電
圧Δe1,Δe2が著しく減衰されて実際上無視し得る程度
まで小さくなり、また、上記出力電圧V1,V2の直流オフ
セット電圧は、正、負の電源電圧VA,VBを等分した電圧V
c、第3の差動型増幅器14の入力換算オフセット電圧
Δe3および第1、第2の差動型増幅器2,6の入力換算
逆相オフセット電圧2Δed(=Δe1−Δe2)の関数にな
り、これらの入力換算オフセット電圧Δe3、入力換算逆
相オフセット電圧2Δedは著しく小さいので、上記出力
電圧V1,V2は、直流的には正、負の直流電圧VA,VBのセン
ターに固定され、そのため第1、第2の差動型増幅器
2,6はバランスのとれた対称的な増幅動作し、また、
1個のミラー積分回路10を付加するだけの構成である
ので、回路構成も単純で実用的である、効果がある。
[Advantages of the Invention] The present invention provides the first and second differential amplifiers 2 and 6 having the first and second differential amplifiers 2 and 6 in an ultra-low frequency region below a predetermined frequency and a direct current region.
Regarding the output voltages V1 and V2 of the second output terminals 3 and 7, the input conversion offset voltages Δe1 and Δe2 of the first and second differential amplifiers 2 and 6 are significantly attenuated and are small enough to be practically ignored. In addition, the DC offset voltage of the output voltages V1 and V2 is the voltage V that is obtained by dividing the positive and negative power supply voltages VA and VB into equal parts.
c, the input conversion offset voltage Δe3 of the third differential amplifier 14 and the input conversion negative phase offset voltage 2Δed (= Δe1−Δe2) of the first and second differential amplifiers 2 and 6, Since the input-converted offset voltage Δe3 and the input-converted reverse-phase offset voltage 2Δed are extremely small, the output voltages V1 and V2 are fixed at the centers of the DC voltages VA and VB, which are positive and negative in terms of DC. The second differential amplifiers 2 and 6 perform balanced and symmetrical amplification operation, and
Since the configuration is such that only one Miller integrating circuit 10 is added, there is an effect that the circuit configuration is simple and practical.

【図面の簡単な説明】[Brief description of drawings]

第1図は本考案の平衡増幅器の構成を示す図、第2図は
同、他の実施例の構成を示す図、第3図は従来の平衡増
幅器の構成を示す図、第4図および第5図は従来の平衡
増幅器の特性を解析するための図、第6図は本考案の平
衡増幅器の特性を解析するための図である。 1……第1の入力抵抗、2……第1の差動型増幅器、3
……第1の出力端子、4……第1の帰還抵抗、5……第
2の入力抵抗、6……第2の差動型増幅器、7……第2
の出力端子、8……第2の帰還抵抗、9……電源回路、
10……ミラー積分回路、11……第1の積分抵抗、1
2……第2の積分抵抗、13……積分コンデンサ、14
……第3の差動型増幅器、15,16……正、負の電源
供給端子、17……第1の抵抗、18……第2の抵抗、
19……第3の抵抗、20……第4の抵抗、21……第
5の抵抗、22……第6の抵抗。
1 is a diagram showing a configuration of a balanced amplifier of the present invention, FIG. 2 is a diagram showing a configuration of another embodiment of the present invention, FIG. 3 is a diagram showing a configuration of a conventional balanced amplifier, FIG. 4 and FIG. FIG. 5 is a diagram for analyzing the characteristic of the conventional balanced amplifier, and FIG. 6 is a diagram for analyzing the characteristic of the balanced amplifier of the present invention. 1 ... First input resistance, 2 ... First differential amplifier, 3
...... First output terminal, 4 ... First feedback resistance, 5 ... Second input resistance, 6 ... Second differential amplifier, 7 ... Second
Output terminal, 8 ... second feedback resistor, 9 ... power supply circuit,
10 ... Miller integrating circuit, 11 ... First integrating resistor, 1
2 ... second integration resistance, 13 ... integration capacitor, 14
...... Third differential amplifier, 15, 16 …… Positive and negative power supply terminals, 17 …… First resistance, 18 …… Second resistance,
19 ... third resistance, 20 ... fourth resistance, 21 ... fifth resistance, 22 ... sixth resistance.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】第1の入力を第1の差動型増幅器(2)の
非反転入力に入力し、当該増幅出力を第1の出力端子
(3)から出力するとともに、第1の帰還抵抗(4)を
介して上記第1の差動型増幅器(2)の反転入力端子へ
負帰還して第1の負帰還ループを構成し、上記第1の入
力と逆位相の第2の入力を第2の差動型増幅器(6)の
非反転入力に入力し、当該増幅出力を第2の出力端子
(7)から出力するとともに、第2の帰還抵抗(8)を
介して上記第2の差動型増幅器(6)の反転入力端子へ
負帰還して第2の負帰還ループを構成し、上記第1の入
力を上記第2の差動型増幅器(6)の反転入力端子へ入
力するとともに、上記第2の入力を上記第1の差動型増
幅器(2)の反転入力端子へ入力し、上記第1の差動型
増幅器(2)の第1の出力端子(3)と第2の差動型増
幅器(6)の第2の出力端子(7)との間から出力を取
り出すようにした平衡増幅器において、上記第1の出力
端子(3)と第2の出力端子(7)との間に直列接続し
た等しい抵抗値を有する第1、第2の積分抵抗(1
1),(12)を接続し、当該第1、第2の積分抵抗
(11),(12)の接続中点を第3の第3の差動型増
幅器(14)の反転入力端子に接続し、当該反転入力端
子を積分コンデンサ(13)を介して上記第3の差動型
増幅器(14)の出力に接続するとともに、当該第3の
差動型増幅器(14)の非反転入力端子に電源電圧を等
分した電圧を供給してミラー積分回路(10)を構成
し、当該ミラー積分回路(10)によって検出、増幅さ
れた所定の周波数以下の超低周波成分および直流成分を
上記第1の差動型増幅器(2)の第1の入力側へ負帰還
することにより、上記所定の周波数以下の超低周波領域
および直流領域において上記第1の帰還ループに比べて
十分大きい帰還量を有する第1の増幅型負帰還ループを
構成するとともに、上記ミラー積分回路(10)によっ
て検出、増幅された所定の周波数以下の超低周波成分お
よび直流成分を上記第2の差動型増幅器(6)の第2の
入力側へ負帰還することにより、上記所定の周波数以下
の超低周波領域および直流領域において上記第2の負帰
還ループに比べて十分大きい帰還量を有する第2の増幅
型負帰還ループを構成したことを特徴とする平衡増幅
器。
1. A first input is input to a non-inverting input of a first differential amplifier (2), the amplified output is output from a first output terminal (3), and a first feedback resistor is also provided. Via (4), negative feedback is provided to the inverting input terminal of the first differential amplifier (2) to form a first negative feedback loop, and a second input having a phase opposite to that of the first input is provided. It is input to the non-inverting input of the second differential amplifier (6), the amplified output is output from the second output terminal (7), and the second feedback resistor (8) is used to output the second output. Negative feedback is provided to the inverting input terminal of the differential amplifier (6) to form a second negative feedback loop, and the first input is input to the inverting input terminal of the second differential amplifier (6). At the same time, the second input is input to the inverting input terminal of the first differential amplifier (2), and the first input of the first differential amplifier (2) is input. A balanced amplifier in which an output is taken out between the input terminal (3) and the second output terminal (7) of the second differential amplifier (6), The first and second integrating resistors (1 having the same resistance value connected in series with the second output terminal (7)
1) and (12) are connected, and the connection midpoint of the first and second integration resistors (11) and (12) is connected to the inverting input terminal of the third third differential amplifier (14). Then, the inverting input terminal is connected to the output of the third differential amplifier (14) through the integrating capacitor (13) and is connected to the non-inverting input terminal of the third differential amplifier (14). The Miller integrator circuit (10) is configured by supplying a voltage obtained by equally dividing the power supply voltage, and the ultra low frequency component and the direct current component of a predetermined frequency or lower detected and amplified by the Miller integrator circuit (10) are used as the first By performing negative feedback to the first input side of the differential amplifier (2), the feedback amount is sufficiently larger than that of the first feedback loop in the ultra-low frequency region and DC region below the predetermined frequency. In addition to configuring the first amplification type negative feedback loop, The ultra-low frequency component and the direct current component, which are detected and amplified by the Miller integrator circuit (10) and have a predetermined frequency or less, are negatively fed back to the second input side of the second differential amplifier (6). A balanced amplifier, comprising a second amplification type negative feedback loop having a feedback amount sufficiently larger than that of the second negative feedback loop in an ultra-low frequency region and a direct current region below a predetermined frequency.
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