JPH06232095A - パターンの形成方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、半導体装置製造プロセスにおける
パターン形成方法であって、ホトリソグラフィー技術に
用いられる露光装置の解像限界値を越える寸法のパター
ン幅，パターン間隔を有するパターンを形成する。 【構成】 第１の工程で基板11に第１のパターン形成膜
13，エッチング停止膜14，第２のパターン形成膜15を成
膜し、第２の工程で第２のパターン形成膜15で複数の第
１のパターン17を所定間隔に形成する。第３の工程で隣
り合う第１のパターン17の端部に重なりかつ各第１のパ
ターン17間を覆う第２のエッチングマスク18を形成し、
エッチングを行って各第１のパターン17で第２のパター
ン19を形成した後、第２のエッチングマスク18を除去す
る。第４の工程で各第２のパターン19の両側壁にサイド
ウォール21を形成し、第５の工程で第１のパターン形成
膜13で複数のパターン22を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置製造プロセ
スにおけるパターン形成方法であって、ホトリソグラフ
ィー技術で用いる露光装置の解像限界を越える寸法精度
でパターンおよびパターン間隔を形成するのに適用され
るパターンの形成方法に関するものである。

【０００２】

【従来の技術】例えば半導体基板上に複数のトランジス
タのゲート電極を形成する方法を、図５により説明す
る。図５の（１）に示すように、半導体基板６１の上面
にはゲート絶縁膜６２とゲート電極形成膜６３とが成膜
されている。その後通常のホトリソグラフィー技術によ
って、上記ゲート電極形成膜６３上にレジストよりなる
エッチングマスク６４を所定間隔に形成する。

【０００３】次いで図５（２）に示すように、上記エッ
チングマスク６４を用いたエッチングにより、２点鎖線
で示す部分のパターン形成膜６３を除去して、残したパ
ターン形成膜（６３）でゲート電極６５を形成する。そ
の後、例えばアッシャー処理によって、上記エッチング
マスク６４を除去する。

【０００４】

【発明が解決しようとする課題】上記説明したパターン
の形成方法では、ホトリソグラフィー技術で用いる露光
装置の解像限界値によって、エッチングマスクの幅や隣
り合うエッチングマスクとの間隔が決まる。したがっ
て、エッチングによって形成されるゲート電極の幅や隣
り合うゲート電極との間隔等は、露光装置の解像限界値
によって規定される。

【０００５】本発明は、露光装置の解像限界値より小さ
いパターン幅やパターン間隔を形成するのに優れたパタ
ーンの形成方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたパターンの形成方法である。すな
わち、第１の工程で、基板の上面に第１のパターン形成
膜とエッチング停止膜と第２のパターン形成膜とを成膜
し、第２の工程で、第２のパターン形成膜上に複数の第
１のエッチングマスクを所定間隔に形成した後、エッチ
ングによって第２のパターン形成膜で複数の第１のパタ
ーンを所定間隔に形成し、その後第１のエッチングマス
クを除去する。次いで第３の工程で、隣り合う第１のパ
ターンにオーバラップするとともに各第１のパターン間
を覆う状態に第２のエッチングマスクを形成した後、エ
ッチングによって各第１のパターンで第２のパターンを
形成してから、第２のエッチングマスクを除去する。続
いて第４の工程で、各第２のパターンの側壁にサイドウ
ォールを形成する。その後第５の工程で、各第２のパタ
ーンと各サイドウォールとをマスクにしたエッチングで
エッチング停止膜を除去した後、各サイドウォールをマ
スクにしたエッチングで第２のパターンを除去するとと
もに第１のパターン形成膜で複数のパターンを所定間隔
に形成し、その後各サイドウォールとエッチング停止膜
とを除去する。

【０００７】

【作用】上記パターンの形成方法では、第２の工程で形
成される第１のエッチングマスクを用いて形成した第１
のパターンの間隔を露光装置で形成することが可能な解
像限界値に形成する。そして第３の工程で形成される第
２のエッチングマスクの間隔も露光装置で形成すること
が可能な解像限界値に形成する。このときの第２のエッ
チングマスクが第１のパターンにオーバラップするパタ
ーンの合わせ幅は、その後のエッチングで得られる第２
のパターンの幅を規定する。ここで、露光装置のマスク
合わせ精度を考慮するならば、第２のパターンの幅はマ
スク合わせ精度を考慮した値になる。よってパターンの
間隔は、露光装置の解像限界値よりサイドウォールの幅
の２倍を差し引いた値になる。したがって、マスク合わ
せ精度に関係なく、露光装置の解像限界を越える間隔を
有する複数のパターンの配列が形成される。

【０００８】またパターンの幅は、第２のパターンの幅
にサイドウォールの幅の２倍を加算した値になる。また
露光装置のマスク合わせ精度を考慮すると、第２のパタ
ーンの幅にサイドウォールの幅の２倍を加算した値にマ
スク合わせ精度を考慮した値になる。この値を露光装置
の解像限界値よりも小さい値に設定すれば、パターンの
幅も露光装置の解像限界値よりも小さい値になる。

【０００９】

【実施例】本発明の実施例を図１の形成工程図により説
明する。なお図１では、一例として、ゲート電極配列を
形成する方法で説明する。図の（１）に示すように、第
１の工程では、まず基板（例えば単結晶シリコン基板）
１１の上面に、例えば酸化シリコンよりなるゲート絶縁
膜１２を形成する。このゲート絶縁膜１２は、例えば熱
酸化法または化学的気相成長法等の成膜技術によって形
成される。次いで例えば化学的気相成長法によって、上
記ゲート絶縁膜１２の上面に第１のパターン形成膜１３
を成膜する。この第１のパターン形成膜１３は、後述す
るゲート電極（符号は付さず）になるもので、例えば多
結晶シリコンよりなる。さらに例えば化学的気相成長法
によって、第１のパターン形成膜１３上に、例えば酸化
シリコンよりなるエッチング停止膜１４を形成する。さ
らに例えば化学的気相成長法によって、例えば多結晶シ
リコンよりなる第２のパターン形成膜１５を成膜する。

【００１０】次いで第２の工程で、例えば通常のホトリ
ソグラフィー技術によって、上記第２のパターン形成膜
１５上に、例えばレジストよりなる複数の第１のエッチ
ングマスク１６を所定間隔に形成する。続いて、例えば
ドライエッチングによって、第２のパターン形成膜１５
の２点鎖線で示す部分を除去し、残した当該第２のパタ
ーン形成膜（１５）で複数の第１のパターン１７を所定
間隔に形成する。その後、例えばアッシャー処理または
ウェットエッチング等によって、上記第１のエッチング
マスク１６を除去する。

【００１１】続いて図の（２）に示す第３の工程を行
う。この工程では、例えば通常のホトリソグラフィー技
術によって、隣り合う第１のパターン１７の一部分（端
部側）にオーバラップするとともに各第１のパターン１
７間を覆う状態に第２のエッチングマスク１８を形成す
る。上記第２のエッチングマスク１８は、例えばレジス
トで形成する。そして、例えばドライエッチングによっ
て、各第１のパターン１７の２点鎖線で示す部分を除去
し、残した各第１のパターン（１７）で第２のパターン
１９を形成する。その後例えばアッシャー処理またはウ
ェットエッチング等によって、上記第２のエッチングマ
スク１８を除去する。

【００１２】次いで図の（３）に示す第４の工程を行
う。この工程では、例えば化学的気相成長法によって、
上記各第２のパターン１９を覆う状態に、サイドウォー
ル形成膜２０を形成する。このサイドウォール形成膜２
０は、例えば窒化シリコンよりなる。その後通常のエッ
チバック技術によって、上記サイドウォール形成膜２０
の２点鎖線で示す部分を除去し、残したサイドウォール
形成膜（２０）で、各第２のパターン１９の側壁にサイ
ドウォール２１を形成する。

【００１３】その後図の（４）に示す第５の工程を行
う。この工程では、各第２のパターン１９と各サイドウ
ォール２１とをマスクにしたエッチング（例えば異方性
ドライエッチング）によって上記エッチング停止膜１４
の露出している部分（破線で示す部分）を除去する。さ
らに上記各サイドウォール２１をマスクにしたエッチン
グ（例えば異方性ドライエッチング）によって、上記各
第２のパターン１９（１点鎖線で示す部分）と上記第１
のパターン形成膜１３の（２点鎖線で示す部分）とを除
去し、残した第１のパターン形成膜（１３）で複数のパ
ターン２２を所定間隔に形成する。その後、例えばエッ
チングによって、各サイドウォール２１と残ったエッチ
ング停止膜１４とを除去する。

【００１４】上記の如くして、図２に示すように、基板
１１上にゲート絶縁膜１２を介してパターン２２が形成
される。さらに、上記パターン２２をゲート電極に用い
たトランジスタと形成するには、各パターン２２をイオ
ン注入マスクにして、当該各パターン２２の両側の基板
１１中に導電性の不純物（図示せず）を導入し、ソース
・ドレイン領域２３を形成する。このようにして、パタ
ーン２２をゲート電極とした複数のＭＯＳトランジスタ
２４が形成される。

【００１５】上記パターンの形成方法によって、露光装
置の解像限界値より小さい値のパターン幅およびパター
ン間隔が得られることを、図３により説明する。なお以
下の説明では、各エッチングにおいて全くアンダーカッ
トを生じない完全な異方性エッチングが行われたと仮定
している。また図ではハッチングは省略した。

【００１６】図に示すように、上記説明した第２の工程
で形成される第１のエッチングマスク（１６）を用いて
形成した第１のパターン１７の間隔を露光装置の間隔を
形成する解像限界値Ｃに形成する。そして第３の工程で
形成される第２のエッチングマスク１８の間隔も露光装
置の間隔を形成する解像限界値Ｃに形成する。このとき
の第２のエッチングマスク１８が第１のパターン１７の
一部分にオーバラップするパターンの合わせ幅をｄとす
る。したがって、第２のパターン１９の幅はｄになる。
ここで、図示はしないが、露光装置のマスク合わせ精度
ｓを考慮するならば、第２のパターン１９の幅はｄ±ｓ
になる。さらに第３の工程で形成したサイドウォール２
１の幅をｂとすれば、パターン２２の幅Ｗは、第２のパ
ターン１９の幅にサイドウォール２１の幅ｂの２倍を加
算した値になる。すなわち、Ｗ＝ｄ＋２ｂになる。また
図示はしないが、露光装置のマスク合わせ精度ｓを考慮
すると、Ｗ＝ｄ＋２ｂ±ｓになる。またパターン２２の
間隔Ｄは、露光装置の解像限界値Ｃよりサイドウォール
２１の幅ｂの２倍を差し引いた値になる。すなわち、Ｄ
＝Ｃ−２ｂになる。ただしＣ＞２ｂとする。したがっ
て、露光装置の解像限界値より小さい値の間隔を有する
複数のパターン２２の配列が形成される。またｄ＋２ｂ
の値を露光装置の解像限界値Ｃより小さい値に設定すれ
ば、パターン２２の幅Ｗも解像限界値より小さい値にな
る。

【００１７】例えば、露光装置の解像限界値Ｃを０．３
μｍとする。またサイドウォール２１の幅ｂを０．０４
μｍ、パターンの合わせ幅ｄを０．１４μｍとし、パタ
ーンの合わせ精度を±０．０１５μｍとすれば、パター
ン２２の間隔Ｄは、０．２２μｍになり、パターン２２
の幅Ｗは、０．２０５μｍ〜０．２３５μｍになる。

【００１８】次に上記パターンの形成方法を、８bit 構
成のＮＡＮＤ型不揮発性記憶装置のメモリセル領域のゲ
ート電極を形成する場合に適用した一例を、図４により
説明する。なお図では断面を示すハッチングは省略し
た。図４の（１）に示すように、通常の膜形成技術によ
って、基板３１の上面に第１のゲート絶縁膜３２とフロ
ーティングゲート形成膜３３を形成する。次いでホトリ
ソグラフィー技術とエッチングとによって、フローティ
ングゲート形成膜３３の２点鎖線で示す部分を除去し、
残したフローティングゲート形成膜（３３）でトランジ
スタ形成領域５１を形成する。その後通常の膜形成技術
によって、第２のゲート絶縁膜３４とコントロールゲー
ト形成膜３５とを順に成膜する。すなわち、上記実施例
で説明したゲート絶縁膜（１２）が上記第１のゲート絶
縁膜３２に対応し、同実施例で説明した第１のパターン
形成膜（１３）が上記フローティングゲート形成膜３３
と第２のゲート絶縁膜３４とコントロールゲート形成膜
３５とに対応する。

【００１９】次いで図４の（２）に示すように、上記実
施例で説明したと同様にして、コントロールゲート形成
膜３５上に、第２のパターン１９とサイドウォール２１
を形成する。そしてエッチングを行って、上記トランジ
スタ形成領域５１と第２のゲート絶縁膜３４とコントロ
ールゲート形成膜３５の各２点鎖線で示す部分を除去し
て、残したコントロールゲート形成膜（３５）で複数の
コントロールゲート４１を形成し、さらに第２のゲート
絶縁膜（３４）で複数の層間ゲート絶縁膜４２を形成し
て、トランジスタ形成領域（５１）で複数のフローティ
ングゲート４３を形成する。なお選択ゲート４４は、上
記エッチングによって同時に、コントロールゲート形成
膜（３５）で形成される。

【００２０】その後、図４の（３）に示すように、イオ
ン注入法によって、各フローティングゲート４３の両側
と選択ゲート４４の両側とにおける基板３１の上層にソ
ース・ドレイン領域４５を形成する。そして通常の成膜
技術として、例えば化学的気相成長法によって、層間絶
縁膜４６を形成する。次いで例えばホトリソグラフィー
技術とエッチングとによって、コンタクトホール４７を
上記層間絶縁膜４６に開口する。そして既知の配線形成
技術によって、コンタクトホール４７に通じるビット線
４８を、層間絶縁膜４６上に形成する。

【００２１】このように、上記実施例で説明したパター
ンの形成方法を用いることにより、コントロールゲート
４１やフローティングゲート４３の間隔は、露光装置の
解像限界値以下の値に形成することができる。このた
め、メモリセル領域の面積を、例えば従来のメモリセル
領域の面積の７０％程度に縮小することが可能になる。

【００２２】

【発明の効果】以上、説明したように本発明によれば、
パターンの間隔を露光装置の解像限界値より小さな値に
形成することが可能になる。この結果、例えば不揮発性
記憶装置のメモリセルのゲート電極を形成するのに適用
した場合には、メモリセル領域を大幅に縮小することが
可能になる。また、いわゆるライン＆スペースを形成す
る場合にも、露光装置の解像限界値より小さな値のパタ
ーン配列を形成することが可能になる。したがって、ラ
イン＆スペースで構成されるようなパターン配列の形成
において、露光装置の解像限界値より小さな値に形成す
ることができるので、形成されるパターン配列の占める
面積を縮小することができる。よって、半導体装置の高
集積化が図れる。

【図面の簡単な説明】

【図１】実施例の形成工程図である。

【図２】トランジスタ配列を形成する説明図である。

【図３】実施例で形成したパターン寸法の説明図であ
る。

【図４】ＮＡＮＤ型不揮発性記憶装置への適用例の説明
図である。

【図５】従来例の形成工程図である。

【符号の説明】

１１ 基板 １３ 第１のパターン形成膜 １４ エッチング停止膜 １５ 第２のパターン形成膜 １６ 第１のエッチングマスク １７ 第１のパターン １８ 第２のエッチングマスク １９ 第２のパターン ２１ サイドウォール ２２ パターン

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基板の上面に第１のパターン形成膜を成
   膜した後、当該第１のパターン形成膜上にエッチング停
   止膜と第２のパターン形成膜とを成膜する第１の工程
   と、 前記第２のパターン形成膜上に複数の第１のエッチング
   マスクを所定間隔に形成した後、エッチングによって第
   ２のパターン形成膜で複数の第１のパターンを所定間隔
   に形成し、その後前記第１のエッチングマスクを除去す
   る第２の工程と、 前記隣り合う第１のパターンの一部分にオーバラップす
   るとともに各第１のパターン間を覆う状態に第２のエッ
   チングマスクを形成した後、エッチングによって各第１
   のパターンで第２のパターンを形成し、その後前記第２
   のエッチングマスクを除去する第３の工程と、 前記各第２のパターンの側壁にサイドウォールを形成す
   る第４の工程と、 前記各第２のパターンと前記各サイドウォールとをマス
   クにしたエッチングによって前記エッチング停止膜を除
   去した後、前記各サイドウォールをマスクにしたエッチ
   ングによって、前記第２のパターンを除去するとともに
   前記第１のパターン形成膜で複数のパターンを所定間隔
   に形成し、その後、当該各サイドウォールと各パターン
   上のエッチング停止膜とを除去する第５の工程とを行う
   ことを特徴とするパターンの形成方法。