JPH0619950A - ディジタル積分回路 - Google Patents
ディジタル積分回路Info
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- JPH0619950A JPH0619950A JP4197422A JP19742292A JPH0619950A JP H0619950 A JPH0619950 A JP H0619950A JP 4197422 A JP4197422 A JP 4197422A JP 19742292 A JP19742292 A JP 19742292A JP H0619950 A JPH0619950 A JP H0619950A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- input data
- bit
- full adder
- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】
【構成】 全加算器101は、D−FF102からの1
サンプリング時間前の累積加算値に入力データを加算
し、得られる新たな累積値をD−FF102に供給す
る。演算回路103は、入力データのMSB、D−FF
102の出力データのMSB、全加算器101のキャリ
出力、全加算器101の出力データのMSBに基づい
て、全加算器101のオーバーフロー、アンダーフロー
を検出して、アップフラグUF、ダウンフラグDFを発
生し、これらのフラグでアップダウンカウンタU/D1
のカウント動作を制御する。 【効果】 キャリ出力の遅延に起因して高速動作ができ
ないという問題を解決することができる。また、累積加
算値のビット数を、アップダウンカウンタの個数を増や
すことにより、容易に拡張することができる。
サンプリング時間前の累積加算値に入力データを加算
し、得られる新たな累積値をD−FF102に供給す
る。演算回路103は、入力データのMSB、D−FF
102の出力データのMSB、全加算器101のキャリ
出力、全加算器101の出力データのMSBに基づい
て、全加算器101のオーバーフロー、アンダーフロー
を検出して、アップフラグUF、ダウンフラグDFを発
生し、これらのフラグでアップダウンカウンタU/D1
のカウント動作を制御する。 【効果】 キャリ出力の遅延に起因して高速動作ができ
ないという問題を解決することができる。また、累積加
算値のビット数を、アップダウンカウンタの個数を増や
すことにより、容易に拡張することができる。
Description
【0001】
【産業上の利用分野】本発明は、ディジタル積分回路に
関し、特に入力データを累積加算して積分するディジタ
ル積分回路に関する。
関し、特に入力データを累積加算して積分するディジタ
ル積分回路に関する。
【0002】
【従来の技術】ディジタル積分回路、例えば所謂2相位
相変調(BPSK)、4相位相変調(QPSK)等にお
ける復調装置において、所謂キャリア再生回路やクロッ
ク再生回路に用いられるディジタルPLL(以下DPL
L:Digital Phase Locked Loop という)の所謂ループ
フィルタ等を構成するディジタル積分回路は、図4に示
すように、例えば位相誤差である入力データを累積加算
するための加算器201と、該加算器201の出力デー
タをサンプリング周期に相当する時間(以下サンプリン
グ時間という)遅延する遅延器202とから構成され、
入力データを累積加算して積分するようになっている。
相変調(BPSK)、4相位相変調(QPSK)等にお
ける復調装置において、所謂キャリア再生回路やクロッ
ク再生回路に用いられるディジタルPLL(以下DPL
L:Digital Phase Locked Loop という)の所謂ループ
フィルタ等を構成するディジタル積分回路は、図4に示
すように、例えば位相誤差である入力データを累積加算
するための加算器201と、該加算器201の出力デー
タをサンプリング周期に相当する時間(以下サンプリン
グ時間という)遅延する遅延器202とから構成され、
入力データを累積加算して積分するようになっている。
【0003】具体的には、図5に示すように、上記加算
器201は、N1 ビットの全加算器(所謂フルアダー)
201からなり、上記遅延器202は、N1 ビットのD
−プリップフロップ(以下D−FF202という)から
なり、このディジタル積分回路は、D−FF202にラ
ッチされている1サンプリング時間前の累積加算値に入
力データを加算して、得られる新たな累積加算値をD−
FF102にラッチし、この動作を繰り返すようになっ
ている。
器201は、N1 ビットの全加算器(所謂フルアダー)
201からなり、上記遅延器202は、N1 ビットのD
−プリップフロップ(以下D−FF202という)から
なり、このディジタル積分回路は、D−FF202にラ
ッチされている1サンプリング時間前の累積加算値に入
力データを加算して、得られる新たな累積加算値をD−
FF102にラッチし、この動作を繰り返すようになっ
ている。
【0004】
【発明が解決しようとする課題】ところで、全加算器2
01のビット数N1 は、DPLLの所謂キャプチャレン
ジ(cature range)、ロックレンジ(lock range )、過
渡応答等の特性を左右するものであり、例えば入力デー
タが8ビットであっても、例えば24ビット以上が必要
とされる。一方、全加算器としてはビット数が大きいも
のはなく、例えば4ビットのもの(例えばIC番号が7
4283)が一般的である。したがって、上述の全加算
器201は、図6に示すように、K個のn(例えば4)
ビットの全加算器FAi (i=1〜K、n×K≧N1 )
を縦続接続して構成されている。すなわち、全加算器F
Ai は、キャリ出力を次段の全加算器FAi+1 に供給
し、この全加算器FAi+1 は、このキャリ出力を含めて
加算を行うようになっている。
01のビット数N1 は、DPLLの所謂キャプチャレン
ジ(cature range)、ロックレンジ(lock range )、過
渡応答等の特性を左右するものであり、例えば入力デー
タが8ビットであっても、例えば24ビット以上が必要
とされる。一方、全加算器としてはビット数が大きいも
のはなく、例えば4ビットのもの(例えばIC番号が7
4283)が一般的である。したがって、上述の全加算
器201は、図6に示すように、K個のn(例えば4)
ビットの全加算器FAi (i=1〜K、n×K≧N1 )
を縦続接続して構成されている。すなわち、全加算器F
Ai は、キャリ出力を次段の全加算器FAi+1 に供給
し、この全加算器FAi+1 は、このキャリ出力を含めて
加算を行うようになっている。
【0005】このため、キャリによる遅延が後段に(i
が大きく)なるほど累積して増大し、高速動作に限界が
生じるという問題があった。また、全てのビットをフィ
ードバックしているために信頼性が低下するという問題
があった。
が大きく)なるほど累積して増大し、高速動作に限界が
生じるという問題があった。また、全てのビットをフィ
ードバックしているために信頼性が低下するという問題
があった。
【0006】本発明は、このような実情に鑑みてなされ
たものであり、入力データを高速で積分することができ
るディジタル積分回路の提供を目的とする。
たものであり、入力データを高速で積分することができ
るディジタル積分回路の提供を目的とする。
【0007】
【課題を解決するための手段】本発明は、上記課題を解
決するために、入力データを累積加算するためのNビッ
トの全加算器と、この全加算器の出力データをサンプリ
ング周期に相当する時間遅延させて、該全加算器に供給
するNビットの遅延器と、縦続接続された複数のアップ
ダウンカウンタと、入力データの最上位ビット、全加算
器の出力データの最上位ビット、遅延器の出力データの
最上位ビット及び全加算器のキャリ出力に基づいて、複
数のアップダウンカウンタのカウント動作を制御する演
算回路とを具備することを特徴とする
決するために、入力データを累積加算するためのNビッ
トの全加算器と、この全加算器の出力データをサンプリ
ング周期に相当する時間遅延させて、該全加算器に供給
するNビットの遅延器と、縦続接続された複数のアップ
ダウンカウンタと、入力データの最上位ビット、全加算
器の出力データの最上位ビット、遅延器の出力データの
最上位ビット及び全加算器のキャリ出力に基づいて、複
数のアップダウンカウンタのカウント動作を制御する演
算回路とを具備することを特徴とする
【0008】また、本発明は、複数のアップダウンカウ
ンタの出力データから所望ビットを選択するセレクタを
備えることを特徴とする。
ンタの出力データから所望ビットを選択するセレクタを
備えることを特徴とする。
【0009】
【作用】本発明を適用したディジタル積分回路では、入
力データの最上位ビット、全加算器の出力データの最上
位ビット、遅延器の出力データの最上位ビット及び全加
算器のキャリ出力に基づいて、複数のアップダウンカウ
ンタのカウント動作を制御して、入力データを累積加算
して積分する。
力データの最上位ビット、全加算器の出力データの最上
位ビット、遅延器の出力データの最上位ビット及び全加
算器のキャリ出力に基づいて、複数のアップダウンカウ
ンタのカウント動作を制御して、入力データを累積加算
して積分する。
【0010】また、得られる累積加算値から所望ビット
を選択して、出力する。
を選択して、出力する。
【0011】
【実施例】以下、本発明に係るディジタル積分回路の一
実施例を図面を参照しながら説明する。図1は、本発明
を適用したディジタル積分回路の回路構成を示すブロッ
ク図であり、図2は、上記ディジタル積分回路を採用し
た所謂4相位相変調(QPSK)における復調装置の回
路構成を示すブロック図である。
実施例を図面を参照しながら説明する。図1は、本発明
を適用したディジタル積分回路の回路構成を示すブロッ
ク図であり、図2は、上記ディジタル積分回路を採用し
た所謂4相位相変調(QPSK)における復調装置の回
路構成を示すブロック図である。
【0012】先ず、このQPSK復調装置について簡単
に説明する。QPSK復調装置は、図2に示すように、
受信信号を、ベースバンドのQPSK変調信号に変換し
た後、ディジタル信号に変換する回路(以下単にA/D
変換回路という)10と、該A/D変換回路10からの
ディジタル信号に変換されたQPSK変調信号を所謂直
交復調して、ベースバンド信号を再生する複素乗算回路
20と、搬送波(以下キャリアという)を再生するため
の位相誤差を検出するキャリア位相検出回路30と、キ
ャリアを再生するためのループフィルタ40と、キャリ
アを発生する所謂ディジタルVCO(以下NCO:Nume
rically Controlled Oscillator という)50と、サン
プリングクロック等を再生するための位相誤差を検出す
るクロック位相検出回路60と、サンプリングクロック
等を再生するためのループフィルタ70と、該ループフ
ィルタ70の出力をアナログ信号に変換するD/A変換
器81と、サンプリングクロックを発生するVCO(Vo
ltage Controlled Oscillator )82とを備える。
に説明する。QPSK復調装置は、図2に示すように、
受信信号を、ベースバンドのQPSK変調信号に変換し
た後、ディジタル信号に変換する回路(以下単にA/D
変換回路という)10と、該A/D変換回路10からの
ディジタル信号に変換されたQPSK変調信号を所謂直
交復調して、ベースバンド信号を再生する複素乗算回路
20と、搬送波(以下キャリアという)を再生するため
の位相誤差を検出するキャリア位相検出回路30と、キ
ャリアを再生するためのループフィルタ40と、キャリ
アを発生する所謂ディジタルVCO(以下NCO:Nume
rically Controlled Oscillator という)50と、サン
プリングクロック等を再生するための位相誤差を検出す
るクロック位相検出回路60と、サンプリングクロック
等を再生するためのループフィルタ70と、該ループフ
ィルタ70の出力をアナログ信号に変換するD/A変換
器81と、サンプリングクロックを発生するVCO(Vo
ltage Controlled Oscillator )82とを備える。
【0013】そして、クロック位相検出回路60〜VC
O82からなる所謂ディジタルPLL(以下DPLL:
Digital Phase Locked Loop という)で構成されるクロ
ック再生回路においてサンプリングクロック等を再生
し、このサンプリングクロックを用いてQPSK変調信
号をディジタル信号に変換した後、複素乗算回路20〜
NCO50で構成されるコスタス形キャリア再生回路に
おいてキャリアを再生すると共に、複素乗算回路20に
おいてこのキャリアを用いてQPSK変調信号を直交復
調して、I、Q系列の各ベースバンド信号を再生するよ
うになっている。換言すると、QPSK変調信号をディ
ジタル信号処理によって復調するようになっている。
O82からなる所謂ディジタルPLL(以下DPLL:
Digital Phase Locked Loop という)で構成されるクロ
ック再生回路においてサンプリングクロック等を再生
し、このサンプリングクロックを用いてQPSK変調信
号をディジタル信号に変換した後、複素乗算回路20〜
NCO50で構成されるコスタス形キャリア再生回路に
おいてキャリアを再生すると共に、複素乗算回路20に
おいてこのキャリアを用いてQPSK変調信号を直交復
調して、I、Q系列の各ベースバンド信号を再生するよ
うになっている。換言すると、QPSK変調信号をディ
ジタル信号処理によって復調するようになっている。
【0014】具体的には、上記A/D変換回路10は、
上述の図2に示すように、アンテナ11と、該アンテナ
11で受信された受信信号を中間周波数信号(所謂IF
信号)に変換するコンバータ12と、局部発信信号を発
生する局部発振器13と、該局部発振器13からの局部
発信信号の位相をπ/2遅延する移相器14と、上記局
部発振器13からの局部発信信号と移相器14からの局
部発信信号を用いてIF信号を所謂直交準同期復調し
て、2系列の位相変調信号を再生する乗算器15I 、1
5Q と、該乗算器15I 、15Q からの各系列の位相変
調信号を、上記VCO82からのサンプリングクロック
を用いてそれぞれディジタル信号に変換する前置フィル
タ16I 、16Q 、A/D変換器17I 、17Q と、該
A/D変換器17I 、17Q でディジタル信号に変換さ
れた各位相変調信号の受信スペクトルをそれぞれ選択す
る有限インパルス応答(所謂FIR:Finite Impulse r
esponse )フィルタからなるRxフィルタ18I 、18
Q とを備える。
上述の図2に示すように、アンテナ11と、該アンテナ
11で受信された受信信号を中間周波数信号(所謂IF
信号)に変換するコンバータ12と、局部発信信号を発
生する局部発振器13と、該局部発振器13からの局部
発信信号の位相をπ/2遅延する移相器14と、上記局
部発振器13からの局部発信信号と移相器14からの局
部発信信号を用いてIF信号を所謂直交準同期復調し
て、2系列の位相変調信号を再生する乗算器15I 、1
5Q と、該乗算器15I 、15Q からの各系列の位相変
調信号を、上記VCO82からのサンプリングクロック
を用いてそれぞれディジタル信号に変換する前置フィル
タ16I 、16Q 、A/D変換器17I 、17Q と、該
A/D変換器17I 、17Q でディジタル信号に変換さ
れた各位相変調信号の受信スペクトルをそれぞれ選択す
る有限インパルス応答(所謂FIR:Finite Impulse r
esponse )フィルタからなるRxフィルタ18I 、18
Q とを備える。
【0015】そして、このA/D変換回路10は、受信
信号をIF信号に変換した後、直交準同期復調して2系
列の位相変調信号を再生すると共に、これらの位相変調
信号をディジタル信号に変換した後、例えば64タップ
を有するRxフィルタ18I、18Q で所望のチャンネ
ルの位相変調信号を選択して、選択した位相変調信号を
複素乗算回路20に供給する。
信号をIF信号に変換した後、直交準同期復調して2系
列の位相変調信号を再生すると共に、これらの位相変調
信号をディジタル信号に変換した後、例えば64タップ
を有するRxフィルタ18I、18Q で所望のチャンネ
ルの位相変調信号を選択して、選択した位相変調信号を
複素乗算回路20に供給する。
【0016】この複素乗算回路20は、上述の図2に示
すように、上記Rxフィルタ18Iからの位相変調信号
に、上記NCO50から供給される互いに直交したキャ
リアをそれぞれ乗算する乗算器21I 、22I と、上記
Rxフィルタ18Q からの位相変調信号に、上記NCO
50からの互いに直交したキャリアをそれぞれ乗算する
乗算器21Q 、22Q と、上記乗算器21I の出力から
乗算器22Q の出力を減算する減算器23と、上記乗算
器21Q の出力と乗算器22I の出力を加算する加算器
24とからなり、下記式1、2に示す演算を行い、ベー
スバンド信号I、Qを再生する。
すように、上記Rxフィルタ18Iからの位相変調信号
に、上記NCO50から供給される互いに直交したキャ
リアをそれぞれ乗算する乗算器21I 、22I と、上記
Rxフィルタ18Q からの位相変調信号に、上記NCO
50からの互いに直交したキャリアをそれぞれ乗算する
乗算器21Q 、22Q と、上記乗算器21I の出力から
乗算器22Q の出力を減算する減算器23と、上記乗算
器21Q の出力と乗算器22I の出力を加算する加算器
24とからなり、下記式1、2に示す演算を行い、ベー
スバンド信号I、Qを再生する。
【0017】I+jQ=(X+jY)(C+jS) =(XC−YS)+j(XS+YC) したがって、 I=(XC−YS)・・・式1 Q=(XS+YC)・・・式2 なお、 C=cos2πfC ・・・式3 S=sin2πfC ・・・式4
【0018】ここで、XはRxフィルタ18I で濾波さ
れた位相変調信号であり、YはRxフィルタ18Q で濾
波された位相変調信号であり、C、SはNCO50から
供給される互いに直交したそれぞれ上記式3、4で表さ
れるキャリアであり、fC はキャリアの周波数を表す。
れた位相変調信号であり、YはRxフィルタ18Q で濾
波された位相変調信号であり、C、SはNCO50から
供給される互いに直交したそれぞれ上記式3、4で表さ
れるキャリアであり、fC はキャリアの周波数を表す。
【0019】そして、このようにして得られたベースバ
ンド信号I、Qは、例えば、後段の識別再生回路(図示
せず)においてVCO82で再生されたクロックによる
1と0の判定や、ビタビ復号化等のデータ処理が施され
た後、必要に応じてエラー訂正等が施される。この結
果、元のデータが再生される。
ンド信号I、Qは、例えば、後段の識別再生回路(図示
せず)においてVCO82で再生されたクロックによる
1と0の判定や、ビタビ復号化等のデータ処理が施され
た後、必要に応じてエラー訂正等が施される。この結
果、元のデータが再生される。
【0020】一方、コスタスループを構成する上記キャ
リア位相検出回路30は、上述の図2に示すように、上
記複素乗算回路20からのベースバンド信号Iとベース
バンド信号Qの符号ビットの排他的論理和を演算する排
他的論理和回路31I と、ベースバンド信号Qとベース
バンド信号Iの符号ビットの排他的論理和を演算する排
他的論理和回路31Q と、上記排他的論理和回路31I
の出力から排他的論理和回路31Q の出力を減算する減
算器32とから構成され、下記式5に示す演算を行い、
キャリアの位相誤差ΔC を検出し、この位相誤差ΔC を
ループフィルタ40に供給する。
リア位相検出回路30は、上述の図2に示すように、上
記複素乗算回路20からのベースバンド信号Iとベース
バンド信号Qの符号ビットの排他的論理和を演算する排
他的論理和回路31I と、ベースバンド信号Qとベース
バンド信号Iの符号ビットの排他的論理和を演算する排
他的論理和回路31Q と、上記排他的論理和回路31I
の出力から排他的論理和回路31Q の出力を減算する減
算器32とから構成され、下記式5に示す演算を行い、
キャリアの位相誤差ΔC を検出し、この位相誤差ΔC を
ループフィルタ40に供給する。
【0021】 ΔC =Isign(Q)−Qsign(I)・・・式5
【0022】このループフィルタ40は、上述の図2に
示すように、上記減算器32から供給される位相誤差Δ
C を累積加算するための加算器41と、該加算器41の
出力をサンプリング周期に相当する時間(以下サンプリ
ング時間という)遅延する遅延器42と、位相誤差ΔC
をシフトすることによりβを乗算するシフトレジスタ4
3と、上記加算器41の出力をシフトすることによりα
を乗算するシフトレジスタ44と、上記シフトレジスタ
43の出力とシフトレジスタ44の出力を加算する加算
器45とから構成される。すなわち、ループフィルタ4
0は、1次の巡回型ディジタルフィルタであり、下記式
6に示す伝達関数H(Z)を位相誤差ΔC に乗算して濾
波し、この濾波された位相誤差ΔC をNCO50に供給
する。
示すように、上記減算器32から供給される位相誤差Δ
C を累積加算するための加算器41と、該加算器41の
出力をサンプリング周期に相当する時間(以下サンプリ
ング時間という)遅延する遅延器42と、位相誤差ΔC
をシフトすることによりβを乗算するシフトレジスタ4
3と、上記加算器41の出力をシフトすることによりα
を乗算するシフトレジスタ44と、上記シフトレジスタ
43の出力とシフトレジスタ44の出力を加算する加算
器45とから構成される。すなわち、ループフィルタ4
0は、1次の巡回型ディジタルフィルタであり、下記式
6に示す伝達関数H(Z)を位相誤差ΔC に乗算して濾
波し、この濾波された位相誤差ΔC をNCO50に供給
する。
【0023】 H(Z)=(Z/(Z−1))×(α+β) −(1/(Z−1))×β・・・式6
【0024】NCO50は、上述の図2に示すように、
上記ループフィルタ40からの濾波された位相誤差ΔC
にアドレスステップδfを加算する加算器53と、該加
算器53の出力を累積加算するための加算器51と、該
加算器51の出力を1サンプリング時間遅延する遅延器
52と、上記式3に示すキャリアCの値が予め記憶され
ているリードオンリメモリ(以下ROMという)54
と、上記式4に示すキャリアSの値が予め記憶されてい
るリードオンリメモリ(以下ROMという)55とから
構成される。
上記ループフィルタ40からの濾波された位相誤差ΔC
にアドレスステップδfを加算する加算器53と、該加
算器53の出力を累積加算するための加算器51と、該
加算器51の出力を1サンプリング時間遅延する遅延器
52と、上記式3に示すキャリアCの値が予め記憶され
ているリードオンリメモリ(以下ROMという)54
と、上記式4に示すキャリアSの値が予め記憶されてい
るリードオンリメモリ(以下ROMという)55とから
構成される。
【0025】そして、このNCO50は、上記ループフ
ィルタ40から供給される濾波された位相誤差ΔC に、
例えばROM54、55の読出アドレスのステップであ
るアドレスステップδfを加算すると共に、アドレスス
テップδfが加算された位相誤差ΔC を累積加算して積
分し、得られる積分値をアドレスとしてキャリアS、C
の値を読み出して、これらのキャリアS、Cを複素乗算
回路20に供給する。
ィルタ40から供給される濾波された位相誤差ΔC に、
例えばROM54、55の読出アドレスのステップであ
るアドレスステップδfを加算すると共に、アドレスス
テップδfが加算された位相誤差ΔC を累積加算して積
分し、得られる積分値をアドレスとしてキャリアS、C
の値を読み出して、これらのキャリアS、Cを複素乗算
回路20に供給する。
【0026】かくして、複素乗算回路20〜NCO50
で構成されるコスタス形キャリア再生回路において、キ
ャリアが再生され、このキャリアを用いてQPSK変調
信号の復調が行われる。
で構成されるコスタス形キャリア再生回路において、キ
ャリアが再生され、このキャリアを用いてQPSK変調
信号の復調が行われる。
【0027】一方、DPLLからなるクロック再生回路
を構成するクロック位相検出回路60は、上述の図2に
示すように、上記複素乗算回路20からのベースバンド
信号Iをそれぞれ1サンプリング時間遅延する縦続接続
された遅延器61、62と、該遅延器61、62で遅延
されたベースバンド信号Iから上記複素乗算回路20か
らのベースバンド信号Iを減算する減算器63と、上記
遅延器61で遅延されたベースバンド信号Iと減算器6
3の出力の符号ビットの排他的論理和を演算する排他的
論理和回路64と、排他的論理和回路64の出力をラッ
チするラッチ回路65と、該ラッチ回路65にクロック
を供給するゲート回路66と、上記減算器63の出力を
所定の閾値THと比較して、上記ゲート回路66を制御
する比較器67とから構成される。
を構成するクロック位相検出回路60は、上述の図2に
示すように、上記複素乗算回路20からのベースバンド
信号Iをそれぞれ1サンプリング時間遅延する縦続接続
された遅延器61、62と、該遅延器61、62で遅延
されたベースバンド信号Iから上記複素乗算回路20か
らのベースバンド信号Iを減算する減算器63と、上記
遅延器61で遅延されたベースバンド信号Iと減算器6
3の出力の符号ビットの排他的論理和を演算する排他的
論理和回路64と、排他的論理和回路64の出力をラッ
チするラッチ回路65と、該ラッチ回路65にクロック
を供給するゲート回路66と、上記減算器63の出力を
所定の閾値THと比較して、上記ゲート回路66を制御
する比較器67とから構成される。
【0028】そして、このクロック位相検出回路60
は、1つおきのサンプル値を比較して、ベースバンド信
号Iの極性反転を検出し、極性反転時のサンプル値をサ
ンプリングクロックの位相誤差ΔS として、ループフィ
ルタ70に供給する。
は、1つおきのサンプル値を比較して、ベースバンド信
号Iの極性反転を検出し、極性反転時のサンプル値をサ
ンプリングクロックの位相誤差ΔS として、ループフィ
ルタ70に供給する。
【0029】このループフィルタ70は、上述のループ
フィルタ40と同じ回路構成となっており、上述の図2
に示すように、上記ラッチ回路65から供給される位相
誤差ΔS を累積加算するための加算器71と、該加算器
71の出力を1サンプリング時間遅延する遅延器72
と、位相誤差ΔS をシフトすることによりβを乗算する
シフトレジスタ73と、上記加算器71の出力をシフト
することによりαを乗算するシフトレジスタ74と、上
記シフトレジスタ73の出力とシフトレジスタ74の出
力を加算する加算器75とから構成され、この1次の巡
回型ディジタルフィルタであるループフィルタ70は、
上記式6に示す伝達関数H(Z)を位相誤差ΔS に乗算
して、位相誤差ΔS を濾波し、この濾波された位相誤差
ΔS をD/A変換器81に供給する。
フィルタ40と同じ回路構成となっており、上述の図2
に示すように、上記ラッチ回路65から供給される位相
誤差ΔS を累積加算するための加算器71と、該加算器
71の出力を1サンプリング時間遅延する遅延器72
と、位相誤差ΔS をシフトすることによりβを乗算する
シフトレジスタ73と、上記加算器71の出力をシフト
することによりαを乗算するシフトレジスタ74と、上
記シフトレジスタ73の出力とシフトレジスタ74の出
力を加算する加算器75とから構成され、この1次の巡
回型ディジタルフィルタであるループフィルタ70は、
上記式6に示す伝達関数H(Z)を位相誤差ΔS に乗算
して、位相誤差ΔS を濾波し、この濾波された位相誤差
ΔS をD/A変換器81に供給する。
【0030】D/A変換器81は、ループフィルタ70
で濾波された位相誤差ΔS をアナログ信号に変換して、
VCO82に供給する。この結果、VCO82において
サンプリングクロックが再生される。そして、再生され
たサンプリングクロックは、上述したA/D変換器17
I 、17Q 等に供給される。
で濾波された位相誤差ΔS をアナログ信号に変換して、
VCO82に供給する。この結果、VCO82において
サンプリングクロックが再生される。そして、再生され
たサンプリングクロックは、上述したA/D変換器17
I 、17Q 等に供給される。
【0031】かくして、このQPSK復調装置は、クロ
ック位相検出回路60〜VCO82から構成されるDP
PLにおいて、サンプリングクロックを再生し、このサ
ンプリングクロックを用いてIF信号をディジタル信号
に変換した後、コスタス形キャリア再生回路においてキ
ャリアを再生し、このキャリアを用いてQPSK変調信
号を直交復調して、ベースバンド信号を再生する。
ック位相検出回路60〜VCO82から構成されるDP
PLにおいて、サンプリングクロックを再生し、このサ
ンプリングクロックを用いてIF信号をディジタル信号
に変換した後、コスタス形キャリア再生回路においてキ
ャリアを再生し、このキャリアを用いてQPSK変調信
号を直交復調して、ベースバンド信号を再生する。
【0032】ここで、コスタス形キャリア再生回路を構
成するループフィルタ40の加算器41と遅延器42、
NCO回路50の加算器51と遅延器52、あるいはD
PPLを構成するループフィルタ70の加算器71と遅
延器72からそれぞれになるディジタル積分回路の詳細
について説明する。
成するループフィルタ40の加算器41と遅延器42、
NCO回路50の加算器51と遅延器52、あるいはD
PPLを構成するループフィルタ70の加算器71と遅
延器72からそれぞれになるディジタル積分回路の詳細
について説明する。
【0033】これらのディジタル積分回路は、例えば図
1に示すように、上記位相誤差ΔCや位相誤差ΔS であ
るNビットの入力データを累積加算するためのNビット
の全加算器101と、該全加算器101の出力データを
サンプリング周期に相当する時間遅延させて、該全加算
器101に供給するNビットのD−プリップフロップ
(以下D−FFという)102と、縦続接続された複
数、例えばK個のmビットからなるアップダウンカウン
タU/Di (i=1〜K)と、上記入力データの最上位
ビット(以下MSB:Most Significant Bitという)、
上記全加算器101の出力データのMSB、上記D−F
F102の出力データのMSB及び上記全加算器101
のキャリ出力に基づいて、上記アップダウンカウンタU
/Di のカウント動作を制御する演算回路103と、上
記アップダウンカウンタU/Di の出力データからMビ
ットを選択するセレクタ104とを備える。なお、D−
FF102は、上述の図2に示す遅延器42、52、7
2に相当する。
1に示すように、上記位相誤差ΔCや位相誤差ΔS であ
るNビットの入力データを累積加算するためのNビット
の全加算器101と、該全加算器101の出力データを
サンプリング周期に相当する時間遅延させて、該全加算
器101に供給するNビットのD−プリップフロップ
(以下D−FFという)102と、縦続接続された複
数、例えばK個のmビットからなるアップダウンカウン
タU/Di (i=1〜K)と、上記入力データの最上位
ビット(以下MSB:Most Significant Bitという)、
上記全加算器101の出力データのMSB、上記D−F
F102の出力データのMSB及び上記全加算器101
のキャリ出力に基づいて、上記アップダウンカウンタU
/Di のカウント動作を制御する演算回路103と、上
記アップダウンカウンタU/Di の出力データからMビ
ットを選択するセレクタ104とを備える。なお、D−
FF102は、上述の図2に示す遅延器42、52、7
2に相当する。
【0034】そして、Nビット、例えば8ビットの入力
データが入力されると、全加算器101は、D−FF1
02にラッチされている1サンプリング時間前の累積加
算値に入力データを加算して、得られる新たな累積加算
値をD−FF102に供給すると共に、キャリ出力を演
算回路103に供給する。
データが入力されると、全加算器101は、D−FF1
02にラッチされている1サンプリング時間前の累積加
算値に入力データを加算して、得られる新たな累積加算
値をD−FF102に供給すると共に、キャリ出力を演
算回路103に供給する。
【0035】この演算回路103は、例えば図3に示す
ように、上記入力データのMSBとD−FF102の出
力データのMSBの排他的論理和の負論理を演算する論
理一致回路103aと、上記全加算器101のキャリ出
力の負論理を演算するインバータ回路103bと、上記
全加算器101の出力データのMSBの負論理を演算す
るインバータ回路103cと、上記論理一致回路103
aの出力、上記インバータ回路103bの出力及び上記
全加算器101の出力データのMSBの論理積を演算す
るアンド回路103dと、上記論理一致回路103aの
出力、上記インバータ回路103cの出力及び上記全加
算器101のキャリ出力の論理積を演算するアンド回路
103eとから構成される。
ように、上記入力データのMSBとD−FF102の出
力データのMSBの排他的論理和の負論理を演算する論
理一致回路103aと、上記全加算器101のキャリ出
力の負論理を演算するインバータ回路103bと、上記
全加算器101の出力データのMSBの負論理を演算す
るインバータ回路103cと、上記論理一致回路103
aの出力、上記インバータ回路103bの出力及び上記
全加算器101の出力データのMSBの論理積を演算す
るアンド回路103dと、上記論理一致回路103aの
出力、上記インバータ回路103cの出力及び上記全加
算器101のキャリ出力の論理積を演算するアンド回路
103eとから構成される。
【0036】そして、この論理回路103は、下記式
7、8に示す論理演算により、全加算器101のオーバ
ーフロー、アンダーフローを検出し、オーバーフローが
生じたときにアップフラグUFを発生し、アンダーフロ
ーが生じたときにダウンフラグDFを発生する。なお、
Aは入力データのMSBを表し、BはD−FF102の
出力データのMSBを表し、Cは全加算器101のキャ
リ出力を表し、Dは全加算器101の出力データのMS
Bを表し、記号「%」は排他的論理和を意味し、記号
「∧」は論理積を意味する。
7、8に示す論理演算により、全加算器101のオーバ
ーフロー、アンダーフローを検出し、オーバーフローが
生じたときにアップフラグUFを発生し、アンダーフロ
ーが生じたときにダウンフラグDFを発生する。なお、
Aは入力データのMSBを表し、BはD−FF102の
出力データのMSBを表し、Cは全加算器101のキャ
リ出力を表し、Dは全加算器101の出力データのMS
Bを表し、記号「%」は排他的論理和を意味し、記号
「∧」は論理積を意味する。
【0037】
【数1】
【0038】
【数2】
【0039】具体的には、例えば下記表1に示すよう
に、N=4とし、入力データとして1(2の補数「00
01」)が連続して供給され、D−FF102の初期値
を0(「0000」)とすると、論理回路103は、出
力データが+7(「0111」)から−8(「100
0」)に変化するとき、アップフラグUFを発生する。
に、N=4とし、入力データとして1(2の補数「00
01」)が連続して供給され、D−FF102の初期値
を0(「0000」)とすると、論理回路103は、出
力データが+7(「0111」)から−8(「100
0」)に変化するとき、アップフラグUFを発生する。
【0040】
【表1】
【0041】また、例えば下記表2に示すように、N=
4とし、入力データとして−1(2の補数「111
1」)が連続して供給され、D−FF102の初期値を
0(「0000」)とすると、論理回路101は、出力
データが−8(「1000」)から+7(「011
1」)に変化するとき、ダウンフラグUFを発生する。
4とし、入力データとして−1(2の補数「111
1」)が連続して供給され、D−FF102の初期値を
0(「0000」)とすると、論理回路101は、出力
データが−8(「1000」)から+7(「011
1」)に変化するとき、ダウンフラグUFを発生する。
【0042】
【表2】
【0043】論理演算回路103は、このようにして得
られるアップフラグUF及びダウンフラグUFにより、
アップダウンカウンタU/D1 のカウント動作を制御す
る。具体的には、全加算器101がオーバーフローする
毎に、アップダウンカウンタU/D0 〜アップダウンカ
ウンタU/DK の出力であるM(=m×K)ビットから
なる累積加算値を1増加し、アンダーフローする毎に1
減少する。この結果、Nビットの入力データを、N+M
(従来の技術で述べたN1 に相当する)ビットの精度で
累積加算して積分することができる。そして、セレクタ
104は、このようにして得られるN+Mビットの積分
データから、例えばデータとして有効なNビットを可変
して選択し、選択したデータを積分値として、上述の図
2に示すシフトレジスタ44、ROM54、55あるい
はシフトレジスタ74に供給する。
られるアップフラグUF及びダウンフラグUFにより、
アップダウンカウンタU/D1 のカウント動作を制御す
る。具体的には、全加算器101がオーバーフローする
毎に、アップダウンカウンタU/D0 〜アップダウンカ
ウンタU/DK の出力であるM(=m×K)ビットから
なる累積加算値を1増加し、アンダーフローする毎に1
減少する。この結果、Nビットの入力データを、N+M
(従来の技術で述べたN1 に相当する)ビットの精度で
累積加算して積分することができる。そして、セレクタ
104は、このようにして得られるN+Mビットの積分
データから、例えばデータとして有効なNビットを可変
して選択し、選択したデータを積分値として、上述の図
2に示すシフトレジスタ44、ROM54、55あるい
はシフトレジスタ74に供給する。
【0044】ところで、例えば、入力データのビット数
Nを8とし、DPLLの所謂キャプチャレンジ(cature
range)、ロックレンジ(lock range )、過渡応答等の
特性を左右する累積加算値のビット数を24ビットとす
ると、全加算器101は、例えば4ビットの所謂フルア
ダー(例えばIC番号が74283)2個で構成するこ
とができ、アップダウンカウンタU/Di の個数Kは、
例えば4ビットのアップダウンカウンタ(例えばIC番
号が74193)で5個とすることができる。すなわ
ち、DPLL等の特性を左右する累積加算値のビット数
は、アップダウンカウンタU/Di の個数Kを多くする
ことにより、容易に拡張することができると共に、キャ
リ出力の遅延が問題となるフルアダーの数を従来の回路
に比して少なくすることができ、高速動作が可能とな
る。
Nを8とし、DPLLの所謂キャプチャレンジ(cature
range)、ロックレンジ(lock range )、過渡応答等の
特性を左右する累積加算値のビット数を24ビットとす
ると、全加算器101は、例えば4ビットの所謂フルア
ダー(例えばIC番号が74283)2個で構成するこ
とができ、アップダウンカウンタU/Di の個数Kは、
例えば4ビットのアップダウンカウンタ(例えばIC番
号が74193)で5個とすることができる。すなわ
ち、DPLL等の特性を左右する累積加算値のビット数
は、アップダウンカウンタU/Di の個数Kを多くする
ことにより、容易に拡張することができると共に、キャ
リ出力の遅延が問題となるフルアダーの数を従来の回路
に比して少なくすることができ、高速動作が可能とな
る。
【0045】かくして、このディジタル積分回路では、
入力データのビット数Nと同じビット数を有する全加算
器の数を1つとすることができ、従来の回路で問題とさ
れていた縦続接続された全加算器のキャリ出力の遅延に
起因する高速動作が不可能という問題を解決することが
できる。すなわち、高速動作が可能であり、また、累積
加算するためにフィードバックしているデータは、N
(<N1 )ビットのみであり、従来の回路に比してD−
FFの個数を少なくすることができると共に、信頼性を
上げることができる。また、全加算器、D−FFの数を
少なくすることができるので、小型化やIC化に適して
いる。
入力データのビット数Nと同じビット数を有する全加算
器の数を1つとすることができ、従来の回路で問題とさ
れていた縦続接続された全加算器のキャリ出力の遅延に
起因する高速動作が不可能という問題を解決することが
できる。すなわち、高速動作が可能であり、また、累積
加算するためにフィードバックしているデータは、N
(<N1 )ビットのみであり、従来の回路に比してD−
FFの個数を少なくすることができると共に、信頼性を
上げることができる。また、全加算器、D−FFの数を
少なくすることができるので、小型化やIC化に適して
いる。
【0046】なお、本発明は、上述の実施例に限定され
るものではなく、例えばディジタルフィルタ等を構成す
るディジタル積分回路に適用できることは言うまでもな
い。
るものではなく、例えばディジタルフィルタ等を構成す
るディジタル積分回路に適用できることは言うまでもな
い。
【0047】
【発明の効果】以上の説明でも明らかなように、本発明
を適用したディジタル積分回路では、入力データの最上
位ビット、全加算器の出力データの最上位ビット、遅延
器の出力データの最上位ビット及び全加算器のキャリ出
力に基づいて、複数のアップダウンカウンタのカウント
動作を制御して、入力データを累積加算して積分するこ
とにより、従来の回路で問題であったキャリ出力の遅延
に起因する高速動作が不可能という問題を解決すること
ができる。
を適用したディジタル積分回路では、入力データの最上
位ビット、全加算器の出力データの最上位ビット、遅延
器の出力データの最上位ビット及び全加算器のキャリ出
力に基づいて、複数のアップダウンカウンタのカウント
動作を制御して、入力データを累積加算して積分するこ
とにより、従来の回路で問題であったキャリ出力の遅延
に起因する高速動作が不可能という問題を解決すること
ができる。
【0048】また、DPLL等の特性を左右する累積加
算値のビット数を、アップダウンカウンタの個数を増や
すことにより、容易に拡張することができる。また、累
積加算するためにフィードバックしているビット数を、
従来の回路に比して大幅に削減することができ、D−F
Fの個数を少なくすることができると共に、信頼性を上
げることができる。
算値のビット数を、アップダウンカウンタの個数を増や
すことにより、容易に拡張することができる。また、累
積加算するためにフィードバックしているビット数を、
従来の回路に比して大幅に削減することができ、D−F
Fの個数を少なくすることができると共に、信頼性を上
げることができる。
【図1】本発明に係るディジタル積分回路の一実施例の
回路構成を示すブロック図である。
回路構成を示すブロック図である。
【図2】上記ディジタル積分回路を採用したQPSK復
調装置の回路構成を示すブロック図である。
調装置の回路構成を示すブロック図である。
【図3】上記ディジタル積分回路を構成する演算回路の
具体的な回路構成を示すブロック図である。
具体的な回路構成を示すブロック図である。
【図4】従来のディジタル積分回路の原理的な回路構成
を示すブロック図である。
を示すブロック図である。
【図5】上記従来のディジタル積分回路の回路構成を示
すブロック図である。
すブロック図である。
【図6】上記従来のディジタル積分回路の具体的な回路
構成を示すブロック図である。
構成を示すブロック図である。
101・・・全加算器 102・・・D−FF 103・・・演算回路 U/Di ・・・アップダウンカウンタ
Claims (2)
- 【請求項1】 入力データを累積加算するためのNビッ
トの全加算器と、 該全加算器の出力データをサンプリング周期に相当する
時間遅延させて、該全加算器に供給するNビットの遅延
器と、 縦続接続された複数のアップダウンカウンタと、 上記入力データの最上位ビット、上記全加算器の出力デ
ータの最上位ビット、上記遅延器の出力データの最上位
ビット及び上記全加算器のキャリ出力に基づいて、上記
複数のアップダウンカウンタのカウント動作を制御する
演算回路とを具備することを特徴とするディジタル積分
回路。 - 【請求項2】 前記複数のアップダウンカウンタの出力
データから所望ビットを選択するセレクタを備えること
を特徴とする請求項1記載のディジタル積分回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4197422A JPH0619950A (ja) | 1992-07-02 | 1992-07-02 | ディジタル積分回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4197422A JPH0619950A (ja) | 1992-07-02 | 1992-07-02 | ディジタル積分回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0619950A true JPH0619950A (ja) | 1994-01-28 |
Family
ID=16374260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4197422A Pending JPH0619950A (ja) | 1992-07-02 | 1992-07-02 | ディジタル積分回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0619950A (ja) |
-
1992
- 1992-07-02 JP JP4197422A patent/JPH0619950A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030318 |