JPH06151694A - 半導体装置を実装した電子装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、複数の半導体装置を実装基
板に実装しバスにて結合することで並列演算機能を有す
るニューロコンピュータにおいて、複数の演算部をバス
接続することとシステムの高速化による処理能力の向
上、およびシステムの誤動作を低減による電気的信頼性
の向上が可能な技術を提供することにある。 【構成】 前記ニューロコンピュータにおいて、バス結
合する前記半導体装置の外部端子に接続される信号配線
を前記実装基板上に実質的に直線で延存させる。同様に
クロック信号用外部端子を実質的に直線で延存させる。
これにより前記実装基板上に延存するバス信号配線の長
さを短縮し、信号遅延が低減できるので、前記ニューロ
コンピュータの高速動作を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびそれ
を実装基板上に複数個実装しバス結合した並列演算装置
である電子装置に適用した有効な技術に関する。

【０００２】

【従来の技術】ＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｕｒ
ｕｃｔｉｏｎ ｓｔｒｅａｍ／Ｍｕｌｔｉ Ｄａｔａ
ｓｔｒｅａｍ）型のニューロコンピュータにおいては演
算命令を発生し装置全体の制御を行なう制御部と複数の
演算部が命令バス（インストラクションバス）とデータ
バス（入力／出力分離構成もあり）で結合した構成とな
っており、１つの命令を複数の演算部で並列に実行でき
ることから、１つの演算部を１ニューロンに割り当てる
ことによりニューラルネットワークにおけるバックプロ
パゲーション（ＢＰ）やホップフィールド（ＨＰ）など
の学習アルゴリズムを高速に実行することが可能であ
る。

【０００３】通常、前記のニューロコンピュータに使用
する半導体装置においては、信号数が多いためにＰＧＡ
（ＰｉｎＧｒｉｄＡｒｒａｙ）構造を採用することが多
く、また外部端子は無造作に配列され格別な考慮がなさ
れていないことが多い。

【０００４】尚、ＳＩＭＤ型のニューロコンピュータに
ついて記載された文献の例としては1990年の電子情報通
信学会論文集（ＮＣ９０−１２）に”高速学習型ニュー
ロＷＳＩ”と題して発表されたものがある。

【０００５】

【発明が解決しようとする課題】ＳＩＭＤ型のニューロ
コンピュータでは、従来技術で述べたように制御部と複
数の演算部が１つの命令バスと１つのデータバスで結合
しているため、演算部の数をＮ倍すれば一度に処理でき
る演算はＮ倍となる。しかし、同一のバスに接続された
複数の演算部を高速で動作させると、信号レベルの切り
替わりの時に電磁誘導により、バス信号とクロック信号
またはバス信号同士で互いに信号を歪ませるために誤作
動が生じやすくなる。

【０００６】本発明の目的は、複数の半導体装置を実装
基板に実装しバスを介して結合することで並列演算機能
を有するニューロコンピュータにおいて、複数の演算部
をバス結合することで処理能力の向上を図ることが可能
な技術を提供することにある。

【０００７】本発明の他の目的は、前記ニューロコンピ
ュータにおいて、バスに接続された複数の演算部の高速
化を図ることが可能な技術を提供することにある。

【０００８】本発明の他の目的は、前記ニューロコンピ
ュータにおいて、誤動作を低減し、電気的信頼性を向上
することが可能な技術を提供することにある。

【０００９】本発明の他の目的は、前記目的を達成する
半導体装置を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】（１）複数の半導体装置を実装基板に実装
しバスを介して結合することで並列演算機能を有するニ
ューロコンピュータにおいて、バス結合する前記半導体
装置の外部端子に接続される信号配線を前記実装基板上
に実質的に直線で延存させる。 （２）前記ニューロコンピュータにおいて、バス結合す
る前記半導体装置のクロック信号用外部端子に接続され
る信号配線を前記実装基板上に実質的に直線で延存させ
る。

【００１３】（３）前記ニューロコンピュータにおい
て、バス結合する前記半導体装置は方形状半導体チップ
の周囲の各辺に沿って複数の外部端子を配列し、この複
数の外部端子のうち前記半導体チップの周辺の一辺、ま
たは周辺の一辺およびそれと対向する他辺に、バスに接
続する外部端子を配列する。

【００１４】（４）前記ニューロコンピュータにおい
て、バス結合する前記半導体装置は前記半導体チップの
周辺の一辺、または周辺の一辺およびそれと対向する他
辺に、クロック信号用外部端子を配列する。

【００１５】（５）前記ニューロコンピュータにおい
て、バス結合する前記半導体装置の接続並びの方向に一
列に並ぶ外部端子に含まれるバス信号の外部端子の数
を、実装基板上で接続方向の垂直方向に隣接する外部端
子と外部端子との間に配線可能な接続線の本数以下にな
るように配列する。

【００１６】（６）前記ニューロコンピュータにおい
て、実装基板上に延存するクロック信号配線の両側に離
隔しかつ前記クロック信号配線に沿って実質的に平行に
バス信号配線を延存させる。

【００１７】（７）前記ニューロコンピュータにおい
て、クロック信号用外部端子の周囲に固定電位に接続す
る外部端子を配置する。

【００１８】（８）前記ニューロコンピュータにおい
て、実装基板上に延存するクロック信号配線の近接した
位置に固定電位に接続する外部端子を配置する。

【００１９】

【作用】上記した手段（１）によれば、前記実装基板上
に延存するバス信号配線の長さを短縮し、信号遅延が低
減できるので、前記ニューロコンピュータの高速動作を
図ることができる。

【００２０】上記した手段（２）によれば、前記実装基
板上に延存するクロック信号配線の長さを短縮し、信号
遅延が低減できるので、前記ニューロコンピュータの高
速動作を図ることができる。

【００２１】上記した手段（３）によれば、実装基板上
に前記半導体装置を複数実装した際にバス信号を実質的
に直線上に配列することを可能とする。

【００２２】上記した手段（４）によれば、実装基板上
に前記半導体装置を複数実装した際にクロック信号を実
質的に直線上に配列することを可能とする。

【００２３】上記した手段（５）によれば、実装基板上
に前記半導体装置を複数実装した際にバス信号を実質的
に直線上に配列することを可能とする。

【００２４】上記した手段（６）によれば、クロック信
号配線とバス信号配線とを離隔したので、電磁誘導によ
るクロストークを抑制でき、誤動作の低減つまり電子装
置の電気的信頼性の向上を可能とする。

【００２５】上記した手段（７）によれば、前記クロッ
ク信号用外部端子の周囲を固定電位で電磁場的に遮蔽す
ることで、バス信号配線とのクロストークを抑制でき、
誤動作の低減つまり電子装置の電気的信頼性の向上を可
能とする。

【００２６】上記した手段（８）によれば、前記実装基
板上に延存するクロック信号配線の周囲を固定電位で電
磁場的に遮蔽することで、バス信号配線とのクロストー
クを抑制でき、誤動作の低減つまり電子装置の電気的信
頼性の向上を可能とする。

【００２７】

【実施例】以下、本発明の一実施例を図面を引用して説
明する。

【００２８】図１は本発明の一実施例であるＳＩＭＤ型
ニューロコンピュータの主要構成であり、クロック発振
回路２０から制御部に供給される原クロック信号２１、
制御部から装置全体に供給されるクロック信号２２、各
演算部に対して命令を発行して装置全体を制御する制御
部１５、制御部からの命令を伝える命令バス１７、デー
タを伝える出力データバス１８、各演算部からのデータ
を制御部に伝える入力データバス１９、これら３つのバ
スにより制御部と結合し並列に演算を実行する演算部１
１６ａ、演算部２ １６ｂ、演算部３ １６ｃおよび
図中には示されないが制御部と各演算部の間で各部の制
御を行なう各種制御信号より構成される。

【００２９】本実施例の半導体装置（以後ニューロチッ
プ３０とする）は、限定されないが８個の演算部をまと
めて１個の半導体装置として作成し、更にそれを実装基
板２９上に複数実装しニューロコンピュータを構成させ
る。

【００３０】ニューロチップ３０は図２（斜視図）、図
３（底面図）に示すようにＰＧＡ構造を採用する半導体
装置で構成される。つまり、ニューロチップ３０はベー
ス基板３０Ａのほぼ中央部のキャビティ内部に搭載され
た半導体チップ３０Ｂを封止キャップ３０Ｃで封止し構
成される。半導体チップ３０Ｂは例えば単結晶硅素基板
で形成され、平面形状が方形状に構成される。ベース基
板３０Ａは例えばセラミック材で形成され、平面形状が
実質的に方形状に構成される。前記キャビティはベース
基板３０Ａの表面（素子搭載面）に設けられており、半
導体チップ３０Ｂはベース基板３０Ａの前記表面側に搭
載される。

【００３１】ベース基板３０Ａの裏面（基板実装面）側
には図２、図３に示すように複数本の外部端子３０Ｄが
配列される。外部端子３０Ｄはベース基板３０Ａの裏面
からそれに対し垂直方向に突き出るように構成される。
外部端子３０Ｄはベース基板３０Ａの裏面に半導体チッ
プ３０Ｂの周囲の各辺に沿うように規則的に配列され
る。また、外部端子３０Ｄはベース基板３０Ａの裏面に
ｍ行×ｎ列のマトリックス状に配列されるが、ベース基
板３０Ａの中央部の半導体チップ３０Ｂの搭載する領域
には外部端子３０Ｄは配列されない。

【００３２】本実施例のニューロチップ３０は、限定さ
れないが１３５本の外部端子３０Ｄを１４行×１４列の
マトリックスに配列したＰＧＡ構造を採用する半導体装
置で構成される。

【００３３】図４には前記ニューロチップ３０を実装す
る実装基板２９の断面図が示される。

【００３４】本実施例の実装基板２９は、限定されない
が６層からなる銅箔積層基板で、第１配線層２９Ａ、第
２配線層２９Ｂ、第３配線層２９Ｃ、第４配線層２９
Ｄ、第５配線層２９Ｅ、第６配線層２９Ｆ、そしてこれ
らの配線層を隔てる絶縁層２９Ｇおよび基板保護膜２９
Ｈより構成される。

【００３５】また、限定されないが実装基板２９は、第
３配線層２９Ｃが電源電圧Ｖｃｃの配線に使用され、第
４配線層２９Ｄが基準電圧Ｖｓｓの配線に使用され、第
１配線層２９Ａ、第２配線層２９Ｂ、第５配線層２９
Ｅ、第６配線層２９Ｆの配線層のいずれかが各信号の配
線に使用される。

【００３６】図５には、複数のニューロチップを前記実
装基板２９に実装した場合の、基板の部品実装面の裏面
から見た配線の一例の模式図が示される。図６には、複
数のニューロチップを前記実装基板２９に実装した場合
の、配線を配線層毎に分けて表わした配線の一例の模式
図が示される。

【００３７】バス結合するニューロチップ３０の接続並
びの方向に一列に並ぶ外部端子に含まれるバス信号の外
部端子の数を、前記実装基板２９上で接続方向の垂直方
向に隣接する外部端子と外部端子との間に配線可能な接
続線の本数以下になるように配列することで、バス信号
の外部端子に接続される信号配線を前記実装基板２９上
に実質的に直線で延存させることができる。

【００３８】つまり、図５に示すように図中の上下方向
にニューロチップ３０を接続する場合、限定されるわけ
ではないが実装基板２９のうち第１配線層２９Ａ、第２
配線層２９Ｂ、第５配線層２９Ｅ、これら３層のいずれ
かの配線層を介して外部端子３０Ｄを電気的に接続し、
図中の左右方向に隣接する外部端子と外部端子との間に
配線可能な接続線の本数がこれも限定されるわけではな
いが各層あたりの２本とするならば、ニューロチップ３
０の図３での１から１４の各列に並ぶ外部端子のうち６
本までが接続される信号配線を図５、図６に示すように
前記実装基板２９上に実質的に直線で延存させることが
できる。

【００３９】このように、バス結合するニューロチップ
３０におけるバス信号の外部端子間の信号配線を実質的
に直線で延存させることで、実装基板上に延存するバス
信号配線の長さを短縮し、信号遅延が低減できるので、
前記ニューロコンピュータの高速動作を図ることができ
る。

【００４０】図７にはニューロチップ３０の裏面から見
た外部端子３０Ｄの配列が示される。

【００４１】各外部端子の機能は次の通りである。

【００４２】ＣＬＫは制御部が供給するクロック信号
で、システム全体のタイミングを規定する。

【００４３】ＮＩ６１〜ＮＩ０とＮＩＰは制御部からの
命令を各演算部に伝える命令バスとそのパリティ信号で
ある。

【００４４】ＤＩ９〜ＮＩ０とＤＩＰは制御部から各演
算部にデータを伝える出力データバスとそのパリティ信
号である。

【００４５】ＤＯ９〜ＮＯ０とＤＯＰは各演算部からの
データを制御部に伝える入力データバスとそのパリティ
信号である。

【００４６】Ａ２〜Ａ０とＣＳは制御部から各演算部を
選択するためのデコード信号である。

【００４７】ＰＣＨＫは制御部から各演算部に垂直パリ
ティのチェックのタイミングを伝える制御信号である。

【００４８】ＮＳＲは制御部から各演算部に演算部の状
態の出力を要求する制御信号である。

【００４９】ＮＥＲＲとＮＲＥＱは演算部の状態を制御
部に伝えるステータス信号で、夫々エラーの発生と設定
された条件の成立を伝える。

【００５０】リセット信号ＲＥＳＥＴはニューロチップ
３０を初期化する。

【００５１】ＶＣＣ３３、ＧＮＤ３４は夫々、電源電圧
Ｖｃｃと基準電圧Ｖｓｓである。電源電圧Ｖｃｃは限定
されないがシステムの各回路の動作電位で例えば５
〔Ｖ〕である。基準電圧Ｖｓｓは限定されないがシステ
ムの各回路の接地電位で例えば０〔Ｖ〕である。

【００５２】図７において命令バス１７は、図中の上下
方向の各列に６本以下になるように、図７に示される縦
破線の入った位置に配列される。これにより実装基板２
９上にニューロチップ３０を複数実装した際に、命令バ
ス１７は図６に示すように実質的に直線で延存させるこ
とが可能である。

【００５３】図８には、ニューロチップ３０を実装基板
２９に実装した状態を示す要部底面図が、クロック信号
配線３１とその周辺のバス信号配線３２を主体に示され
る。また、図９には、これらの信号配線と入力データバ
ス１９、出力データバス１８の信号配線が合わせて示さ
れる。

【００５４】ニューロチップ３０の周辺の一辺、または
周辺の一辺およびそれと対向する他辺に、クロック信号
用外部端子を配列することで、実装基板上にニューロチ
ップ３０を複数実装した際に、電子装置のシステムの高
速性を決定するクロック信号が伝送されるクロック信号
配線３１を実質的に直線で延存させることを可能とす
る。つまり、図８、図９に示すように、図中での下辺の
中央部にクロック信号用外部端子を配列することで、ク
ロック信号配線３１を図中の上下方向に実質的に直線で
延存させることができる。

【００５５】このような構成にすることで、実装基板上
に延存するバス信号配線の長さを短縮し、信号遅延が低
減できるので、前記ニューロコンピュータの高速動作を
図ることができる。

【００５６】前記実装基板上に延存するクロック信号配
線３１の長さを短縮し、信号遅延が低減できるので、前
記ニューロコンピュータの高速動作を図ることができ
る。

【００５７】また、バス信号配線を前記クロック信号配
線３１の両側に離隔しかつ前記クロック信号配線３１に
沿って実質的に平行に延存させる。つまり、図８に示す
のように、図中での中央部にあるクロック信号配線３１
から１列はなれてバス信号配線３２を図中の上下方向に
実質的に直線で延存させる。

【００５８】この構成により、クロック信号配線３１を
伝送されるクロック信号は、電磁場的結合度の低下によ
りバス信号配線３２とのクロストークが抑制でき、ノイ
ズの発生の低減によりシステムの誤動作を防止し、電子
装置の電気的信頼性の向上を可能とする。

【００５９】また、図８、図９に示すように、ニューロ
チップ３０の外部端子３０Ｄのうちで、実装基板２９上
に延存するクロック信号配線３１に近接する位置に固定
電位であるＶｃｃ、Ｖｓｓに接続する外部端子ＶＣＣ３
３、ＧＮＤ３４を配列する。つまり、クロック信号が配
列された図中での下辺の中央部と、それに対向する上辺
の中央部に固定電位であるＶｃｃ、Ｖｓｓに接続する外
部端子ＶＣＣ３３、ＧＮＤ３４を配列する。この構成に
より、クロック信号配線３１のクロック信号は周囲が固
定電位で電磁場的に遮蔽されるので、バス信号配線３２
とのクロストークが抑制でき、ノイズの発生の低減によ
りシステムの誤動作を防止し、電子装置の電気的信頼性
の向上を可能とする。

【００６０】また、図８、図９に示すように、ニューロ
チップ３０の外部端子３０Ｄのうちで、クロック信号用
外部端子の周囲に固定電位であるＶｃｃ、Ｖｓｓに接続
する外部端子ＶＣＣ３３、ＧＮＤ３４を配列する。この
構成により、前記と同様に、ノイズの発生の低減により
システムの誤動作を防止し、電子装置の電気的信頼性の
向上を可能とする。

【００６１】以上の説明では主に本発明者によってなさ
れた発明をその背景となったＰＧＡ構造の半導体装置お
よびそれを６層からなる実装基板に実装した単一クロッ
クで動作する電子装置について説明したが、本発明はそ
れに限定されるものではなく、その要旨を逸脱しない範
囲において種々の変更が可能である。

【００６２】例えば、本実施例は単一のクロックで動作
する電子装置であったが、複数のクロックで動作する電
子装置でもよい。また、本実施例は３個の演算部を持つ
ニューロコンピュータであったが、それ以外の個数を複
数個接続してもよいのは勿論である。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものより得られる効果を簡単に説明すれば下記の通
りである。

【００６４】複数の半導体装置を実装基板に実装しバス
にて結合することで並列演算機能を有するニューロコン
ピュータにおいて、多数の半導体装置をバス接続するこ
とができ、高い処理能力を実現できる。

【００６５】前記ニューロコンピュータにおいて、バス
に接続された複数の演算部の高速化を図ることができ
る。

【００６６】前記ニューロコンピュータにおいて、誤動
作を低減し、電気的信頼性を向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である電子装置ＳＩＭＤ型コ
ンピュータの主要構成図である。

【図２】本発明の一実施例の電子装置に実装される半導
体装置（ニューロチップ）の斜視図である。

【図３】前記半導体装置の底面図である。

【図４】前記半導体装置を実装する実装基板の断面図で
ある。

【図５】本発明の前記半導体装置を前記実装基板に実装
した場合の配線の模式図である。

【図６】本発明の前記半導体装置を前記実装基板に実装
した場合の各層毎の配線を示す模式図である。

【図７】本発明の前記半導体装置の外部端子の配列を示
す図である。

【図８】本発明の前記半導体装置を前記実装基板に実装
した状態を示す要部底面図である。

【図９】本発明の前記半導体装置を前記実装基板に実装
した状態を示す要部底面図である。

【符号の説明】 １５…制御部、１６ａ…演算部１、１６ｂ…演算部２、
１６ｃ…演算部３、１７…命令バス、１８…出力データ
バス、１９…入力データバス、２０…クロック発振回
路、２１…原クロック信号、２２…クロック信号、２９
…実装基板、３０…ニューロチップ。

フロントページの続き (72)発明者 茂木 啓次 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 ▲高▼柳 博 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 岡橋 卓夫 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 佐藤 裕二 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 浅井 光男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 柴田 克成 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 坂口 隆宏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 橋本 雅 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 桑原 良博 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内

Claims (9)

【特許請求の範囲】
1. 【請求項１】複数の半導体装置を実装基板に実装しバス
   を介して結合することで並列演算機能を有するニューロ
   コンピュータを構成する電子装置において、前記半導体
   装置の外部端子のうちでバス結合する外部端子に接続さ
   れる信号配線を前記実装基板上に実質的に直線で延存し
   たことを特徴とする半導体を実装した電子装置。
2. 【請求項２】前記ニューロコンピュータにおいて、バス
   結合する前記半導体装置のクロック信号用外部端子に接
   続される信号配線を前記実装基板上に実質的に直線で延
   存したことを特徴とする請求項１に記載の半導体を実装
   した電子装置。
3. 【請求項３】前記ニューロコンピュータにおいて、バス
   結合する前記半導体装置が方形状半導体チップの周囲の
   各辺に沿って複数の外部端子を配列し、この複数の外部
   端子のうち前記半導体チップの周辺の一辺、または周辺
   の一辺およびそれと対向する他辺に、前記バス結合する
   外部端子を配列したことを特徴とする半導体装置および
   前記半導体装置を実装したことを特徴とする請求項１ま
   たは請求項２に記載の半導体を実装した電子装置。
4. 【請求項４】前記ニューロコンピュータにおいて、バス
   結合する前記半導体装置は前記半導体チップの周辺の一
   辺、または周辺の一辺およびそれと対向する他辺に、ク
   ロック信号用外部端子を配列したことを特徴とする半導
   体装置および前記半導体装置を実装したことを特徴とす
   る請求項１から請求項３までに記載したいずれかの半導
   体を実装した電子装置。
5. 【請求項５】前記ニューロコンピュータにおいて、バス
   結合する前記半導体装置の接続並びの方向に一列に並ぶ
   外部端子に含まれるバス信号の外部端子の数を、実装基
   板上で接続方向の垂直方向に隣接する外部端子と外部端
   子との間に配線可能な接続線の本数以下になるように配
   列したことを特徴とする半導体装置を実装したことを特
   徴とする請求項１から請求項４までに記載したいずれか
   の半導体を実装した電子装置。
6. 【請求項６】前記ニューロコンピュータにおいて、実装
   基板上に延存するクロック信号配線の両側に離隔しかつ
   前記クロック信号配線に沿って実質的に平行にバス信号
   配線を延存させたことを特徴とする請求項１から請求項
   ５までに記載したいずれかの半導体を実装した電子装
   置。
7. 【請求項７】前記ニューロコンピュータにおいて、クロ
   ック信号用外部端子の周囲に固定電位に接続された外部
   端子を配置した前記半導体装置を実装したことを特徴と
   する請求項１から請求項６までに記載したいずれかの半
   導体を実装した電子装置。
8. 【請求項８】前記ニューロコンピュータにおいて、実装
   基板上に延存するクロック信号配線の近接した位置に固
   定電位に接続する外部端子を配置した前記半導体装置を
   実装したことを特徴とする請求項１から請求項７までに
   記載したいずれかの半導体を実装した電子装置。
9. 【請求項９】前記ニューロコンピュータにおいて、ＰＧ
   Ａ、ＰＬＣＣ、ＱＦＰ又はＬＣＣパッケージ構造を持つ
   前記半導体装置を実装したことを特徴とする請求項１か
   ら請求項８までに記載したいずれかの半導体を実装した
   電子装置。